JP2015527826A - 可変周波数コムラインおよび周波数トグリングを利用するシンセサイザー方法 - Google Patents

可変周波数コムラインおよび周波数トグリングを利用するシンセサイザー方法 Download PDF

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Abstract

可変周波数シンセサイザーおよび可変周波数を出力する方法が開示される。シンセサイザーは、第１の参照周波数、第１の参照周波数を受信し、チューニングされた周波数を出力するダイレクトデジタルシンセサイザー（ＤＤＳ）、チューニングされた周波数を受信し、複数のコムラインから構成される可変周波数コムを出力する可変周波数コム発生器、可変周波数コムと発振器からの信号を受信し、中間周波数を出力するミキサー、第２の参照周波数と中間周波数を受信し、位相ロック信号を出力する位相ロックループ（ＰＬＬ）、および位相ロック信号を受信し、可変合成周波数を出力する発振器を備えている。

Description

発明の権限
本発明は、全米科学財団とＡｓｓｏｃｉａｔｅｄ Ｕｎｉｖｅｒｓｉｔｉｅｓ，Ｉｎｃ．（関連大学インコーポレテッド）の間の共同契約ＡＳＴ−０２２３８５１の下で政府の支援を受けて行われており、したがって、米国政府は本発明に特定の権限を有している。
本出願は、２０１２年７月２３日に出願された「Ｓｙｎｔｈｅｓｉｚｅｒ Ｍｅｔｈｏｄ Ｕｔｉｌｉｚｉｎｇ Ｖａｒｉａｂｌｅ Ｆｒｅｑｕｅｎｃｙ Ｃｏｍｂ Ｌｉｎｅｓ ａｎｄ Ｆｒｅｑｕｅｎｃｙ Ｄｉｔｈｅｒｉｎｇ（可変周波数コムラインおよび周波数ディザリングを利用するシンセサイザー方法）」と題する米国仮特許出願第６１／６７４４４５号明細書に対する優先権を主張するもので、本出願はこれにより、参照によって明確にかつ全体的に組み込まれる。
本発明はシンセサイザーを対象にしている。具体的には、本発明は可変周波数コムラインおよびトグリングを利用するシンセサイザーを対象にしている。
「Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｓ Ｔｈｅｏｒｙ ａｎｄ Ｄｅｓｉｇｎ （３ｒｄ Ｅｄｉｔｉｏｎ，Ｊｏｈｎ Ｗｉｌｅｙ ａｎｄ Ｓｏｎｓ １９８７）（周波数合成理論および設計）（第３版、ジョンワイリーおよびサンズ、１９８７年）」でＶａｄｉｍ Ｍａｎａｓｓｅｗｉｔｃｓｈは、第１章を「周波数合成は、システム要素の組み合わせであって、１つまたは数個の参照ソースからの１つまたは多数の周波数を生成するものである」ということで始めている。次に、Ｍａｎａｓｓｅｗｉｔｃｓｈは、コヒーレントまたはインコヒーレント、直接または間接という様々なタイプのシンセサイザーの説明に移っている。
シンセサイザーの信号ソースは、ほぼ所望の周波数に直接チューニング可能な発振器とし得る。しかし、ほとんどの発振器は、位相ロックループ（ＰＬＬ）を使用して、いずれかの参照周波数にロックされた位相になるまで、インコヒーレントである。所望の周波数と参照周波数の間には周波数の大きな相違があり、これは対処される必要がある。
既存の一部のシンセサイザーの設計は、コム発生器をドライブするための参照信号（または、参照信号の１つ）を使用して、この周波数相違の問題を解決する。簡単に言えば、コム発生器の出力周波数はすべて、入力周波数に調和して関係されている。通常、周波数コムは、シンセサイザーに必要とされる周波数帯全体に及び、（周波数において）均一に間隔をおいて配置されている歯を有する。この歯は、高精度で他の周波数ソースを測定するルーラのように使用され得る。
既存の周波数シンセサイザーは、コム発生器をドライブするために、固定された入力、または一部の場合、入力周波数のいくつかの高調波または副高調波のいずれかに依拠している。入力周波数を周波数範囲で（ほぼ）連続的に変化可能にすることによって、ルーラは制御可能的に拡大され、または縮小され得る。次いで、これらの拡大可能なコムラインは、周波数ミキサーを使用して発振器の出力周波数と比較され得る。ミキサーは、発振器の周波数とすべてのコムライン間の合計または差を検出する。
固定された（ほぼ固定された）コムラインを利用する既存のシンセサイザーは、ファインチューンシンセサイザー（ＦＴＳ）を使用して、固定されたコムライン付近の小さな範囲のオフセット周波数に調整し得る。しかし、このことは、ＦＴＳチューニングでの限界およびＰＬＬ自体の周波数範囲の限界のための出力周波数範囲でチューニングホールが存在する結果となる。さらなる欠点は、特定のダイレクトデジタルシンセサイザー（ＤＤＳ）周波数設定でのミキサーの非線形性および隣接するコムラインのための、近接したスパーの存在である。これらのスパーは、時間と共に望ましくない正弦波状の位相変動またはその他所望の信号品質（スペクトル純度）劣化という結果になり得る。
Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｓ Ｔｈｅｏｒｙ ａｎｄ Ｄｅｓｉｇｎ （３ｒｄ Ｅｄｉｔｉｏｎ，Ｊｏｈｎ Ｗｉｌｅｙ ａｎｄ Ｓｏｎｓ １９８７）（周波数合成理論および設計）（第３版、ジョンワイリーおよびサンズ、１９８７年）
本発明は、現在の方策および設計に関連付けられた問題および欠点を克服し、可変コムラインシンセサイザーを作成する新しいツールおよび方法を提供するものである。
一実施形態は、可変周波数シンセサイザーを対象にしている。シンセサイザーは、固定参照周波数を出力するクロック、固定参照周波数を受信し、チューニングされた周波数を出力するダイレクトデジタルシンセサイザー（ＤＤＳ）、チューニングされた周波数を受信し、複数のコムラインから構成される可変周波数コムを出力する可変周波数コム発生器、可変周波数コムと発振器からの信号を受信し、固定中間周波数を出力するミキサー、および固定参照周波数と固定中間周波数を受信し、位相ロック信号を出力する位相ロックループ（ＰＬＬ）を備えており、発振器は位相ロック信号を受信し、合成された周波数の範囲を出力する。
固定中間周波数が発振器の出力と少なくとも１つのコムライン間の差であることは好適である。好適な一実施形態では、発振器はＹＩＧタイプの発振器である。ＰＬＬからの誤差補正信号が電流であることは好適である。好適な一実施形態では、発振器は電圧制御発振器（ＶＣＯ）である。ＰＬＬからの誤差補正信号が電圧であることは好適である。
さらにシンセサイザーが第２の固定参照周波数を備え、ＤＤＳとＰＬＬの１つが第２の固定参照周波数を受信することは好適である。出力された可変合成信号にチューニングホールがないことは好適である。好適な実施形態では、ＤＤＳは固定参照周波数の約１／６から固定参照周波数の約２／５までの範囲でチューニング可能である。ＤＤＳの出力周波数が第１のナイキストゾーン内であることは好適である。ＤＤＳの出力周波数が第１のナイキストゾーンより高いナイキストゾーンにあることは好適である。
好適な実施形態では、最低の出力された合成周波数（ＦＭＩＮ）、ＤＤＳの最大チューニング範囲（ΔＤＤＳＭＡＸ）、およびコムラインの間隔の関係は次によって支配される。
Figure 2015527826
ＰＬＬの極性がプラスとマイナス間で切り換え得ることは好適である。周波数コムラインが２から２０ＧＨｚの範囲をカバーすることは好適である。
好適な実施形態では、トグリングなしのＤＤＳによって達成可能でない限り、ＤＤＳはシンセサイザーを所望の周波数にチューニングするためにトグリングされる。特定の周波数がトグリングなしのＤＤＳによって達成可能な第１の周波数とトグリングなしのＤＤＳによって達成可能な第２の周波数間の切り換えによって達成され、第１の周波数と第２の周波数が所望の周波数を取り囲んでいることは好適である。ＤＤＳが第１のシーケンス長の第１のチューニングワードで保持され、その後に、第２のシーケンス長の第２のチューニングワードで保持されることは好適である。
第１のチューニングワードと第２のチューニングワードが１だけ異なり、第１のシーケンス長と第２のシーケンス長の合計時間が最小限化されることは好適である。好適には、第１のチューニングワードは次によって決められる。
Figure 2015527826
 第２のチューニングワードは次によって決められる。
Figure 2015527826
 第１のシーケンス長は次によって決められる。
Figure 2015527826
 および第２のシーケンス長は次によって決められる。
Figure 2015527826
 ここで、ｆはクロック周波数、ｂは位相レジスタ長、ｖは量子化された周波数、ｍとｎは整数、Δはシンセサイザーチューニングステップサイズ、およびｇ＝ｇｃｄ（ｍｆ，２ｂｎΔ）であり、ここで、ｇｃｄは最大公約数である。
ＤＤＳは第１のシーケンス長の第１のチューニングワードと第２のチューニングワード間を変動し、その後、ＤＤＳは第２のシーケンス長の第２のチューニングワードで保持されることが好適である。
本発明の別の実施形態は、可変周波数の出力方法を対象にしている。本方法は、クロックで固定参照周波数を出力するステップ、ダイレクトデジタルシンセサイザー（ＤＤＳ）で固定参照周波数を受信するステップ、ＤＤＳからチューニングされた周波数を出力するステップ、可変周波数コム発生器でチューニングされた周波数を受信するステップ、可変周波数コム発生器より複数のコムラインから構成される可変周波数コムを出力するステップ、ミキサーで可変周波数コムと発振器からの信号を受信するステップ、ミキサーから固定中間周波数を出力するステップ、位相ロックループ（ＰＬＬ）で固定参照周波数と固定中間周波数を受信するステップ、ＰＬＬから位相ロック信号を出力するステップ、発振器で位相ロック信号を受信するステップ、および合成された周波数の範囲を出力するステップの各ステップを含んでいる。
固定中間周波数が発振器の出力と少なくとも１つのコムライン間の差であることは好適である。発振器がＹＩＧタイプの発振器であることは好適である。ＰＬＬからの誤差補正信号が電流であることは好適である。好適な一実施形態では、発振器は電圧制御発振器（ＶＣＯ）である。ＰＬＬからの誤差補正信号が電圧であることは好適である。
好適な一実施形態では、ＤＤＳとＰＬＬの１つが第２の固定参照周波数を受信する。出力された可変合成信号にチューニングホールがないことは好適である。ＤＤＳが固定参照周波数の約１／６から固定参照周波数の約２／５までの範囲でチューニング可能であることは好適である。ＤＤＳの出力周波数が第１のナイキストゾーン内であることは好適である。ＤＤＳの出力周波数が第１のナイキストゾーンより高いナイキストゾーンにあることは好適である。
最低の出力された合成周波数（ＦＭＩＮ）、ＤＤＳの最大チューニング範囲（ΔＤＤＳＭＡＸ）、およびコムラインの間隔の関係が次によって支配されることは好適である。
Figure 2015527826
好適な一実施形態では、ＰＬＬの極性がプラスとマイナス間で切り換え得る。周波数コムラインが２から１８ＧＨｚの範囲をカバーすることは好適である。
トグリングなしのＤＤＳによって達成可能でない限り、ＤＤＳはシンセサイザーを所望の周波数にチューニングするためにディザリングされることが好適である。好適な一実施形態では、特定の周波数がトグリングなしのＤＤＳによって達成可能な第１の周波数とトグリングなしのＤＤＳによって達成可能な第２の周波数間のチューニングによって達成され、第１の周波数と第２の周波数は所望の周波数を取り囲んでいる。ＤＤＳは第１のシーケンス長の第１のチューニングワードで保持され、その後に、第２のシーケンス長の第２のチューニングワードで保持されることが好適である。第１のチューニングワードと第２のチューニングワードが１だけ異なり、第１のシーケンス長と第２のシーケンス長の合計時間が最小限化されることは好適である。
好適な一実施形態では、第１のチューニングワードは次によって決められる。
Figure 2015527826
 第２のチューニングワードは次によって決められる。
Figure 2015527826
 第１のシーケンス長は次によって決められる。
Figure 2015527826
 および第２のシーケンス長は次によって決められる。
Figure 2015527826
 ここで、ｆはクロック周波数、ｂは位相レジスタ長、ｖは量子化された周波数、ｍとｎは整数、Δはシンセサイザーチューニングステップサイズ、およびｇ＝ｇｃｄ（ｍｆ，２ｂｎΔ）であり、ここで、ｇｃｄは最大公約数である。
好適な一実施形態では、ＤＤＳは第１のシーケンス長の第１のチューニングワードと第２のチューニングワード間を変動し、その後、ＤＤＳは第２のシーケンス長の第２のチューニングワードで保持される。
本発明の別の実施形態は、ＤＤＳによって達成可能でない限り、ダイレクトデジタルシンセサイザー（ＤＤＳ）を所望の周波数にチューニングする方法を対象にしている。本方法は、特定の周波数がトグリングなしのＤＤＳによって達成可能な第１の周波数にチューニングするステップ、およびトグリングなしのＤＤＳによって達成可能な第２の周波数にチューニングするステップの各ステップを含み、第１の周波数と第２の周波数は所望の周波数を取り囲んでいる。
好適な一実施形態では、ＤＤＳは第１のシーケンス長の第１のチューニングワードで保持され、その後に、第２のシーケンス長の第２のチューニングワードで保持される。第１のチューニングワードと第２のチューニングワードが１だけ異なり、第１のシーケンス長と第２のシーケンス長の合計時間が最小限化されることは好適である。好適には、第１のチューニングワードは次によって決められる。
Figure 2015527826
 第２のチューニングワードは次によって決められる。
Figure 2015527826
 第１のシーケンス長は次によって決められる。
Figure 2015527826
 および第２のシーケンス長は次によって決められる。
Figure 2015527826
 ここで、ｆはクロック周波数、ｂは位相レジスタ長、ｖは量子化された周波数、ｍとｎは整数、Δはシンセサイザーチューニングステップサイズ、およびｇ＝ｇｃｄ（ｍｆ，２ｂｎΔ）であり、ここで、ｇｃｄは最大公約数である。
好適な一実施形態では、ＤＤＳは第１のシーケンス長の第１のチューニングワードと第２のチューニングワード間を変動し、その後、ＤＤＳは第２のシーケンス長の第２のチューニングワードで保持される。
本発明の他の実施形態および利点は、一部は続く説明で述べられ、一部はこの説明から明らかになり得、または本発明の実施から習得され得る。
本発明は、例示的な方法のみで、そして添付された図面を参照することによってより詳細に記述される。
従来技術のシンセサイザーを示す図である。 従来技術のシンセサイザーのチューニング範囲のホールの概略を示す図である。 本発明の一シンセサイザーの一実施形態を示す図である。 本発明のシンセサイザーによって埋められたチューニングホールの概略を示す図である。 本発明のシンセサイザーを使用したチューニングプランを示す図である。 本発明のシンセサイザーを使用したチューニングの一例を示す図である。 本発明のシンセサイザーを使用した一代替チューニングの一例を示す図である。 トグリングプロセスの一実施形態の概略を示す図である。 １４５００ＭＨｚのシンセサイザー出力周波数を伴う、１４〜１５ＧＨｚ範囲の定格コムラインを示す図である。 コム発生器ドライブ信号と可変ＩＦの両方での本発明の別の実施形態を示す図である。
本明細書で具現化され、大まかに記述されたように、本明細書での開示では本発明の詳細な実施形態を提供する。しかし、開示された実施形態は、種々および代替の形で具現化され得る本発明の単なる例示である。したがって、特定の構造的および機能的詳細が制限されるべきであるという意図はなく、むしろ、本発明は、それらの詳細が請求項の基本原理を提供するものであり、本発明を様々に採用するために当業者を教示するための代表的な基本原理としてのものである。
本発明の実施形態によって解決可能な技術的な問題は、シンセサイザーのチューニング範囲内の周波数ホールを克服することである。驚いたことに、コム発生器をドライブする可変周波数ＤＤＳが周波数ホール全体にわたり掃引され得る可変周波数コムラインを提供することが発見された。その上、固定中間周波数コム（ＩＦ）が、クロックまたは他の参照周波数であるように選択され得る。クロックはさらに、位相ロックループ（ＰＬＬ）への参照信号として使用され得る。加えて、ＤＤＳ周波数は、シンセサイザーの出力で、よくシンセサイザーのステップサイズと呼ばれる、周波数の整数倍を生成するためにトグリングされ得る。
ここで記述された新しいタイプのシンセサイザーは、コヒーレント（定義：干渉を示すことが可能な同様の方向、振幅、および位相を伴う波動の、に関係した、または有する）、並びに直接／間接タイプのハイブリッドという用語で記述され得る。直接部分は、合成された周波数の周波数および位相の精密なデジタル制御を可能にするダイレクトデジタルシンセサイザー（ＤＤＳ）の形で実現されるファインチューンシンセサイザー（ＦＴＳ）からなる。間接部分には、合成された周波数がＦＴＳとコヒーレンスを維持することを可能にする位相ロックループ（ＰＬＬ）を含む他の要素が含まれる。周波数と参照周波数（同じまたは異なる参照のいずれか）の差がＰＬＬで比較される。誤差信号が生成され、誤差を補正するために発振器をチューニングするために使用される。このようにして、ループはロックされ、参照に対してコヒーレントであるようになる。
図１は、従来技術のマイクロ波シンセサイザーの図面を図示している。図１のシンセサイザーに類似したシンセサイザーの動作はいくつかの欠点を伴う。例えば、このようなシンセサイザーは、周波数範囲の小さなサブセット（約３６％）にのみチューニング可能である。この制限は、ＤＤＳおよびＰＬＬによって引き起こされる。ＤＤＳチューニング範囲は、スプリアス信号（例えば、高調波）およびエイリアス（高周波のチューニング範囲をクロック周波数の４０％未満に制限する）を生成するデジタル合成技術のために制限されている。ＤＤＳの高調波が問題の場合、チューニング範囲はさらに、１オクターブに限定される（そうではない場合、低い方の周波数の高調波は、クロック、エイリアシングされた信号などを除去するために使用されるいずれかのフィルタのパスバンド内にある）。ＤＤＳの出力でのトランスはさらに、低周波数側での出力周波数を数百ＫＨｚに制限する。
図１の従来技術のシンセサイザーと類似したシンセサイザーは、数ＧＨｚ範囲で動作するように設計されている。通常、クロック１０５は固定周波数に設定されている（例えば、１２５ＭＨｚ）。クロックの固定周波数は、ＤＤＳ１１０をチューニングして、コム発生器１１５の周波数を固定するために使用される。ＤＤＳは参照クロックから波形を生成するために使用される周波数シンセサイザーである。図１で図示された例では、ＤＤＳは、例えば４０ＭＨｚで、可変参照周波数（ＲＥＦ）を出力する。周波数コム発生器１１５は、クロック１０５の周波数とコムライン間の差である周波数に設定されている。ＹＩＧ発振器１２５からの信号と共に固定周波数のコム発生器１１５からの信号がミキサー１２０に入る。ミキサー１２０は可変ＩＦを出力する。
周波数変調（ＦＭ）コイル１３５と結合された、位相ロックループ（ＰＬＬ）１３０は、ＤＤＳ１１０から可変ＲＥＦとミキサー１４０から可変ＩＦを受信する。ＰＬＬ１３０はＹＩＧ発振器１２５を位相ロックするための信号を出力する。ＹＩＧ発振器は、１０ＧＨｚを超える帯域幅をチューニングするマルチオクタイブを提供し得る直接的信号ソースである。ＹＩＧ発振器の位相ロックによって、位相ノイズは減少し、出力周波数の精度は増大する。ＹＩＧ発振器１２５の出力は通常、８と１４ＧＨｚの間である（本明細書で提供された個数の例を使用すると、約８．０４ＧＨｚ）。ＹＩＧ発振器１２５からの出力信号は、方向性結合器によりミキサー１２０の入力、およびシンセサイザー１００の出力になる。
シンセサイザー１００のＰＬＬは低周波数の制約（ＰＬＬはゼロ周波数では機能しない）およびＰＬＬのＩＦパス内の利得段の間の直流（ＤＣ）ブロッキングコンデンサによって制限される。図２は、シンセサイザー１００のチューニング範囲の図面を図示している。シンセサイザー１００のＤＤＳは、２０から４２．５ＭＨｚのチューニング範囲を有している。シンセサイザー１００は、８〜１４ＧＨｚの範囲で１２５ＭＨｚ（クロック１０５）コムラインからオフセットされたこの範囲にロックできる。シンセサイザー１００の最大連続チューニング範囲は、４０ＭＨｚのホールを伴う２５ＭＨｚ（６４≦Ｎ≦１１２）である。シンセサイザー１００の欠点は、ＤＤＳ周波数がクロック周波数の特に有理分数（例えば、１／３、１／４、１／５、２／７、１／６、２／９、および３／１０）である時、所望の信号の近くに、スプリアス信号が存在し得る点である。
図３は、本発明の一シンセサイザー３００の一実施形態を図示している。シンセサイザー３００で、クロック３０５は固定ＲＥＦを出力するように固定されている（例えば、５００ＭＨｚ）。しかし、例えば実施形態では、クロック３０５は可変ＲＥＦを出力し得る。ＲＥＦがＹＩＧ発振器３２５とコムラインの出力間の差に設定されていることは好適である。ＲＥＦはＤＤＳ３１０とＰＬＬ３３０の両方へ出力される。ＤＳＳ３３０からの出力信号は、可変周波数コム発生器３１５によって受信される。可変周波数コム発生器３１５によって出力された可変周波数コムは、ミキサー３２０によって受信され、ＹＩＧ発振器３２５からの信号と組み合わせられる。ミキサー３２０はＰＬＬ３３０によって受信されるＩＦを出力する。ＩＦは固定されるか、または可変であり得る。ＦＭコイル３３５と結合された、ＰＬＬ３３０は、ＹＩＧ発振器３２５を位相ロックする信号を生成する。ＹＩＧ発振器３２５からの出力信号は、方向性結合器によりミキサー３２０の入力、およびシンセサイザー３００の出力となる。ＹＩＧ発振器が示されているが、別の発振器、例えば、電圧制御発振器（ＶＣＯ）も実装され得る。ＹＩＧ発振器の例では、ＰＬＬからの誤差補正信号は電流で、ＶＣＯ発振器の場合、ＰＬＬからの誤差補正信号は電圧である。２つの参照周波数が使用可能な場合、クロック３０５とＰＬＬ３３０は異なる参照を有し得る。第２のＤＤＳは、シンセサイザー参照周波数からＰＬＬ参照周波数を得るために使用され得る。
可変周波数コム発生器３１５の可変性によって、チューニングホールが消滅する。図４は、ホールの消滅の図的表現を示している。例えば、ｘ６４コムラインが連続的形態でｘ６５コムラインに移されると、ｘ６４とｘ６５のコムライン間のチューニングホールのすべてが埋められる。ｘ６４でのコムラインは周波数で約２ＭＨｚ（１２５ＭＨｚ／６４）のみチューニングする必要がある。帯域の最高端で、ｘ１１１コムはｘ１１２にチューニングされ、チューニング範囲は約１ＭＨｚ（１２５ＭＨｚ／１１２）である。コムラインをチューニングすることは、コム発生器３１５がＤＤＳ３１０（チューニングを提供）によってドライブされることを意味する。コムラインがチューニングされる場合には、ＩＦは任意の周波数（便宜的に、クロック周波数または別の参照周波数と同じものに選択され得る）に固定されるようになり得る。向上したスプリアス応答について図３で示されているように、ＰＬＬ３３０の参照がＤＤＳ３１０をクロックする同じクロック３０５ではないことは好適である。
ＤＤＳの高調波、エイリアス、およびクロックのブリードスル−のために、クロック（１６．６７％）の約１／６からクロックの約２／５（４０％）の範囲でＤＤＳ３１０をチューニングすることが安全である（すなわち、クロック周波数の約２３．３３％のチューニング範囲）。名目上、クロック周波数の１／３または２／３付近にチューニングされたＤＤＳ３１０は、最も単純なフィルタ要件を提供する。ＤＤＳの周波数がクロック周波数の倍数（例えば、１＋ｋ／３）であるように選択される場合、単純なフィルタで維持され得る。
シンセサイザー３００からの所望の最低周波数、許容可能な最大ＤＤＳチューニング範囲、およびコム発生器をドライブする定格周波数（すなわち、コムライン間隔）の間の関係は次のとおりである。
Figure 2015527826
上記の公式を使用すると、例えば、８ＧＨｚのシンセサイザーの最小周波数と２７．６ＭＨｚのＤＤＳの最大チューニング範囲（すなわち、１２５ＭＨｚのクロック周波数の約２２％）では、定格コム間隔は４６８．７５ＭＨｚである。図５は、このようなチューニングの詳細を図示している。図４で示されているように、オリジナルでは４８の固定されたコムラインと１２５ＭＨｚを利用したのと対照的に、本シンセサイザーは、８〜１４ＧＨｚ帯域をカバーするために１５の可変周波数コムラインを利用する。定格コムラインはチューニングラインのΔＤＤＳ＝０に対応する。図４では、最大ＤｅｌＦＴＳはＤＤＳの限度である。例えば、２０００ＭＨｚのＦＭＡＸと５００ＭＨｚのクロックで、シンセサイザーは約１１６ ２／３ＭＨｚ（ΔＤＤＳＭＡＸ）でチューニングし得る。
図６は上記公式を使用するチューニングの一例を図示している。図５で示されているようにチューニング範囲の間隔をとると、互いのエイリアスとして左右のチューニングを伴う対称的フィルタが可能になる。シンセサイザーのチューニングは次のように達成される。特定のシンセサイザーの周波数ＦＬＯに対して、次のように、コムラインの数、Ｎ、を決める。
Figure 2015527826
ここで、本明細書で使用される例示的図面を使用すると、ＩＦは固定周波数１２５ＭＨｚで、定格コム間隔は４６８．７５ＭＨｚである。ＤＤＳ周波数は次から判明され得る。
Figure 2015527826
符号はＰＬＬの極性を説明し、これは固定されるか、または切り換えられるかのいずれかがされ得る。ＰＬＬからの誤差補正信号の符号は、ＩＦと参照信号の間の位相関係に応じて異なる。極性スイッチはＰＬＬに対して内部のＩＦのおよび参照信号の役割を逆転させるので、誤差補正信号の極性も逆転させる。ＰＬＬが固定された極性の場合には、適切な極性のための配慮が設計で行われる必要がある。図３で図示された実施形態では、ＰＬＬがより大きな柔軟性を可能にする極性スイッチを有することが好適である。本明細書で使用される例示的図面では、定格ＤＤＳ周波数は９３．７５ＭＨｚである。
図７は、図５で図示された解決策に比べ、代替のチューニングの解決策を図示している。ＰＬＬが極性スイッチを有する場合の、−１２５ＭＨｚのＩＦ周波数での代替のチューニングである。この追加のチューニングは、スパーの緩和に役立つ。図７で示された代替のチューニングは、同じコムラインの連続チューニング範囲から離れた柔軟性をいくらか可能にする。所望のシンセサイザーの周波数の多くに対して、４つの可能なチューニングがある。
シンセサイザー３００は、約２１倍の向上ファクタである、２２．５ＭＨｚのシンセサイザー１００の最大連続チューニング範囲に対して、４６８．７５ＭＨｚという同じコムラインの倍数に対して連続チューニング範囲を可能にする。向上によって、とりわけ、スプリアス応答の抑制のためにＬＯオフセットを使用する場合に、柔軟性を提供する。
ＤＤＳ装置のデジタル特性のために、装置は次のように量子化された周波数でトーンを生成できる。
Figure 2015527826
 ここで、ＤＤＳクロック周波数ｆ、位相レジスタ長ｂビット、整数の周波数チューニングワード値ａ∈［０，２ｂ−１］である。
ａの値が必要とされるｖの値に正確に対応する場合、ＤＤＳ出力は所望のものとなる。他の場合、何らかの近似がある。周波数トグリング（ＤＤＳにより実現し得る２つの周波数間での切り換え）を使用する近似が本明細書で記述される。トグリングによって、正味の長期位相ドリフトを累積せず、望ましくない周波数（すなわち、スパー）では低電力を有する近似が可能である。整数ｎおよびｍに対して、シンセサイザーのすべての周波数が次のように表現され得ることが示される。
Figure 2015527826
 ここで、Δはステップサイズのチューニングへのシンセサイザーであると定義される。ＤＤＳのクロック周波数ｆがΔの整数の倍数であることが望ましいが、必須ではない。しかし、ｆおよびΔは整数の比の関係にある必要がある。
好適な実施形態では、２つの周波数のトグリングスキームは次の４つの整数値によってパラメータ化される。ａ１およびａ２はチューニングワードで、ｋ１およびｋ２は、チューニングワードａ１およびａ２をそれぞれ使用してＤＤＳが費やすチューニング間隔（ＤＤＳクロックサイクル単位で測られた、１／ｆ）である。これらの４つのパラメータの選択は、次の条件によって決定される。
１．ｋ１＋ｋ２ ＤＤＳクロックサイクル全体で、好適にはＤＤＳが周波数ｖの理想的な発振器に対する位相を得ないので次となる。
Figure 2015527826
２．位相偏差を最小限にするために、期間ｋ１＋ｋ２を最小にすることが好適である。
３．ｋ１＋ｋ２ ＤＤＳクロックサイクル中の位相偏差を最小限にするためにａ１およびａ２の値が可能な限り類似していることは好適である。
位相偏差を最小限にするためにチューニングワードでの差を最小限にするという目標は、２つの周波数ワードが次のようであるべきことを示唆している。
Figure 2015527826
 および
Figure 2015527826
または、言い換えれば、通常は非整数値である２ｂｖ／ｆを括弧ではさむ２つの整数。これよりａ１−ａ２＝１が得られ、これは可能な最小の差になる。
式（３）はチューニングワードａｎｓａｔｚに従って解ける。式（３）は次のとおり書き直され得る。
Figure 2015527826
 ここで
Figure 2015527826
 （ｇｃｄは最大公約数）とすると、ｍｆ／ｇおよび２ｂｎΔ／ｇは整数で、互いに素である。よって、ｋ１およびｋ２の制約は次のように書かれ得る。
Figure 2015527826
式（８）は、次のペアの式が同時に当てはまる場合に満たされる。
Figure 2015527826
Figure 2015527826
未知なもの（ｋ１およびｋ２）に対して２つの式を解き、ａ１−ａ２＝１を利用すると、次のようになる。
Figure 2015527826
Figure 2015527826
両方の式（１１）と（１２）は整数で、（いずれに対しても負解は物理的ではないので）０以上である。式（４）および（５）によって与えられたａ１およびａ２の値より次のような結果になる。
Figure 2015527826
Figure 2015527826
Figure 2015527826
 および
Figure 2015527826
Figure 2015527826
Figure 2015527826
ｋ１およびｋ２の値が解の最適性を問題とする式（３）の成立を破ることなく同じ整数によって同時にスケーリングされ得ることに留意されたい。ｍｆ／ｇおよび２ｂｎΔ／ｇが互いに素であることは、本明細書の式を使用して決められたｋ１＋ｋ２が可能な最小値をもたらすことを保証する。図８は、トグリングプロセスの一概略図を図示している。図面では、ｋ１は偶数項であると想定されている。ｋ１またはｋ２のいずれかが偶数であるが、両方ともではない。
変更されたＤＤＳ設計では、理想的な出力信号からの偏差は、次のように位相変調として考えられ得る。
Figure 2015527826
 ここで、Ｖはシンセサイザー出力のピーク電圧で、
Figure 2015527826
 は、経時的に平均移動ドリフトが累積しないような大きさで、交互に増減する位相誤差の変化の数を指定する区分的線形関数である。平均位相オフセットが無いこと
Figure 2015527826
 は、周波数ｆ１の指定された間隔の中間の切り換えサイクルを開始することによって達成される。
Figure 2015527826
 なので、式（１９）は次のように展開され得る。
Figure 2015527826
第１項は望ましいシンセサイザーの波形で、第２項は不要な高調波の原因である。所望のトーンの出力に対する高調波の相対出力は次のように計算され得る。
Figure 2015527826
Figure 2015527826
 ここで、Ｚは、シンセサイザーによってドライブされるインピーダンスである。これによって次のような結果になる。
Figure 2015527826
Figure 2015527826
 は区分的線形で、常時、ゼロに戻る前に
Figure 2015527826
 の大きさに増大するので、
Figure 2015527826
 であり、そのため次のようになる。
Figure 2015527826
トグリングアプローチの拡張はゼロ位相のシーケンスで始まるが、周波数設定の１つの継続時間の中間はゼロ平均位相オフセットを伴う信号を生成するために使用され得る。
全シーケンスが長く、受け入れ可能なスパーパワーより高いパワーをもたらす場合、シーケンスは追加の段階で分解され得る。例えば、本明細書で規定されたようなシーケンスが、チューニングワードａ１およびａ２でそれぞれｋ１およびｋ２クロックサイクルであるとする場合、ｋｊのａ１とａ２間で交互になるより短いチューニング期間が、Σｏｄｄ ｊｋｊ＝ｋ１およびΣｊ ｅｖｅｎｋｊ＝ｋ２の場合に限り、代わりに使用され得る。これによって実装がより難しく成り得るが、ＤＤＳ位相レジスタの最大誤差を最小限化することによってスプリアストーンの生成を最小限化し得る。
例
図９は、クロック周波数が５００ＭＨｚに設定され、定格コムライン間隔がクロックの２／３または３３３．３３３ＭＨｚ（例えば、第２のナイキストゾーンにて）で、最大ＤＤＳチューニング範囲が３５ＭＨｚに設定されたシンセサイザー３００を使用した、１４５００ＭＨｚの所望のシンセサイザー出力周波数を伴う１４〜１５ＧＨｚ範囲での定格コムラインを示している。所望の周波数より低いコムラインは、（アコーディオンのように）ＤＤＳ周波数を上方に調整することによって、所望の出力周波数から±１００ＭＨｚのいずれかに連続的に移動する。
この例では、低い側で最も近いコムラインは倍数４３で、所望の出力周波数は、ＤＤＳの最大チューニング範囲に違反することなく（表１を参照）、定格クロック周波数倍数４０と同じように低いコムラインに位相ロックされ得る。チューニングは、ロックする所望のコムと（高いまたは低い）所望のＩＦ間の差を計算し、コムラインの高調波次数で割ることによって決められる。１４４００ＭＨｚから１４３３３．３をマイナスし、４３で割ることが定格コム周波数を超えたチューニングステップである。表１は、位相ノイズの最適化またはスプリアス応答（ほとんどミキサーおよびＤＤＳからが発生源）を低減／除去するために選択され得るこの周波数のために使用可能なチューニング全体を示している。
Figure 2015527826
ＤＤＳは第１のナイキストゾーンを超えて機能し得る。ＤＤＳは、とりわけクロックの有理値（例えば、２／３または３／４）に設定される場合にスプリアス応答を生成する。より高い周波数では、複数のチューニングの解が柔軟性を提供する。
表２は５００ＭＨｚおよび３２ビットの位相レジスタ長に設定されたシンセサイザーの代表的な値を示している。
Figure 2015527826
ｖ＝６２５０／３２ｘ１００００Ｈｚの場合、１６７７７２１６のチューニングワードは正確に所望の出力周波数を生成するので、トグリングは必要とはされない。この例では、最大位相誤差
Figure 2015527826
 は、次のように計算され得る。２ｂｖ／ｆが半整数で、（式（９）で与えられた）ｋ１＋ｋ２の値が最大の場合に、正しい周波数からの最大の偏差が発生する。最大値は、ｍの最大値（この場合、４７）およびｇの到達可能な最低値（この場合、１６００００）で、発生する。この最悪の場合のシナリオでは、ｋ１＝ｋ２＝７３４３７５である。達せられる最悪の場合の位相偏差は、したがって、任意のタイムステップで位相を切り換え可能な理想的な単位に対して、
Figure 2015527826
 である。
本明細書の例は、明確さのために特定の設計を有する例示的シンセサイザーに基づいている（シンセサイザーは５００ＭＨｚのクロックおよび１００ＭＨｚの固定ＩＦを伴い２〜１６ＧＨｚ範囲で動作するように設計されていた）。しかし、このコンセプトは、広範な範囲の設計に適用可能で、本方法も広く当てはまる。
図１０において図示しているような別の例では、小さなステップサイズ（例えば、１Ｈｚまたは１Ｈｚより小さい）を有することが望ましいと思われる場合、トグリングシーケンス長により問題が発生し、これは極端に長くなり得る。これによって、今度は、トグリングシーケンスによって生成されるスパーが増大する。実際のところ、通常、シーケンスが長くなればなるほど、これらのスパーも高くなる。しかし、シンセサイザーの第１の部分が、例えば、１ＭＨｚのステップサイズに制限されている場合には、シーケンス長はより短く成り得る。
ステップサイズを１ＭＨｚよりさらに小さくすることが望ましい場合、ＰＬＬの参照信号を生成する第２のＤＤＳが追加され得る。その上、ＩＦが±１ＭＨｚを超えて変動することが許容される場合、ステップは望ましいサイズになり得る。第２のＤＤＳがトグリングも採用することは好適である。ステップサイズの分解能は、ＰＬＬ参照（および関連トグルスパー）を生成するＤＤＳのトグルシーケンス長に課せられた制限にのみ影響を受け得る。
本発明の他の実施形態および使用は、本明細書で開示された本発明の明細および実施を考慮することから当業者には明らかになるであろう。すべての出版物、米国および外国の特許および特許出願を含む、本明細書で引用された参照全体は、明確にその全体が参照によって組み込まれたものとする。明細および例は単なる例示的なものと見なされるべきであり、本発明の真実な範囲および趣旨は次の請求項によって明示されることが意図されている。その上、「ｃｏｍｐｒｉｓｉｎｇ ｏｆ（から構成される）」という用語は、「ｃｏｎｓｉｓｔｉｎｇ ｏｆ（からなる）」および「ｃｏｎｓｉｓｔｉｎｇ ｅｓｓｅｎｔｉａｌｌｙ ｏｆ（基本的に〜からなる）」という用語を含む。

Claims (52)

  1. 可変周波数シンセサイザーであって、
    第１の参照周波数と、
    第１の参照周波数を受信し、チューニングされた周波数を出力するダイレクトデジタルシンセサイザー（ＤＤＳ）と、
    チューニングされた周波数を受信し、複数のコムラインから構成される可変周波数コムを出力する可変周波数コム発生器と、
    可変周波数コムおよび発振器からの信号を受信し、中間周波数を出力するミキサーと、
    第２の参照周波数および中間周波数を受信し、位相ロック信号を出力する位相ロックループ（ＰＬＬ）とを備え、
    発振器が位相ロック信号を受信し、合成された周波数の範囲を出力するシンセサイザー。
  2. 第１の参照周波数と第２の参照周波数が同じである、請求項１に記載のシンセサイザー。
  3. 第２のＤＤＳをさらに備え、第２のＤＤＳが第２の固定参照周波数を得る、請求項１に記載のシンセサイザー。
  4. 中間周波数が発振器の出力と少なくとも１つのコムライン間の差である、請求項１に記載のシンセサイザー。
  5. 中間周波数が固定されている、請求項４に記載のシンセサイザー。
  6. 中間周波数が可変である、請求項４に記載のシンセサイザー。
  7. 参照周波数が固定されている、請求項１に記載のシンセサイザー。
  8. 参照周波数が可変である、請求項１に記載のシンセサイザー。
  9. 発振器がＹＩＧタイプの発振器である、請求項１に記載のシンセサイザー。
  10. ＰＬＬからの誤差補正信号が電流である、請求項９に記載のシンセサイザー。
  11. 発振器が電圧制御発振器（ＶＣＯ）である、請求項１に記載のシンセサイザー。
  12. ＰＬＬからの誤差補正信号が電圧である、請求項１１に記載のシンセサイザー。
  13. 第２の固定参照周波数をさらに備え、ＤＤＳとＰＬＬの１つが第２の固定参照周波数を受信する、請求項１に記載のシンセサイザー。
  14. 出力された可変合成周波数範囲にチューニングホールがない、請求項１に記載のシンセサイザー。
  15. ＤＤＳが固定参照周波数の約１／６から固定参照周波数の約２／５までの範囲全体でチューニング可能である、請求項１に記載のシンセサイザー。
  16. ＤＤＳ出力周波数が第１のナイキストゾーン内である、請求項１５に記載のシンセサイザー。
  17. ＤＤＳの出力周波数が第１のナイキストゾーンより高いナイキストゾーンにある、請求項１５に記載のシンセサイザー。
  18. 最低の出力された合成周波数（ＦＭＩＮ）、ＤＤＳの最大チューニング範囲（ΔＤＤＳＭＡＸ）、および定格コムラインの間隔の関係は次によって支配される、請求項１に記載のシンセサイザー。
    Figure 2015527826
  19. ＰＬＬの極性がプラスとマイナス間で切り換えられ得る、請求項１に記載のシンセサイザー。
  20. 周波数コムラインが２から２０ＧＨｚの範囲をカバーする、請求項１に記載のシンセサイザー。
  21. トグリングなしのＤＤＳによって達成可能でない限り、ＤＤＳがシンセサイザーを所望の周波数にチューニングするためにトグリングされる、請求項１に記載のシンセサイザー。
  22. 特定の周波数がトグリングなしのＤＤＳによって達成可能な第１の周波数とトグリングなしのＤＤＳによって達成可能な第２の周波数間の切り換えによって達成され、第１の周波数と第２の周波数が所望の周波数を取り囲んでいる、請求項２１に記載のシンセサイザー。
  23. ＤＤＳが第１のシーケンス長の第１のチューニングワードで保持され、その後に、第２のシーケンス長の第２のチューニングワードで保持される、請求項２２に記載のシンセサイザー。
  24. 第１のチューニングワードと第２のチューニングワードが１だけ異なり、第１のシーケンス長と第２のシーケンス長の合計時間が最小限化される、請求項２３に記載のシンセサイザー。
  25. 第１のチューニングワードが次によって決められ、
    Figure 2015527826
     第２のチューニングワードは次によって決められ、
    Figure 2015527826
     第１のシーケンス長が次によって決められ、
    Figure 2015527826
     および
    第２のシーケンス長が次によって決められ、
    Figure 2015527826
     ここで、ｆはクロック周波数、ｂは位相レジスタ長、ｖは整数の比によって、ｆに関連づけた周波数、ｍとｎは整数、Δはシンセサイザーチューニングステップサイズ、およびｇ＝ｇｃｄ（ｍｆ，２ｂｎΔ）であり、ここで、ｇｃｄは最大公約数である、請求項２４に記載のシンセサイザー。
  26. ＤＤＳが第１のシーケンス長の第１のチューニングワードと第２のチューニングワード間を変動し、その後、ＤＤＳは第２のシーケンス長の第２のチューニングワードで保持される、請求項２１に記載のシンセサイザー。
  27. 可変周波数を出力する方法であって、
    クロックで第１の参照周波数を出力するステップ、
    ダイレクトデジタルシンセサイザー（ＤＤＳ）で第１の参照周波数を受信するステップ、
    ＤＤＳからチューニングされた周波数を出力するステップ、
    可変周波数コム発生器でチューニングされた周波数を受信するステップ、
    可変周波数コム発生器から複数のコムラインから構成される可変周波数コムを出力するステップ、
    ミキサーで可変周波数コムおよび発振器からの信号を受信するステップ、
    ミキサーから中間周波数を出力するステップ、
    位相ロックループ（ＰＬＬ）で第２の参照周波数と中間周波数を受信するステップ、
    ＰＬＬから位相ロック信号を出力するステップ、
    発振器で位相ロック信号を受信するステップ、
    合成された周波数の範囲を出力するステップを含む方法。
  28. 第１の固定参照周波数と第２の固定参照周波数が同じである、請求項２７に記載の方法。
  29. 第２のＤＤＳが第２の固定参照周波数を得る、請求項２７に記載の方法。
  30. 中間周波数が発振器の出力と少なくとも１つのコムライン間の差である、請求項２７に記載の方法。
  31. 中間周波数が固定されている、請求項３０に記載の方法。
  32. 中間周波数が可変である、請求項３０に記載の方法。
  33. 参照周波数が固定されている、請求項２７に記載の方法。
  34. 参照周波数が可変である、請求項２７に記載の方法。
  35. 発振器がＹＩＧタイプの発振器である、請求項２７に記載の方法。
  36. ＰＬＬからの誤差補正信号が電流である、請求項２７に記載の方法。
  37. 発振器が電圧制御発振器（ＶＣＯ）である、請求項２７に記載の方法。
  38. ＰＬＬからの誤差補正信号が電圧である、請求項３７に記載の方法。
  39. ＤＤＳとＰＬＬの１つが第２の固定参照周波数を受信する、請求項２７に記載の方法。
  40. 出力された可変合成周波数にチューニングホールがない、請求項２７に記載の方法。
  41. ＤＤＳが固定参照周波数の約１／６から固定参照周波数の約２／５までの範囲全体でチューニング可能である、請求項２７に記載の方法。
  42. ＤＤＳ出力周波数が第１のナイキストゾーン内である、請求項４１に記載の方法。
  43. ＤＤＳの出力周波数が第１のナイキストゾーンより高いナイキストゾーンにある、請求項４１に記載の方法。
  44. 最低の出力された合成周波数（ＦＭＩＮ）、ＤＤＳの最大チューニング範囲（ΔＤＤＳＭＡＸ）、およびコムラインの間隔の関係は次によって支配される、請求項２７に記載の方法。
    Figure 2015527826
  45. ＰＬＬの極性がプラスとマイナス間で切り換えられ得る、請求項２７に記載の方法。
  46. 周波数コムラインが２から１８ＧＨｚの範囲をカバーする、請求項２７に記載の方法。
  47. トグリングなしのＤＤＳによって達成可能でない限り、ＤＤＳがシンセサイザーを所望の周波数にチューニングするためにディザリングされる、請求項２７に記載の方法。
  48. 特定の周波数がトグリングなしのＤＤＳによって達成可能な第１の周波数とトグリングなしのＤＤＳによって達成可能な第２の周波数間のチューニングによって達成され、第１の周波数と第２の周波数が所望の周波数を取り囲んでいる、請求項４７に記載の方法。
  49. ＤＤＳが第１のシーケンス長の第１のチューニングワードで保持され、その後に、第２のシーケンス長の第２のチューニングワードで保持される、請求項４８に記載の方法。
  50. 第１のチューニングワードと第２のチューニングワードが１だけ異なり、第１のシーケンス長と第２のシーケンス長の合計時間が最小限化される、請求項４９に記載の方法。
  51. 第１のチューニングワードが次によって決められ、
    Figure 2015527826
     第２のチューニングワードが次によって決められ、
    Figure 2015527826
     第１のシーケンス長が次によって決められ、
    Figure 2015527826
     および
    第２のシーケンス長が次によって決められ、
    Figure 2015527826
     ここで、ｆはクロック周波数、ｂは位相レジスタ長、ｖは量子化された周波数、ｍとｎは整数、Δはシンセサイザーチューニングステップサイズ、およびｇ＝ｇｃｄ（ｍｆ，２ｂｎΔ）であり、ここで、ｇｃｄは最大公約数である、請求項５０に記載の方法。
  52. ＤＤＳが第１のシーケンス長の第１のチューニングワードと第２のチューニングワード間を変動し、その後、ＤＤＳは第２のシーケンス長の第２のチューニングワードで保持される、請求項４７に記載の方法。
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