JP2015527826A5

JP2015527826A5 -

Info

Publication number: JP2015527826A5
Application number: JP2015524362A
Authority: JP
Filing date: 2013-07-22
Publication date: 2016-03-31

Claims

可変周波数シンセサイザーであって、
第１の参照周波数と、
第１の参照周波数を受信し、チューニングされた周波数を出力するダイレクトデジタルシンセサイザー（ＤＤＳ）と、
チューニングされた周波数を受信し、複数のコムラインから構成される可変周波数コムを出力する可変周波数コム発生器と、
可変周波数コムおよび発振器からの信号を受信し、中間周波数を出力するミキサーと、
第２の参照周波数および中間周波数を受信し、位相ロック信号を出力する位相ロックループ（ＰＬＬ）とを備え、
発振器が位相ロック信号を受信し、合成された周波数の範囲を出力するシンセサイザー。
第１の参照周波数と第２の参照周波数が同じである、請求項１に記載のシンセサイザー。
第２のＤＤＳをさらに備え、第２のＤＤＳが第２の固定参照周波数を得る、請求項１または２に記載のシンセサイザー。
中間周波数が発振器の出力と少なくとも１つのコムライン間の差である、請求項１ないし３のいずれか一項に記載のシンセサイザー。
中間周波数が固定されている、請求項４に記載のシンセサイザー。
中間周波数が可変である、請求項４に記載のシンセサイザー。
参照周波数が固定されている、請求項１ないし６のいずれか一項に記載のシンセサイザー。
参照周波数が可変である、請求項１ないし６のいずれか一項に記載のシンセサイザー。
発振器がＹＩＧタイプの発振器である、請求項１ないし８のいずれか一項に記載のシンセサイザー。
ＰＬＬからの誤差補正信号が電流である、請求項９に記載のシンセサイザー。
発振器が電圧制御発振器（ＶＣＯ）である、請求項１ないし８のいずれか一項に記載のシンセサイザー。
ＰＬＬからの誤差補正信号が電圧である、請求項１１に記載のシンセサイザー。
第２の固定参照周波数をさらに備え、ＤＤＳとＰＬＬの１つが第２の固定参照周波数を受信する、請求項１ないし１２のいずれか一項に記載のシンセサイザー。
出力された可変合成周波数範囲にチューニングホールがない、請求項１ないし１３のいずれか一項に記載のシンセサイザー。
ＤＤＳが固定参照周波数の約１／６から固定参照周波数の約２／５までの範囲全体でチューニング可能である、請求項１ないし１４のいずれか一項に記載のシンセサイザー。
ＤＤＳ出力周波数が第１のナイキストゾーン内である、請求項１５に記載のシンセサイザー。
ＤＤＳの出力周波数が第１のナイキストゾーンより高いナイキストゾーンにある、請求項１５に記載のシンセサイザー。
最低の出力された合成周波数（Ｆ_ＭＩＮ）、ＤＤＳの最大チューニング範囲（ΔＤＤＳ_ＭＡＸ）、および定格コムラインの間隔の関係は次によって支配される、請求項１ないし１７のいずれか一項に記載のシンセサイザー。
ＰＬＬの極性がプラスとマイナス間で切り換えられ得る、請求項１ないし１８のいずれか一項に記載のシンセサイザー。
周波数コムラインが２から２０ＧＨｚの範囲をカバーする、請求項１ないし１９のいずれか一項に記載のシンセサイザー。
トグリングなしのＤＤＳによって達成可能でない限り、ＤＤＳがシンセサイザーを所望の周波数にチューニングするためにトグリングされる、請求項１ないし２０のいずれか一項に記載のシンセサイザー。
特定の周波数がトグリングなしのＤＤＳによって達成可能な第１の周波数とトグリングなしのＤＤＳによって達成可能な第２の周波数間の切り換えによって達成され、第１の周波数と第２の周波数が所望の周波数を取り囲んでいる、請求項２１に記載のシンセサイザー。
ＤＤＳが第１のシーケンス長の第１のチューニングワードで保持され、その後に、第２のシーケンス長の第２のチューニングワードで保持される、請求項２２に記載のシンセサイザー。
第１のチューニングワードと第２のチューニングワードが１だけ異なり、第１のシーケンス長と第２のシーケンス長の合計時間が最小限化される、請求項２３に記載のシンセサイザー。
第１のチューニングワードが次によって決められ、

第２のチューニングワードは次によって決められ、

第１のシーケンス長が次によって決められ、

および
第２のシーケンス長が次によって決められ、

ここで、ｆはクロック周波数、ｂは位相レジスタ長、ｖは整数の比によって、ｆに関連づけた周波数、ｍとｎは整数、Δはシンセサイザーチューニングステップサイズ、およびｇ＝ｇｃｄ（ｍｆ，２^ｂｎΔ）であり、ここで、ｇｃｄは最大公約数である、請求項２４に記載のシンセサイザー。
ＤＤＳが第１のシーケンス長の第１のチューニングワードと第２のチューニングワード間を変動し、その後、ＤＤＳは第２のシーケンス長の第２のチューニングワードで保持される、請求項２１に記載のシンセサイザー。
可変周波数を出力する方法であって、
クロックで第１の参照周波数を出力するステップ、
ダイレクトデジタルシンセサイザー（ＤＤＳ）で第１の参照周波数を受信するステップ、
ＤＤＳからチューニングされた周波数を出力するステップ、
可変周波数コム発生器でチューニングされた周波数を受信するステップ、
可変周波数コム発生器から複数のコムラインから構成される可変周波数コムを出力するステップ、
ミキサーで可変周波数コムおよび発振器からの信号を受信するステップ、
ミキサーから中間周波数を出力するステップ、
位相ロックループ（ＰＬＬ）で第２の参照周波数と中間周波数を受信するステップ、
ＰＬＬから位相ロック信号を出力するステップ、
発振器で位相ロック信号を受信するステップ、
合成された周波数の範囲を出力するステップを含む方法。
第１の固定参照周波数と第２の固定参照周波数が同じである、請求項２７に記載の方法。
第２のＤＤＳが第２の固定参照周波数を得る、請求項２７または２８に記載の方法。
中間周波数が発振器の出力と少なくとも１つのコムライン間の差である、請求項２７ないし２９のいずれか一項に記載の方法。
中間周波数が固定されている、請求項３０に記載の方法。
中間周波数が可変である、請求項３０に記載の方法。
参照周波数が固定されている、請求項２７ないし３２のいずれか一項に記載の方法。
参照周波数が可変である、請求項２７ないし３２のいずれか一項に記載の方法。
発振器がＹＩＧタイプの発振器である、請求項２７ないし３４のいずれか一項に記載の方法。
ＰＬＬからの誤差補正信号が電流である、請求項３５に記載の方法。
発振器が電圧制御発振器（ＶＣＯ）である、請求項２７ないし３４のいずれか一項に記載の方法。
ＰＬＬからの誤差補正信号が電圧である、請求項３７に記載の方法。
ＤＤＳとＰＬＬの１つが第２の固定参照周波数を受信する、請求項２７ないし３８のいずれか一項に記載の方法。
出力された可変合成周波数にチューニングホールがない、請求項２７ないし３９のいずれか一項に記載の方法。
ＤＤＳが固定参照周波数の約１／６から固定参照周波数の約２／５までの範囲全体でチューニング可能である、請求項２７ないし４０のいずれか一項に記載の方法。
ＤＤＳ出力周波数が第１のナイキストゾーン内である、請求項４１に記載の方法。
ＤＤＳの出力周波数が第１のナイキストゾーンより高いナイキストゾーンにある、請求項４１に記載の方法。
最低の出力された合成周波数（Ｆ_ＭＩＮ）、ＤＤＳの最大チューニング範囲（ΔＤＤＳ_ＭＡＸ）、およびコムラインの間隔の関係は次によって支配される、請求項２７ないし４３のいずれか一項に記載の方法。
ＰＬＬの極性がプラスとマイナス間で切り換えられ得る、請求項２７ないし４４のいずれか一項に記載の方法。
周波数コムラインが２から１８ＧＨｚの範囲をカバーする、請求項２７ないし４５のいずれか一項に記載の方法。
トグリングなしのＤＤＳによって達成可能でない限り、ＤＤＳがシンセサイザーを所望の周波数にチューニングするためにディザリングされる、請求項２７ないし４６のいずれか一項に記載の方法。
特定の周波数がトグリングなしのＤＤＳによって達成可能な第１の周波数とトグリングなしのＤＤＳによって達成可能な第２の周波数間のチューニングによって達成され、第１の周波数と第２の周波数が所望の周波数を取り囲んでいる、請求項４７に記載の方法。
ＤＤＳが第１のシーケンス長の第１のチューニングワードで保持され、その後に、第２のシーケンス長の第２のチューニングワードで保持される、請求項４８に記載の方法。
第１のチューニングワードと第２のチューニングワードが１だけ異なり、第１のシーケンス長と第２のシーケンス長の合計時間が最小限化される、請求項４９に記載の方法。
第１のチューニングワードが次によって決められ、

第２のチューニングワードが次によって決められ、

第１のシーケンス長が次によって決められ、

および
第２のシーケンス長が次によって決められ、

ここで、ｆはクロック周波数、ｂは位相レジスタ長、ｖは量子化された周波数、ｍとｎは整数、Δはシンセサイザーチューニングステップサイズ、およびｇ＝ｇｃｄ（ｍｆ，２^ｂｎΔ）であり、ここで、ｇｃｄは最大公約数である、請求項５０に記載の方法。
ＤＤＳが第１のシーケンス長の第１のチューニングワードと第２のチューニングワード間を変動し、その後、ＤＤＳは第２のシーケンス長の第２のチューニングワードで保持される、請求項４７に記載の方法。