JP3109100B2 - 直列再結合による多重アキュムレータのｎ分数合成 - Google Patents
直列再結合による多重アキュムレータのｎ分数合成Info
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- JP3109100B2 JP3109100B2 JP05514046A JP51404693A JP3109100B2 JP 3109100 B2 JP3109100 B2 JP 3109100B2 JP 05514046 A JP05514046 A JP 05514046A JP 51404693 A JP51404693 A JP 51404693A JP 3109100 B2 JP3109100 B2 JP 3109100B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
- H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Mobile Radio Communication Systems (AREA)
Description
【発明の詳細な説明】 発明の分野 本発明は、一般に、周波数合成器に関し、さらに詳し
くは、直列再結合でラッチされた構成の多重アキュムレ
ータを用いるＮ分数周波数合成器（fractional Ｎ fr
equency synthesizer）に関する。このラッチ構成は同
期動作をし、単純なリプル・システムよりも高い周波数
でシステムが動作することを可能にし、スプリアス信号
を低減する。
くは、直列再結合でラッチされた構成の多重アキュムレ
ータを用いるＮ分数周波数合成器（fractional Ｎ fr
equency synthesizer）に関する。このラッチ構成は同
期動作をし、単純なリプル・システムよりも高い周波数
でシステムが動作することを可能にし、スプリアス信号
を低減する。
発明の背景 位相同期ループ（PLL）周波数合成は、電圧制御発振
器（VCO）からの多くの関連信号の一つを生成する周知
の方法である。単ループPLLでは、VCOからの出力信号は
プログラム可能な分周器（frequency divider）に結合
される。このプログラム可能分周器は選択された整数で
分周し、分周信号の位相検波器に与える。位相検波器
は、別の固定周波数発振器からの基準信号とこの分周信
号を比較する。分周信号と基準信号との間の位相差が位
相検波器から出力され、ループ・フィルタを介して結合
され、VCOに印加される。位相差信号により、VCOからの
出力信号は周波数的に変化して、分周信号と基準信号と
の間の位相誤差が最小限に抑えられる。プログラム可能
分周器は整数のみで分周するので、プログラム可能分周
器のステップ・サイズは出力周波数を制限する。単ルー
プPLLでは、ループ同期時間，ステップ・サイズ，雑音
性能およびスプリアス信号発生の間で技術的な妥協を行
なわなければならない。
器（VCO）からの多くの関連信号の一つを生成する周知
の方法である。単ループPLLでは、VCOからの出力信号は
プログラム可能な分周器（frequency divider）に結合
される。このプログラム可能分周器は選択された整数で
分周し、分周信号の位相検波器に与える。位相検波器
は、別の固定周波数発振器からの基準信号とこの分周信
号を比較する。分周信号と基準信号との間の位相差が位
相検波器から出力され、ループ・フィルタを介して結合
され、VCOに印加される。位相差信号により、VCOからの
出力信号は周波数的に変化して、分周信号と基準信号と
の間の位相誤差が最小限に抑えられる。プログラム可能
分周器は整数のみで分周するので、プログラム可能分周
器のステップ・サイズは出力周波数を制限する。単ルー
プPLLでは、ループ同期時間，ステップ・サイズ，雑音
性能およびスプリアス信号発生の間で技術的な妥協を行
なわなければならない。
単ループPLLの制限を克服するため、非整数で分周で
きるプログラム可能な分周器が開発されている。高い基
準周波数と広いループ帯域幅を維持しつつ、基準信号周
波数の分数である出力周波数のステップ・サイズが得ら
る。Ｎ分数合成については、米国特許第4,816,774号に
おいて説明されている。該明細書で説明しているよう
に、２つのアキュムレータを用いて、分数合成の性能を
模擬している。この模擬は、さまざまな整数の除数値の
間で切り換えても、このような切り換えによって発生す
るスプリアス信号を発生しない。この２アキュムレータ
方法は、キャンセレーションおよびループ・フィルタ除
波によって不要なスプリアス信号を低減する。
きるプログラム可能な分周器が開発されている。高い基
準周波数と広いループ帯域幅を維持しつつ、基準信号周
波数の分数である出力周波数のステップ・サイズが得ら
る。Ｎ分数合成については、米国特許第4,816,774号に
おいて説明されている。該明細書で説明しているよう
に、２つのアキュムレータを用いて、分数合成の性能を
模擬している。この模擬は、さまざまな整数の除数値の
間で切り換えても、このような切り換えによって発生す
るスプリアス信号を発生しない。この２アキュムレータ
方法は、キャンセレーションおよびループ・フィルタ除
波によって不要なスプリアス信号を低減する。
従って、Ｎ分数周波数合成器の基準信号周波数は、VC
O出力周波数のステップ・サイズとプログラム可能分周
器の除数の分母との積によって決まる。Ｎ分数合成によ
り、実際のチャンネル間隔よりもはるかに高い基準周波
数を利用することができ、また低周波スプリアス信号の
低減によってより広い帯域幅を利用して設計することが
できる。広帯域幅化により、同期時間を高速にし、そし
て基準入力に広帯域変調を適用したり、分数分周方式が
可能になる。
O出力周波数のステップ・サイズとプログラム可能分周
器の除数の分母との積によって決まる。Ｎ分数合成によ
り、実際のチャンネル間隔よりもはるかに高い基準周波
数を利用することができ、また低周波スプリアス信号の
低減によってより広い帯域幅を利用して設計することが
できる。広帯域幅化により、同期時間を高速にし、そし
て基準入力に広帯域変調を適用したり、分数分周方式が
可能になる。
残念ながら、このシステムは完全ではなく、チャンネ
ル間隔に等しい周波数でスプリアス信号出力を発生す
る。所望信号出力の純度は非分数システムよりも優れて
いるが、それ自体はまだ高品位システムでは不十分な場
合がある。
ル間隔に等しい周波数でスプリアス信号出力を発生す
る。所望信号出力の純度は非分数システムよりも優れて
いるが、それ自体はまだ高品位システムでは不十分な場
合がある。
このスプリアス出力の影響を最小限に抑えるため、多
重アキュムレータＮ分数合成システムが開発されてい
る。これらのシステムは、濾波することが安くて単純な
周波数にスプリアス信号を拡散（spread out）する。
２つ以上のアキュムレータを具備するシステムを利用す
ることにより、この利点を大幅に向上することができ
る。
重アキュムレータＮ分数合成システムが開発されてい
る。これらのシステムは、濾波することが安くて単純な
周波数にスプリアス信号を拡散（spread out）する。
２つ以上のアキュムレータを具備するシステムを利用す
ることにより、この利点を大幅に向上することができ
る。
この多重アキュムレータ・システムの一部では、アキ
ュムレータがデータを「リプル（ripple）」する必要が
ある。つまり、各クロック・パルスにおいて、データが
全デジタル回路に作用しなければならない。このため、
このシステムを構築するために用いられるデジタル回路
における伝搬遅延により、多重アキュムレータ・システ
ムの動作の周波数上限が相対的に低くなる。最後に、従
来の多重アキュムレータ・システムは、スプリアス雑音
信号を発生する残留雑音項（residual noise term）
を依然維持していることがある。これらのスプリアス雑
音信号は、多くのシステムの適正動作のために低減しな
ければならない。
ュムレータがデータを「リプル（ripple）」する必要が
ある。つまり、各クロック・パルスにおいて、データが
全デジタル回路に作用しなければならない。このため、
このシステムを構築するために用いられるデジタル回路
における伝搬遅延により、多重アキュムレータ・システ
ムの動作の周波数上限が相対的に低くなる。最後に、従
来の多重アキュムレータ・システムは、スプリアス雑音
信号を発生する残留雑音項（residual noise term）
を依然維持していることがある。これらのスプリアス雑
音信号は、多くのシステムの適正動作のために低減しな
ければならない。
発明の概要 本発明は、直列に再結合された少なくとも２つのラッ
チド・アキュムレータ回路（latched accumulator ne
twork）を含む可変周波数合成器に関する。このラッチ
ド・アキュムレータ回路はデジタル数値を受け取り、こ
の数値は可変除数を形成するために用いられる。
チド・アキュムレータ回路（latched accumulator ne
twork）を含む可変周波数合成器に関する。このラッチ
ド・アキュムレータ回路はデジタル数値を受け取り、こ
の数値は可変除数を形成するために用いられる。
可変周波数発振器の周波数は、分周回路において可変
除数で出力信号周波数を分周して、中間信号を形成する
ことによって制御される。この中間信号は基準信号と比
較され、これら２つの信号間の位相差を表す第１誤差信
号を発生する。この第１誤差信号は、可変周波数発振器
に対する制御信号として、可変周波数発振器に入力され
る。
除数で出力信号周波数を分周して、中間信号を形成する
ことによって制御される。この中間信号は基準信号と比
較され、これら２つの信号間の位相差を表す第１誤差信
号を発生する。この第１誤差信号は、可変周波数発振器
に対する制御信号として、可変周波数発振器に入力され
る。
第１アキュムレータ回路はラッチ出力信号と、デジタ
ル数値の積分を表す第１桁上げ出力信号（carry outpu
t signal）とを発生する。
ル数値の積分を表す第１桁上げ出力信号（carry outpu
t signal）とを発生する。
第２アキュムレータ回路は第２ラッチ出力信号と、第
１ラッチ出力信号の積分を表す第２桁上げ出力信号とを
発生する。
１ラッチ出力信号の積分を表す第２桁上げ出力信号とを
発生する。
第３ラッチド・アキュムレータ回路は第３ラッチ出力
と、第２ラッチ出力信号の積分を表す第３桁上げ出力信
号とを発生する。
と、第２ラッチ出力信号の積分を表す第３桁上げ出力信
号とを発生する。
これら３つの桁上げ出力信号は合成され、可変除数信
号となる。第３桁上げ出力信号は、第２桁上げ出力信号
と微分／合成され、第５出力信号となる。この第５出力
信号は第１桁上げ出力信号と微分／合成され、可変除数
信号となる。この可変除数信号は、分周回路に入力され
る。
号となる。第３桁上げ出力信号は、第２桁上げ出力信号
と微分／合成され、第５出力信号となる。この第５出力
信号は第１桁上げ出力信号と微分／合成され、可変除数
信号となる。この可変除数信号は、分周回路に入力され
る。
図面の簡単な説明 第１図は、可変周波数合成器のブロック図である。
第２図は、本発明による（直列再結合付き）Ｎ分数合
成器におけるアキュムレータ回路の概略ブロック図であ
る。
成器におけるアキュムレータ回路の概略ブロック図であ
る。
第３図は、本発明によるラッチド・アキュムレータ回
路の図である。
路の図である。
第４図は、本発明による二重遅延ラッチド・アキュム
レータ回路の図である。
レータ回路の図である。
第５図は、本発明による二重遅延ラッチド回路の図で
ある。
ある。
第６図は、本発明による単一遅延ラッチド・アキュム
レータ回路の図である。
レータ回路の図である。
第７図は、本発明による残留誤り訂正を有する二重ラ
ッチド・アキュムレータ回路の図である。
ッチド・アキュムレータ回路の図である。
第８図は、本発明による別の形態で示す単一遅延ラッ
チド・アキュムレータ回路の図である。
チド・アキュムレータ回路の図である。
第９図は、本発明を利用できる無線トランシーバのブ
ロック図である。
ロック図である。
第10図は、本発明による一般的なラッチド・アキュム
レータの図である。
レータの図である。
第11図は、本発明によるシステム伝達関数の各項の周
波数と減衰の関係を示す曲線のグラフである。
波数と減衰の関係を示す曲線のグラフである。
好適な実施例の詳細な説明 一般に、好適な実施例は無線トランシーバにおいて合
成器を用いることに関する。この合成器は、Ｎ分数タイ
プのものである。合成器はアキュムレータ回路内の多重
ラッチド・アキュムレータを利用して、入力信号の多重
積分を実行する。アキュムレータの出力は直列結合さ
れ、データ出力信号を形成し、この信号は合成器内で可
変除数として用いられる。
成器を用いることに関する。この合成器は、Ｎ分数タイ
プのものである。合成器はアキュムレータ回路内の多重
ラッチド・アキュムレータを利用して、入力信号の多重
積分を実行する。アキュムレータの出力は直列結合さ
れ、データ出力信号を形成し、この信号は合成器内で可
変除数として用いられる。
本発明を利用できる無線トランシーバを含む無線電話
装置901の基本的なブロック図を第９図に示す。このよ
うな無線電話装置901は、デジタル無線電話システムに
おいて有用なデジタル無線電話であることが好ましい。
合成器903の出力は受信機905および送信機907によって
用いられ、局部発振信号および送信信号をそれぞれ生成
する。動作周波数のチャンネルなど、トランシーバ900
の機能の制御は制御論理909によって行なわれ、合成器9
03に内蔵されるＮ分数合成器の第１アキュムレータに入
力される。
装置901の基本的なブロック図を第９図に示す。このよ
うな無線電話装置901は、デジタル無線電話システムに
おいて有用なデジタル無線電話であることが好ましい。
合成器903の出力は受信機905および送信機907によって
用いられ、局部発振信号および送信信号をそれぞれ生成
する。動作周波数のチャンネルなど、トランシーバ900
の機能の制御は制御論理909によって行なわれ、合成器9
03に内蔵されるＮ分数合成器の第１アキュムレータに入
力される。
第１図は、Ｎ分数可変周波数合成器の概略ブロック図
である。可変発振器VCO113は所望の出力周波数信号119
を与え、この入力を可変デジタル分周回路111に送る。
可変分周回路の出力信号125は、位相比較器109に入力さ
れる。位相比較器109の第２入力は、基準発振信号115で
ある。位相比較器出力信号121はVCO113の制御入力に入
れられ、VCO113は分周回路111のデジタル分周率（divis
ion ratio）Ｎで除した出力周波数信号119を調整し
て、基準発振器107の周波数に等しくする。
である。可変発振器VCO113は所望の出力周波数信号119
を与え、この入力を可変デジタル分周回路111に送る。
可変分周回路の出力信号125は、位相比較器109に入力さ
れる。位相比較器109の第２入力は、基準発振信号115で
ある。位相比較器出力信号121はVCO113の制御入力に入
れられ、VCO113は分周回路111のデジタル分周率（divis
ion ratio）Ｎで除した出力周波数信号119を調整し
て、基準発振器107の周波数に等しくする。
好適な実施例では、分周回路111の分周率Ｎは周期的
なシーケンスで変化され、VCO113の出力周波数信号119
は基準発振器107の周波数の分数に等しい周波数ステッ
プで調整することができる。この周期的なシーケンスは
多重アキュムレータ回路101によって発生され、データ
入力信号103によって制御される。
なシーケンスで変化され、VCO113の出力周波数信号119
は基準発振器107の周波数の分数に等しい周波数ステッ
プで調整することができる。この周期的なシーケンスは
多重アキュムレータ回路101によって発生され、データ
入力信号103によって制御される。
好適な実施例では、第10図に示すようなラッチド・ア
キュムレータ構成がすべてのアキュムレータ回路で用い
られる。他の同様に十分なアキュムレータ構成も当業者
によって構築することもできる。ここでは、各アキュム
レータのデータ出力信号1001は、従来のラッチ回路1003
からのラッチされた出力である。このようなアキュムレ
ータの縦続は、クロック信号1005の各クロック・サイク
ルに対して一つの加算器遅延を有する。この構成によっ
て、加算器1007からの各アキュムレータ桁上げ出力シー
ケンスは次の下位のアキュムレータの出力シーケンスか
ら１クロック・サイクルだけ遅延される。他の同様に十
分な実施例では桁上げ出力信号1011およびデータ出力信
号1001をラッチするラッチド・アキュムレータを利用で
きることに留意されたい。
キュムレータ構成がすべてのアキュムレータ回路で用い
られる。他の同様に十分なアキュムレータ構成も当業者
によって構築することもできる。ここでは、各アキュム
レータのデータ出力信号1001は、従来のラッチ回路1003
からのラッチされた出力である。このようなアキュムレ
ータの縦続は、クロック信号1005の各クロック・サイク
ルに対して一つの加算器遅延を有する。この構成によっ
て、加算器1007からの各アキュムレータ桁上げ出力シー
ケンスは次の下位のアキュムレータの出力シーケンスか
ら１クロック・サイクルだけ遅延される。他の同様に十
分な実施例では桁上げ出力信号1011およびデータ出力信
号1001をラッチするラッチド・アキュムレータを利用で
きることに留意されたい。
第２図は、本発明で用いられる種類のアキュムレータ
回路の図である。この回路は多重ラッチド・アキュムレ
ータおよび直列再結合を利用して、簡単な設計およびDC
周波数オフセットをデータ出力（DO）229に直接追加す
ることができる。
回路の図である。この回路は多重ラッチド・アキュムレ
ータおよび直列再結合を利用して、簡単な設計およびDC
周波数オフセットをデータ出力（DO）229に直接追加す
ることができる。
周波数オフセット入力信号またはデータ入力（DI）21
5は、第９図の制御論理909に内蔵された周波数選択回路
から入力され、第２図の第１アキュムレータ201に印加
される。第１アキュムレータ201は、データ入力信号215
の積分を表す出力信号217,235を生成する。データ出力
信号217は、第２アキュムレータ203に入力される。桁上
げ出力信号235は微分器213に直接追加され、データ出力
信号229となる。この桁上げ出力信号235は、DC位相オフ
セットをデータ出力信号229に直接渡すことができる。
第２アキュムレータ203のデータ出力信号219は第３アキ
ュムレータ205に入力され、同様に第３アキュムレータ2
05のデータ出力信号221は第４アキュムレータ207に入力
される。
5は、第９図の制御論理909に内蔵された周波数選択回路
から入力され、第２図の第１アキュムレータ201に印加
される。第１アキュムレータ201は、データ入力信号215
の積分を表す出力信号217,235を生成する。データ出力
信号217は、第２アキュムレータ203に入力される。桁上
げ出力信号235は微分器213に直接追加され、データ出力
信号229となる。この桁上げ出力信号235は、DC位相オフ
セットをデータ出力信号229に直接渡すことができる。
第２アキュムレータ203のデータ出力信号219は第３アキ
ュムレータ205に入力され、同様に第３アキュムレータ2
05のデータ出力信号221は第４アキュムレータ207に入力
される。
第４アキュムレータ207の桁上げ出力信号223は、第３
アキュムレータ205からの桁上げ出力信号231と微分／合
成され、信号225となる。信号225は第２微分器221に入
力され、この信号は第２アキュムレータ203からの第２
桁上げ出力信号233と合成される。それによって得られ
る信号227は第３微分器213に入力される。
アキュムレータ205からの桁上げ出力信号231と微分／合
成され、信号225となる。信号225は第２微分器221に入
力され、この信号は第２アキュムレータ203からの第２
桁上げ出力信号233と合成される。それによって得られ
る信号227は第３微分器213に入力される。
第２図の図面は、直列再結合によるＮ分数合成の一般
的な説明のために用いられるが、この一般的な方法の具
体的な実施については第３図，第４図，第５図，第６
図，第７図および第８図において説明している。ラッチ
された出力信号またはデジタル遅延なしに示されている
第２図は、その実用性を大幅に制限している。
的な説明のために用いられるが、この一般的な方法の具
体的な実施については第３図，第４図，第５図，第６
図，第７図および第８図において説明している。ラッチ
された出力信号またはデジタル遅延なしに示されている
第２図は、その実用性を大幅に制限している。
第３図は、第２図に示す直列再結合によるＮ分数合成
の構成図である。この構成は、信号遅延およびラッチド
・アキュムレータを含む。本発明の重要な特徴は、ある
アキュムレータから次のアキュムレータに渡されるデー
タは１クロック・サイクル中にのみ現われることであ
る。データは１クロック・サイクル中に第１アキュムレ
ータから第３アキュムレータに進むことは絶対になく、
そのため１クロック・パルスにおいてすべてのアキュム
レータに「リプル」する問題を防いでいる。ラッチド・
アキュムレータは、回路101を同期させる。「リプル」
効果とは、この設計を実施するために用いられる回路の
設計に固有の遅延の蓄積である。リプル・アキュムレー
タは、固定クロック周波数および回路のデジタル遅延に
ついて、あるアキュムレータ回路において可能なアキュ
ムレータの数を制限する。同期されたシステムでは、各
機能は１クロック期間の固定された遅延を有する。同期
されたシステムは各機能においてデータをラッチし、そ
のためデータは各クロック期間において１機能分だけ遅
延される。このように、多くのアキュムレータからなる
システムは、たった一つのアキュムレータを有するシス
テムと同じ速度で動作する。
の構成図である。この構成は、信号遅延およびラッチド
・アキュムレータを含む。本発明の重要な特徴は、ある
アキュムレータから次のアキュムレータに渡されるデー
タは１クロック・サイクル中にのみ現われることであ
る。データは１クロック・サイクル中に第１アキュムレ
ータから第３アキュムレータに進むことは絶対になく、
そのため１クロック・パルスにおいてすべてのアキュム
レータに「リプル」する問題を防いでいる。ラッチド・
アキュムレータは、回路101を同期させる。「リプル」
効果とは、この設計を実施するために用いられる回路の
設計に固有の遅延の蓄積である。リプル・アキュムレー
タは、固定クロック周波数および回路のデジタル遅延に
ついて、あるアキュムレータ回路において可能なアキュ
ムレータの数を制限する。同期されたシステムでは、各
機能は１クロック期間の固定された遅延を有する。同期
されたシステムは各機能においてデータをラッチし、そ
のためデータは各クロック期間において１機能分だけ遅
延される。このように、多くのアキュムレータからなる
システムは、たった一つのアキュムレータを有するシス
テムと同じ速度で動作する。
第３図に示す回路では、全システム遅延は、内部デジ
タル遅延により、３クロック・サイクルと３つの加算器
309,311,313の累積遅延との和に等しい。３つの加算器3
09,311,313の累積遅延は第５図および第６図の構成では
存在しないが、これは加算器の間で固定遅延を加算して
いるためである。好適な実施例では、クロック信号は除
数回路111の出力信号125から発生されるか、あるいはク
ロック信号は基準発振器107の出力から発生できる。
タル遅延により、３クロック・サイクルと３つの加算器
309,311,313の累積遅延との和に等しい。３つの加算器3
09,311,313の累積遅延は第５図および第６図の構成では
存在しないが、これは加算器の間で固定遅延を加算して
いるためである。好適な実施例では、クロック信号は除
数回路111の出力信号125から発生されるか、あるいはク
ロック信号は基準発振器107の出力から発生できる。
好適な実施例では、システムがデジタル方式であるた
め、ラッチド・アキュムレータがこの構成で用いられる
ことに留意されたい。しかし、本発明に基づいて、アナ
ログ積分器を含むアナログ方式の同等なシステムも開発
できる。
め、ラッチド・アキュムレータがこの構成で用いられる
ことに留意されたい。しかし、本発明に基づいて、アナ
ログ積分器を含むアナログ方式の同等なシステムも開発
できる。
第１アキュムレータ301は、データ入力信号333のデジ
タル積分を実行する。出力信号335は、クロック信号の
第１発生時にラッチされる。第２アキュムレータ303
は、第１ラッチド・アキュムレータ301の内容のデジタ
ル積分を実行し、データ入力333の二重積分を実質的に
生成する。前記クロック信号の第２発生時に、第２アキ
ュムレータ303の出力はラッチされる。第３アキュムレ
ータ305は、第２アキュムレータ303のラッチ出力に対し
てその内容のデジタル積分を実行し、データ入力333の
三重積分を実質的に実行する。第４ラッチド・アキュム
レータ307は、第３アキュムレータ305のラッチド・アキ
ュムレータ出力の内容をデジタル積分し、入力信号333
の四重積分を実質的に生成する。
タル積分を実行する。出力信号335は、クロック信号の
第１発生時にラッチされる。第２アキュムレータ303
は、第１ラッチド・アキュムレータ301の内容のデジタ
ル積分を実行し、データ入力333の二重積分を実質的に
生成する。前記クロック信号の第２発生時に、第２アキ
ュムレータ303の出力はラッチされる。第３アキュムレ
ータ305は、第２アキュムレータ303のラッチ出力に対し
てその内容のデジタル積分を実行し、データ入力333の
三重積分を実質的に実行する。第４ラッチド・アキュム
レータ307は、第３アキュムレータ305のラッチド・アキ
ュムレータ出力の内容をデジタル積分し、入力信号333
の四重積分を実質的に生成する。
第１アキュムレータ301の桁上げ出力信号351は、VCO1
13の出力周波数（F0）が基準発振器107から出力された
信号の周波数に対して360度の位相誤差を有することを
表す。この誤りを訂正するため、データ出力信号229は
次のクロック期間において一つの整数だけ増加され、第
１アキュムレータ301の内容は自己の容量によって低減
される。この作用は位相比較器入力信号125の周波数か
ら１サイクル実質的に削除し、そのためVCO出力信号（F
O）119において360度位相訂正される。
13の出力周波数（F0）が基準発振器107から出力された
信号の周波数に対して360度の位相誤差を有することを
表す。この誤りを訂正するため、データ出力信号229は
次のクロック期間において一つの整数だけ増加され、第
１アキュムレータ301の内容は自己の容量によって低減
される。この作用は位相比較器入力信号125の周波数か
ら１サイクル実質的に削除し、そのためVCO出力信号（F
O）119において360度位相訂正される。
第２図の微分係数（derivative）209,211,213は、第
３図において、315,309などのデジタル遅延と加算器と
の組み合わせによって表される。微分係数は、信号の前
回の標本を保持し、これを信号の現在値から差し引くこ
とによってデジタル的に実施される。また、加算器309
は第３ラッチド・アキュムレータ347の桁上げ出力と、
第４ラッチド・アキュムレータの微分係数の出力とを合
成する働きをする。それによって得られる信号343は、
２つのその後の微分を介して送られる。
３図において、315,309などのデジタル遅延と加算器と
の組み合わせによって表される。微分係数は、信号の前
回の標本を保持し、これを信号の現在値から差し引くこ
とによってデジタル的に実施される。また、加算器309
は第３ラッチド・アキュムレータ347の桁上げ出力と、
第４ラッチド・アキュムレータの微分係数の出力とを合
成する働きをする。それによって得られる信号343は、
２つのその後の微分を介して送られる。
デジタル遅延により、再結合された桁上げ出力信号を
適正クロック・サイクルに同期させることができる。桁
上げ出力信号351は、加算器313に達する前に、３つのそ
の後のクロック・サイクルで遅延される。第２ラッチド
・アキュムレータ349の桁上げ出力信号は、加算器311に
達する前に２クロック・サイクル遅延される。第１ラッ
チド・アキュムレータ301から生じる１クロック・サイ
クル遅延を含めることにより、桁上げ出力信号は第３ク
ロック・サイクルにおいて加算器311に達する。第３ラ
ッチド・アキュムレータ347の桁上げ出力は、加算器309
に加えられる前に、その発生から１クロック・サイクル
遅延される。この１クロック・サイクルの遅延は、第１
および第２ラッチド・アキュムレータからの２つの遅延
の後に発生し、そのため第３クロック・サイクルで加算
器に達する。従って、可変除数信号229は３クロック・
サイクル遅延と、ラッチド・アキュムレータ307および
３つの加算器309,311,313の出力からのリプル効果とを
有する。この同期されたシステムにより、はるかに高速
なクロック速度で動作が可能になり、その後データ入力
信号333を用いて周期的シーケンスのより高速な変化が
可能になる。アキュムレータの桁上げ出力信号を直列に
再結合することにより、アキュムレータ回路で必要な微
分器の数が低減される。ただし、第４図に示す以外の別
の固定遅延をシステムに追加しても問題はないが、この
ような追加遅延はアキュムレータ・システムに対して何
ら利点はない。
適正クロック・サイクルに同期させることができる。桁
上げ出力信号351は、加算器313に達する前に、３つのそ
の後のクロック・サイクルで遅延される。第２ラッチド
・アキュムレータ349の桁上げ出力信号は、加算器311に
達する前に２クロック・サイクル遅延される。第１ラッ
チド・アキュムレータ301から生じる１クロック・サイ
クル遅延を含めることにより、桁上げ出力信号は第３ク
ロック・サイクルにおいて加算器311に達する。第３ラ
ッチド・アキュムレータ347の桁上げ出力は、加算器309
に加えられる前に、その発生から１クロック・サイクル
遅延される。この１クロック・サイクルの遅延は、第１
および第２ラッチド・アキュムレータからの２つの遅延
の後に発生し、そのため第３クロック・サイクルで加算
器に達する。従って、可変除数信号229は３クロック・
サイクル遅延と、ラッチド・アキュムレータ307および
３つの加算器309,311,313の出力からのリプル効果とを
有する。この同期されたシステムにより、はるかに高速
なクロック速度で動作が可能になり、その後データ入力
信号333を用いて周期的シーケンスのより高速な変化が
可能になる。アキュムレータの桁上げ出力信号を直列に
再結合することにより、アキュムレータ回路で必要な微
分器の数が低減される。ただし、第４図に示す以外の別
の固定遅延をシステムに追加しても問題はないが、この
ような追加遅延はアキュムレータ・システムに対して何
ら利点はない。
第４図は、ラッチド・アキュムレータおよび直列再結
合を有するＮ分数合成のブロック図である。合成器アキ
ュムレータ回路のこの構成は、追加された遅延423,429,
437を除き第３図のそれと同様であり、これらの追加遅
延は第１の３つのラッチド・アキュムレータの桁上げ出
力信号455,457,459に接続されている。これらの追加遅
延素子は、入力データに対して全通過応答（all pass
response）を獲得し、かつ残留雑音補正項（residual
noise correction term）を得るために、低次（low
order）アキュムレータに追加される。残留雑音項は、
デジタル形式で容易に復元して、D/A変換し、ループ・
フィルタに印加することができる。残留雑音補正回路の
一例を第７図に示す。
合を有するＮ分数合成のブロック図である。合成器アキ
ュムレータ回路のこの構成は、追加された遅延423,429,
437を除き第３図のそれと同様であり、これらの追加遅
延は第１の３つのラッチド・アキュムレータの桁上げ出
力信号455,457,459に接続されている。これらの追加遅
延素子は、入力データに対して全通過応答（all pass
response）を獲得し、かつ残留雑音補正項（residual
noise correction term）を得るために、低次（low
order）アキュムレータに追加される。残留雑音項は、
デジタル形式で容易に復元して、D/A変換し、ループ・
フィルタに印加することができる。残留雑音補正回路の
一例を第７図に示す。
第７図は、第４図に示すような４アキュムレータ・シ
ステムのブロック図であり、最高次のラッチド・アキュ
ムレータ407および次の最高次のラッチド・アキュムレ
ータ405の内容は、ループ・フィルタ711において残留雑
音項の除算に用いらる。ラッチド・アキュムレータ405
の内容は遅延素子725によって一回遅延され、従来の加
算機能723において次の高次のラッチド・アキュムレー
タ407の内容から減ぜられる。その結果、加算器723の出
力においてZ-1Q4に等しい項が得られる。ただし、Q4は
量子化雑音項である。遅延素子721および加算器719は、
デジタル微分回路を形成する。加算器719の出力は、−Z
-1（１−Z-1）Q4である。遅延素子717および加算器715
は、第２デジタル微分回路を形成する。加算器715の出
力は、−Z-1（１−Z-1）2Q4である。次に、従来のデジ
タル／アナログ変換器713はこの出力信号735をアナログ
形式に変換し、振幅を逓減（scale）する。アナログ出
力信号733は、コンデンサ729を介してループ・フィルタ
に入力される。コンデンサ729はアナログ微分回路とし
て用いられ、D/A変換器713の電圧出力をループ・フィル
タ711に印加するために適した電流に変換し、このルー
プ・フィルタ711では、位相比較器の駆動は電流源であ
る。（コンデンサに流れる電流は、電圧の時間微分係数
（time derivative）である。）データ出力信号453に
比べ、補正項733は追加遅延を有する。この遅延は、可
変分周器703に対するデータ出力経路に対して遅延707を
追加することによって補正される。従って、可変分周器
703の入力におけるデータ・シーケンスは次式のように
なる： DO＝z-5DI＋z-1（１−z-1）4Q4 ただし、 DOはデータ出力（Data Out）信号、 DIはデータ入力（Data In）信号、 z-xはｚ変換域（ｚ−transform domain）におけるｘ
クロック期間遅延を表す。
ステムのブロック図であり、最高次のラッチド・アキュ
ムレータ407および次の最高次のラッチド・アキュムレ
ータ405の内容は、ループ・フィルタ711において残留雑
音項の除算に用いらる。ラッチド・アキュムレータ405
の内容は遅延素子725によって一回遅延され、従来の加
算機能723において次の高次のラッチド・アキュムレー
タ407の内容から減ぜられる。その結果、加算器723の出
力においてZ-1Q4に等しい項が得られる。ただし、Q4は
量子化雑音項である。遅延素子721および加算器719は、
デジタル微分回路を形成する。加算器719の出力は、−Z
-1（１−Z-1）Q4である。遅延素子717および加算器715
は、第２デジタル微分回路を形成する。加算器715の出
力は、−Z-1（１−Z-1）2Q4である。次に、従来のデジ
タル／アナログ変換器713はこの出力信号735をアナログ
形式に変換し、振幅を逓減（scale）する。アナログ出
力信号733は、コンデンサ729を介してループ・フィルタ
に入力される。コンデンサ729はアナログ微分回路とし
て用いられ、D/A変換器713の電圧出力をループ・フィル
タ711に印加するために適した電流に変換し、このルー
プ・フィルタ711では、位相比較器の駆動は電流源であ
る。（コンデンサに流れる電流は、電圧の時間微分係数
（time derivative）である。）データ出力信号453に
比べ、補正項733は追加遅延を有する。この遅延は、可
変分周器703に対するデータ出力経路に対して遅延707を
追加することによって補正される。従って、可変分周器
703の入力におけるデータ・シーケンスは次式のように
なる： DO＝z-5DI＋z-1（１−z-1）4Q4 ただし、 DOはデータ出力（Data Out）信号、 DIはデータ入力（Data In）信号、 z-xはｚ変換域（ｚ−transform domain）におけるｘ
クロック期間遅延を表す。
位相検波器705は位相を比較するが周波数を比較しな
いので、信号は位相検波器705を通過するごとに実質的
に積分される。従って、位相検波出力の位相項はＺ変換
域において次式のように表すことができる： Φcorr＝Ｋφ｛DIz-5/（１−z-1）＋Q4z-1（１−
z-1）３｝ ただし、Ｋφは位相検波変換利得である。D/A変換器7
13とコンデンサ729によって発生される位相補正項は、
Ｚ変換域において次式のように表すことができる： Φcorr＝ＡD/ACQ4z-1（１−z-1）３ ただし、ＡD/AはD/A変換器利得であり、Ｃはコンデン
サ729の容量である。位相検波器利得をD/A変換器利得で
除した値に等しくなるようにコンデンサ729の値を選ぶ
と、残留雑音項のキャンセレーションが行なわれる。デ
ータ出力シーケンス雑音項が第４アキュムレータ407に
のみ依存するように、追加遅延素子423,429,437は最初
の３つのアキュムレータ401,403,405からの桁上げ出力
信号に追加される。これにより、ループ・フィルタ入力
において誤り訂正を行なうD/A変換器で用いるために雑
音シーケンスを容易に復元できる。これらの遅延素子が
ない場合、出力雑音項はすべてのアキュムレータからの
因子を伴うことになる。この種の出力から補正波形を導
出することは困難である。
いので、信号は位相検波器705を通過するごとに実質的
に積分される。従って、位相検波出力の位相項はＺ変換
域において次式のように表すことができる： Φcorr＝Ｋφ｛DIz-5/（１−z-1）＋Q4z-1（１−
z-1）３｝ ただし、Ｋφは位相検波変換利得である。D/A変換器7
13とコンデンサ729によって発生される位相補正項は、
Ｚ変換域において次式のように表すことができる： Φcorr＝ＡD/ACQ4z-1（１−z-1）３ ただし、ＡD/AはD/A変換器利得であり、Ｃはコンデン
サ729の容量である。位相検波器利得をD/A変換器利得で
除した値に等しくなるようにコンデンサ729の値を選ぶ
と、残留雑音項のキャンセレーションが行なわれる。デ
ータ出力シーケンス雑音項が第４アキュムレータ407に
のみ依存するように、追加遅延素子423,429,437は最初
の３つのアキュムレータ401,403,405からの桁上げ出力
信号に追加される。これにより、ループ・フィルタ入力
において誤り訂正を行なうD/A変換器で用いるために雑
音シーケンスを容易に復元できる。これらの遅延素子が
ない場合、出力雑音項はすべてのアキュムレータからの
因子を伴うことになる。この種の出力から補正波形を導
出することは困難である。
コンデンサ729は他の形式の微分係数に置換できるこ
とに留意されたい。例えば、追加デジタル遅延および加
算器は、デジタル遅延717および加算器715のようなD/A
変換器の前に置かれる。残留雑音をキャンセルするた
め、D/A変換器の利得は位相検波器705の利得に等しくな
ければならない。
とに留意されたい。例えば、追加デジタル遅延および加
算器は、デジタル遅延717および加算器715のようなD/A
変換器の前に置かれる。残留雑音をキャンセルするた
め、D/A変換器の利得は位相検波器705の利得に等しくな
ければならない。
第５図は、第４図に示す補正合成アキュムレータ回路
の別の実施例である。ここで、追加遅延523,521が加算
器509,511の出力においてそれぞれ追加される。これら
の追加遅延の目的は、加算器列内でデジタル遅延によっ
て生じる「リプル」効果を除去することである。前述の
ように、第４ラッチド・アキュムレータ507の出力は加
算器509に入力され、デジタル遅延523,521がなければ、
可変除数信号557にリプル効果が生じる。これらの遅延
を追加することにより、このリプル効果が除去される。
第５クロック・サイクル中に、データは加算器509から
加算器511に遷移する。第６クロック・サイクル中に、
データは加算器511から加算器513に遷移する。そのた
め、各クロック・サイクルにおいて一つのデジタル・遅
延しか発生しない。この修正により、より高速なクロッ
ク・サイクルが可能になる。
の別の実施例である。ここで、追加遅延523,521が加算
器509,511の出力においてそれぞれ追加される。これら
の追加遅延の目的は、加算器列内でデジタル遅延によっ
て生じる「リプル」効果を除去することである。前述の
ように、第４ラッチド・アキュムレータ507の出力は加
算器509に入力され、デジタル遅延523,521がなければ、
可変除数信号557にリプル効果が生じる。これらの遅延
を追加することにより、このリプル効果が除去される。
第５クロック・サイクル中に、データは加算器509から
加算器511に遷移する。第６クロック・サイクル中に、
データは加算器511から加算器513に遷移する。そのた
め、各クロック・サイクルにおいて一つのデジタル・遅
延しか発生しない。この修正により、より高速なクロッ
ク・サイクルが可能になる。
第６図は、加算器の間に追加遅延を含むが、第１の３
つのラッチド・アキュムレータの出力において最小限の
遅延しか含まない別の実施例である。第６図に示す実施
例は第３図の実施例と同様であるが、同期直列再結合が
追加されている。
つのラッチド・アキュムレータの出力において最小限の
遅延しか含まない別の実施例である。第６図に示す実施
例は第３図の実施例と同様であるが、同期直列再結合が
追加されている。
好適な実施例では、Ｎ分数合成器の多重アキュムレー
タ・デジタル回路に変調情報が印加される。変調情報
は、データ入力439に結合される24ビット数値の16最下
位ビットである。本発明を利用するトランシーバはGSM
汎ヨーロッパ・デジタル無線電話システムで実質的に用
いられるため、高速周波数変化，変調および低スプリア
スおよび雑音レベルは、Ｎ分数合成器によって実現され
る。変調の場合、Ｎ分数合成器はルックアップ・テーブ
ルを用いて、送信すべきデータ列をＮ分数合成器の周波
数オフセットに変換する。合成器のループ分周は、入力
データ列に基づいて調整され、GMSK変調信号に必要な瞬
時周波数オフセットに追従する。これはオフセット周波
数でも、直接に主周波数でもよい。
タ・デジタル回路に変調情報が印加される。変調情報
は、データ入力439に結合される24ビット数値の16最下
位ビットである。本発明を利用するトランシーバはGSM
汎ヨーロッパ・デジタル無線電話システムで実質的に用
いられるため、高速周波数変化，変調および低スプリア
スおよび雑音レベルは、Ｎ分数合成器によって実現され
る。変調の場合、Ｎ分数合成器はルックアップ・テーブ
ルを用いて、送信すべきデータ列をＮ分数合成器の周波
数オフセットに変換する。合成器のループ分周は、入力
データ列に基づいて調整され、GMSK変調信号に必要な瞬
時周波数オフセットに追従する。これはオフセット周波
数でも、直接に主周波数でもよい。
ラッチド・アキュムレータＮ分数合成器構成は、大型
アキュムレータに対して動作され、スプリアス信号を除
去し、D/A変換を行なって離散的なスプリアス信号を低
減し、そしてPLLに対して直接デジタル変調を与える。G
SMシステムでは、データ・レートは270.8333kbであり、
BTの積は0.3である。ただし、Ｔはビット期間で、1/27
0.8333kHzに等しく、Ｂはベースバンド・データを整形
ために用いられるガウス・フィルタのベースバンド帯域
である。これにより、約81kHzのベースバンド帯域が得
られ、これは変調としてPLLに低ひずみで通過させなけ
ればならない。
アキュムレータに対して動作され、スプリアス信号を除
去し、D/A変換を行なって離散的なスプリアス信号を低
減し、そしてPLLに対して直接デジタル変調を与える。G
SMシステムでは、データ・レートは270.8333kbであり、
BTの積は0.3である。ただし、Ｔはビット期間で、1/27
0.8333kHzに等しく、Ｂはベースバンド・データを整形
ために用いられるガウス・フィルタのベースバンド帯域
である。これにより、約81kHzのベースバンド帯域が得
られ、これは変調としてPLLに低ひずみで通過させなけ
ればならない。
GMSK信号の実際の周波数オフセット成分は、10Hzから
約70kHzである。GMSシステムの好適な実施例では10Hz以
下のステップを合成する必要があるので、この範囲はア
キュムレータの長さを決定する。26MHzの基準周波数
は、少なくとも22ビットのアキュムレータを必要とする
ので、市販の部品を利用するため、24ビットが選ばれて
いる。明らかに、変調による所望の瞬時周波数オフセッ
トは、ループ・フィルタのカットオフよりも十分に低
い。従って、周波数合成器ループは、変調による基本周
波数チャンネル化（channelization）スプリアス信号を
減衰しない。しかし、多重アキュムレータ・システムで
は、この問題は克服される。
約70kHzである。GMSシステムの好適な実施例では10Hz以
下のステップを合成する必要があるので、この範囲はア
キュムレータの長さを決定する。26MHzの基準周波数
は、少なくとも22ビットのアキュムレータを必要とする
ので、市販の部品を利用するため、24ビットが選ばれて
いる。明らかに、変調による所望の瞬時周波数オフセッ
トは、ループ・フィルタのカットオフよりも十分に低
い。従って、周波数合成器ループは、変調による基本周
波数チャンネル化（channelization）スプリアス信号を
減衰しない。しかし、多重アキュムレータ・システムで
は、この問題は克服される。
従来、システムの全体的な伝達関数は次式のように定
義された： DO＝z-5DI＋z-1（１−z-1）4Q4 上式は、ｅｊπｖ＝ｚと置換することにより、周波数
域に戻すことができる。その結果、DOについて次式が得
られる。（ただし、これは項ごとの大きさ（magnitud
e）の式であることに留意されたい。） DO＝DI＋（２−2cosπｖ）2Q4 上式では、ｖは折り返し周波数（folding frequenc
y）に対して正規化された周波数である。折り返し周波
数は、アキュムレータ・クロックが動作するレートの1/
2に等しい。
義された： DO＝z-5DI＋z-1（１−z-1）4Q4 上式は、ｅｊπｖ＝ｚと置換することにより、周波数
域に戻すことができる。その結果、DOについて次式が得
られる。（ただし、これは項ごとの大きさ（magnitud
e）の式であることに留意されたい。） DO＝DI＋（２−2cosπｖ）2Q4 上式では、ｖは折り返し周波数（folding frequenc
y）に対して正規化された周波数である。折り返し周波
数は、アキュムレータ・クロックが動作するレートの1/
2に等しい。
第11図に示す周波数対減衰の曲線は、この式の各項の
出力を示す。DIはDOに対してひずみなしに送られ、各量
子化雑音項（Ｑ）は高域通過濾波されることに留意され
たい。
出力を示す。DIはDOに対してひずみなしに送られ、各量
子化雑音項（Ｑ）は高域通過濾波されることに留意され
たい。
すべてのスプリアス出力が極めて低い周波数に移動さ
れるように、細分化（fractionalization）を増加する
ことが可能であり、そうすることが好ましい。多くのア
キュムレータを高速クロック・レートで用いることの相
乗効果により、分数処理の量子化雑音が大幅に減衰され
る。従って、大きな分母はスプリアス雑音の周波数を実
質的に低減し、これらのスプリアス信号は多重アキュム
レータ構造によって形成されるデジタル高域通過フィル
タの3db折点（corner）以下になる。多くのアキュムレ
ータを用いることにより、高域通過フィルタ動作の勾配
（slope）が増加し、動作レートを増加することによ
り、高域通過フィルタの折点周波数を向上される。
れるように、細分化（fractionalization）を増加する
ことが可能であり、そうすることが好ましい。多くのア
キュムレータを高速クロック・レートで用いることの相
乗効果により、分数処理の量子化雑音が大幅に減衰され
る。従って、大きな分母はスプリアス雑音の周波数を実
質的に低減し、これらのスプリアス信号は多重アキュム
レータ構造によって形成されるデジタル高域通過フィル
タの3db折点（corner）以下になる。多くのアキュムレ
ータを用いることにより、高域通過フィルタ動作の勾配
（slope）が増加し、動作レートを増加することによ
り、高域通過フィルタの折点周波数を向上される。
一般に、アキュムレータ回路101は時変分周率Ｎを発
生する。Ｎ次のＮ分数システムの場合、アキュムレータ
はラッチされ、その結果、同期システムが得られ、同シ
ステムではデータは１クロック・サイクルにおいて２つ
以上のアキュムレータでリプルする必要がない。単一遅
延システムでは、可変ループ分周器に対する第１の最低
次のアキュムレータ出力はＮ−１クロック単位で遅延さ
れ、次の最低レベルのアキュムレータまたは第２アキュ
ムレータはＮ−２で遅延され、そして最後から２番目の
アキュムレータは１クロック単位で遅延され、最後の最
高レベルのアキュムレータは遅延されない。二重遅延シ
ステムでは、最後の最高レベルのアキュムレータを除く
すべてのアキュムレータに対して一つの追加遅延ユニッ
トが追加される。
生する。Ｎ次のＮ分数システムの場合、アキュムレータ
はラッチされ、その結果、同期システムが得られ、同シ
ステムではデータは１クロック・サイクルにおいて２つ
以上のアキュムレータでリプルする必要がない。単一遅
延システムでは、可変ループ分周器に対する第１の最低
次のアキュムレータ出力はＮ−１クロック単位で遅延さ
れ、次の最低レベルのアキュムレータまたは第２アキュ
ムレータはＮ−２で遅延され、そして最後から２番目の
アキュムレータは１クロック単位で遅延され、最後の最
高レベルのアキュムレータは遅延されない。二重遅延シ
ステムでは、最後の最高レベルのアキュムレータを除く
すべてのアキュムレータに対して一つの追加遅延ユニッ
トが追加される。
このシステムの同期の性質のため、さらに高い周波数
で動作することができ、そのためPLL帯域幅をより大き
くすることが可能である。これは、分数分周器でより高
速な同期時間と広帯域デジタル変調を可能にし、しかも
優れた予測可能なスプリアス性能を維持することができ
る。残りの誤差のデジタル表示は、デジタル／アナログ
変換方式で用いるのに適した形式で得られる。この変換
のアナログ出力は、残留雑音をキャンセルするため位相
検波器に印加される。
で動作することができ、そのためPLL帯域幅をより大き
くすることが可能である。これは、分数分周器でより高
速な同期時間と広帯域デジタル変調を可能にし、しかも
優れた予測可能なスプリアス性能を維持することができ
る。残りの誤差のデジタル表示は、デジタル／アナログ
変換方式で用いるのに適した形式で得られる。この変換
のアナログ出力は、残留雑音をキャンセルするため位相
検波器に印加される。
ラッチド・アキュムレータ回路101内で直列再結合す
ることにより、DC位相補正をデータ出力信号に直接適用
することが可能になる。さらに、直列再結合は、パスカ
ル三角システム（Pascal triangle system）などに比
べて、再結合に必要な素子の数を低減する。
ることにより、DC位相補正をデータ出力信号に直接適用
することが可能になる。さらに、直列再結合は、パスカ
ル三角システム（Pascal triangle system）などに比
べて、再結合に必要な素子の数を低減する。
第８図は、第３図に示すＮ分数アキュムレータ回路の
構成の図である。図の回路の構成は、説明を簡単にする
ために用いられる。例えば、アキュムレータ回路849は
アキュムレータ833,ラッチ841,デジタル遅延825,827,コ
ンバイナ809および微分器813を含む。これらは第３図の
ブロック図に移すことができる。Ｎ次アキュムレータ回
路を構築するため、追加アキュムレータ回路を各アキュ
ムレータ回路849以外にも追加することができる。第１
アキュムレータ831と加算器807との間の最小遅延システ
ムにおける遅延の数はＮ−１に等しく、第１第２アキュ
ムレータ回路はＮ−２を有し、第３アキュムレータ回路
はＮ−３を有し、そして最終的には第８図に示すように
遅延はなくなる。二重遅延システムでは、各アキュムレ
ータ回路は、最後のアキュムレータすなわち最高次アキ
ュムレータ回路を除いて一つの追加遅延を有する。
構成の図である。図の回路の構成は、説明を簡単にする
ために用いられる。例えば、アキュムレータ回路849は
アキュムレータ833,ラッチ841,デジタル遅延825,827,コ
ンバイナ809および微分器813を含む。これらは第３図の
ブロック図に移すことができる。Ｎ次アキュムレータ回
路を構築するため、追加アキュムレータ回路を各アキュ
ムレータ回路849以外にも追加することができる。第１
アキュムレータ831と加算器807との間の最小遅延システ
ムにおける遅延の数はＮ−１に等しく、第１第２アキュ
ムレータ回路はＮ−２を有し、第３アキュムレータ回路
はＮ−３を有し、そして最終的には第８図に示すように
遅延はなくなる。二重遅延システムでは、各アキュムレ
ータ回路は、最後のアキュムレータすなわち最高次アキ
ュムレータ回路を除いて一つの追加遅延を有する。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 米国特許5070310（ＵＳ，Ａ) 米国特許4609881（ＵＳ，Ａ) 米国特許4816774（ＵＳ，Ａ) 米国特許5038117（ＵＳ，Ａ) 米国特許5093632（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/23 H03C 3/00 - 7/04
Claims (9)
- 【請求項１】直列に再結合された複数のラッチド・アキ
ュムレータ回路を含み、可変除数を形成するために用い
られるデジタル数値を受け取る可変周波数合成器であっ
て、可変周波数発振器出力信号の周波数は、分周器にお
いて出力信号周波数を前記可変除数で除して中間信号を
生成し、この中間信号の位相を基準信号と比較し、そし
てその間の位相差を表す第１誤差信号を発生することに
よって制御され、この第１誤差信号は前記可変周波数発
振器の制御入力に結合される可変周波数合成器は： 第１ラッチ出力信号と、前記デジタル数値の積分である
第１桁上げ出力信号とを発生する手段（403）； 第２ラッチ出力信号と、前記第１ラッチ出力信号の積分
である第２桁上げ出力信号とを発生する手段（405）； 第３ラッチ出力信号と、前記第２ラッチ出力信号の積分
である第３桁上げ出力信号とを発生する手段（407）； 第５出力信号を発生する手段であって： 前記第３桁上げ出力信号を微分して、第４信号を生成す
る手段（415）と； 前記第４信号と前記第２桁上げ出力信号とを合成して、
第５出力信号（449）を生成する手段と： からなる第５出力信号を発生する手段； 前記可変除数信号を発生する手段であって： 前記第５出力信号を微分して、第６信号を生成する手段
（417）と； 前記第６信号と前記第１桁上げ出力信号とを合成して、
前記可変除数信号を（453）を生成する手段（411）と、 からなる前記可変除数信号を発生する手段；および 前記可変除数信号（453）を前記分周器（703）に結合す
る手段（707）； によって構成されることを特徴とする可変周波数合成
器。 - 【請求項２】前記可変除数信号を発生する前記手段は、
第１所定の期間425,427,429）において前記第１桁上げ
出力信号を遅延することをさらに含んで構成され、かつ
前記第５出力信号を発生する前記手段は、第２所定の期
間（421,423）において前記第２桁上げ出力信号を遅延
することをさらに含んで構成されることを特徴とする請
求項１記載の可変周波数合成器。 - 【請求項３】ラッチ出力信号と、入力信号（401）の積
分である桁上げ出力信号とを発生する少なくとも一つの
追加手段と、出力信号の微分係数とラッチ出力信号との
合成である出力信号（413）を発生する手段とをさらに
含んで構成されることを特徴とする請求項１記載の可変
周波数合成器。 - 【請求項４】前記可変周波数合成器の残留誤差を低減す
る手段をさらに含んで構成されることを特徴とする請求
項１記載の可変周波数合成器。 - 【請求項５】低減する前記手段は： 前記第３ラッチ出力信号と前記第２ラッチ出力信号とを
合成し、残留誤差補正信号（723）を生成する手段；お
よび 前記残留誤差補正信号をループ・フィルタに結合する手
段（729）； からなることを特徴とする請求項４記載の可変周波数合
成器。 - 【請求項６】前記第５出力信号を発生する前記手段は、
第４所定の期間において前記第５出力信号と前記第１桁
上げ出力信号とを遅延することをさらに含んで構成され
ることを特徴とする請求項１記載の可変周波数合成器。 - 【請求項７】前記デジタル数値（439）は、情報信号に
応答して時間的に変化され、所望の連続的なエンベロー
プ変調方式を形成することを特徴とする請求項１記載の
可変周波数合成器。 - 【請求項８】可変周波数合成器における信号周波数合成
方法であって、前記可変周波数合成器は直列に再結合さ
れた複数のラッチド・アキュムレータ回路を含み、可変
除数を生成するために用いられるデジタル数値を受け取
り、制御可能な発振器の出力信号周波数は、分周器にお
いて前記出力信号周波数を前記可変除数で除して中間信
号を生成し、この中間信号の位相を基準信号と比較し、
そしてその間の位相差を表す第１誤差信号を発生するこ
とによって制御され、前記第１誤差信号は前記制御可能
発振器の制御入力に結合される方法は： 第１ラッチ出力信号（441）と、前記デジタル数値（43
9）の積分である第１桁上げ出力信号（459）とを発生す
る段階； 第２ラッチ出力信号（443）と、前記第１ラッチ出力信
号（441）の積分である第２桁上げ出力信号（457）とを
発生する段階； 第３ラッチ出力信号（445）と、前記第２ラッチ出力信
号の積分である第３桁上げ出力信号（455）とを発生す
る段階； 第５出力信号（451）を発生する段階であって： 前記第３桁上げ出力信号を微分して、第４信号を生成す
る段階と； 前記第４信号と前記第２桁上げ出力信号とを合成して、
第５出力信号（451）を生成する段階と； からなる第５出力信号（451）を発生する段階； 前記可変除数信号（453）を発生する段階であって： 前記第５出力信号を微分して、第６信号を生成する段階
と； 前記第６信号と前記第１桁上げ出力信号とを合成して、
前記可変除数信号（453）を生成する段階と； からなる前記可変除数信号（453）を発生する段階； および 前記可変除数信号（453）を前記分周器（703）に結合す
る段階； によって構成されることを特徴とする方法。 - 【請求項９】無線受信機（905），無線送信機（907）お
よびコントローラ（909）を含む無線電話装置（901）で
あって： 前記無線受信機（905）の局部発振信号と、前記送信機
（907）の送信信号とを発生する手段であって： 基準信号の周波数の有理倍数である選択可能な出力周波
数を有する出力信号を発生する可変周波数発振器（70
1）； クロック信号（709）を発生する手段； 前記可変周波数発振器の出力に結合された第１入力と、
可変除数制御信号に結合された第２入力とを有する分周
手段（703）であって、前記可変周波数出力信号の周波
数を前記可変除数制御信号の値で除した値に等しい周波
数を有する中間信号を発生する分周手段（703）； 前記中間信号の位相を基準信号の位相と比較して、その
位相差を表す誤差信号を発生する位相比較手段（705）
であって、該位相比較手段の入力は前記分周手段の出力
に結合され、前記誤差信号は前記可変周波数発振器の制
御入力に結合される位相比較手段（705）； 分数除数値を表す第２制御信号に応答して第１変調信号
を発生し、前記分周手段が所定の平均有理除数値を有す
るように、前記可変除数信号を周期的に一時的に変更す
る第１手段であって： 前記制御信号を積分して、第１出力信号と第１桁上げ信
号とを生成する手段（831）と、 前記クロック信号の第１発生時に前記第１出力信号をラ
ッチする手段（839）と、 前記クロック信号の第３発生まで、前記第１桁上げ出力
信号を遅延する手段（819,321,823）と、 からなる第１手段； 第１ラッチ出力信号に応答して第２変調信号を発生し、
前記可変除数値の値を変更する第２手段（849）であっ
て： 前記第１ラッチ出力信号を積分して、第２出力信号と第
２桁上げ出力信号とを生成する手段（833）と、 前記クロック信号の第２発生時に前記第２出力信号をラ
ッチする手段（841）と、 前記クロック信号の第３発生まで、前記第２桁上げ出力
信号を遅延する手段（827,825）と からなる第２手段（849）； 前記第２ラッチ出力信号に応答して第３変調信号を発生
し、前記可変除数値の値を変更する第３手段であって： 前記第２ラッチ出力信号を積分して、第３出力信号と第
３桁上げ出力信号とを生成する手段（835）と、 前記クロック信号の第３発生時に、前記第３出力信号を
ラッチする手段（843）と、 前記第３桁上げ出力信号を微分して、生成信号と前記遅
延された第２桁上げ出力信号とを合成して、第４出力信
号を生成する手段（815）と、 前記第４出力信号を微分して、生成信号と前記遅延され
た第１桁上げ出力信号とを合成して、前記分周手段の前
記入力に結合される前記可変除数制御信号を生成する手
段（813）と、 からなる第３手段；および 前記無線電話コントローラ（909）内で、前記局部発振
器信号（903）を発生する前記手段の第１入力に結合さ
れる前記第２制御信号を発生する手段； によって構成されることを特徴とする無線電話装置（90
1）。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US836.681 | 1992-02-18 | ||
| US07/836,681 US5166642A (en) | 1992-02-18 | 1992-02-18 | Multiple accumulator fractional N synthesis with series recombination |
| PCT/US1992/011173 WO1993016523A1 (en) | 1992-02-18 | 1992-12-23 | Multiple accumulator fractional n synthesis with series recombination |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06507057A JPH06507057A (ja) | 1994-08-04 |
| JP3109100B2 true JP3109100B2 (ja) | 2000-11-13 |
Family
ID=25272485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05514046A Expired - Lifetime JP3109100B2 (ja) | 1992-02-18 | 1992-12-23 | 直列再結合による多重アキュムレータのｎ分数合成 |
Country Status (14)
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| US (1) | US5166642A (ja) |
| JP (1) | JP3109100B2 (ja) |
| KR (1) | KR970004439B1 (ja) |
| CN (1) | CN1026745C (ja) |
| BR (1) | BR9205908A (ja) |
| CA (1) | CA2107771C (ja) |
| DE (1) | DE4294754C1 (ja) |
| FR (1) | FR2687522A1 (ja) |
| GB (1) | GB2273008B (ja) |
| IT (1) | IT1261765B (ja) |
| MX (1) | MX9300877A (ja) |
| RU (1) | RU2153223C2 (ja) |
| SE (1) | SE515879C2 (ja) |
| WO (1) | WO1993016523A1 (ja) |
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