ITRM930074A1 - Sintetizzatore di frequenza n-frazionale ad accumulatori multipli con ricombinazione in serie. - Google Patents
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Description
"Sintetizzatore di frequenza N-frazionale ad accumulatori multipli con ricombinazione in serie".-
Campo dell'Invenzione
La presente invenzione si riferisce in generale ai sintetizzatori di frequenza e, pi? particolarmente, ad un sintetizzatore di frequenza N-frazio nale che utilizza una molteplicit? di accumulatori in una configurazione concatenata (latched) con ricombinazione in serie. La configurazione concatenata opera sincronicamente e permette al sistema di o perare a frequenze superiori in confronto con un sisterna ad ondulazione semplice, riducendo cos? i segnali spuri .
Precedenti dell'invenzione La sintesi della frequenza mediante anello sincronizzato in fase ( PLL ) ? una tecnica ben nota per generare uno di molti segnali associati da un o scillatore controllato dalla tensione (VCO). In un anello PLL ad anello singolo, il segnale di uscita dall'oscillatore VCO viene applicato ad un circuito di divisione di frequenza programmabile. Il circuito di divisione di frequenza programmabile divide per un numero intero scelto, fornendo un segnale di viso in frequenza ad un rivelatore di fase. Il rivelatore di fase confronta il segnale diviso in fre quenza con un segnale di riferimento fornito da un altro oscillatore a frequenza fissa. Una qualsiasi differenza di fase fra il segnale diviso in frequenza ed il segnale di riferimento viene emessa in uscita dal rivelatore di fase, applicata attraverso un filtro ad anello e quindi applicata all'oscillatore VCO. Il segnale di differenza di fase provoca il fat to che il segnale di uscita dall'oscillatore VCO pre senti una variazione di frequenza, cos? che l'errore di fase fra il segnale diviso in frequenza ed il segnale di riferimento viene ridotto al minimo. Poi ch? il circuito di divisione programmabile divide soltanto per numeri interi, la dimensione dello scatto di frequenza di uscita ? vincolata ad essere uguale alla frequenza del segnale di riferimento. Con un circuito PLL ad anello singolo, un compromesso strutturale deve essere cercato fra le esigenze contrastanti di tempo di sincronizzazione di anello, di mensione del gradino, prestazioni sotto l'aspetto del rumore e generazione di segnali spuri.
Allo scopo di superare le limitazioni di un circuito PLL ad anello singolo, sono stati sviluppa ti dei circuiti di divisione di frequenza programmabili capaci di dividere per numeri non interi. Le di mensioni degli scatti o dei gradini della frequenza di uscita che sono frazioni della frequenza del segnale di riferimento sono cos? ottenute mentre nel-10 stesso tempo si mantiene una elevata frequenza di riferimento ed una grande larghezza di banda dell'a nello. Una discussione della sintesi N-frazionale pu? essere trovata nel brevetto statunitense numero 4.816.774. Come ivi descritto, due accumulatori vengono impiegati per simulare il comportamento della sintesi frazionale. La simulazione commuta fra diversi valori interi dei divisori, senza relativi se gnali spuri generati da tale commutazione. La tecnica basata sui due accumulatori agisce nel senso di ridurre gli indesiderati segnali spuri mediante cancellazione e reiezione con filtro ad anello.
La frequenza del segnale di riferimento per il sintetizzatore di frequenza N-frazionale, pertan to, ? determinata dalla dimensione del gradino della frequenza di uscita dell'oscilatore VCO moltipl cata per il denominatore del divisore del circuito di divisione programmabile. La sintensi N-frazionale consente l'impiego di una frequenza di riferimento che ? molto superiore al distanziamento effettivo dei canali e consente ai progettisti di impiegare delle pi? ampie larghezze di banda, grazie alla riduzione delle uscite spurie a bassa frequenza. Pi? ampie larghezze di banda consentono rapidi tempi di sincronizzazione e la possibilit? di una modulazione ad ampia banda applicata all'ingresso di riferimento oppure allo schema di divisione frazionale .
Sfortunatamente, il sistema non ? perfetto e genera certi segnali spuri di uscita ad una frequnza uguale al distanziamento dei canali. La desidera ta purezza dei segnali di uscita ? migliore in confronto con quella di un sistema non frazionale, per?, per se stessa, pu? ancora essere insufficiente per alcuni sistemi di elevata qualit?.
Allo scopo di ridurre al minimo gli effetti di questa uscita spuria, sono stati sviluppati dei sistemi di sintesi N-frazionali ad accumulatori mul tipli. Questi sistemi distribuiscono il segnale di uscita alle frequenze alle quali la filtrazione ? e conomica e semplice. Mediante uso di questi sistemi con pi? di due accumulatori, questo vantaggio pu? es sere incrementato in modo molto notevole.
Alcuni dei presenti sistemi di accumulatori multipli richiedono che gli accumulatori effettuino una "ondulazione" o nipple dei dati Specificamente, ad ogni impulso di clock i dati debbono agire sulla intera rete digitale. Ci? si traduce in un limite di funzionamento a frequenza superiore relativamente basso per un sistema basato su accumulatori multipli a causa dei ritardi di propagazione nella circuiteria digitale usata per formare il sistema. Infine, alcuni attuali sistemi di accumulatori multipli mantengono ancora un termine di rumore residuo che pu? provocare segnali di rumore spuri. Questi segnali di rumore spuri debbono essere ridotti se si vuole ottenere un appropriato funzionamento di molti sistemi.
Sommario dell'Invenzione
La presente invenzione si riferisce ad un sintetizzatore a frequenza variabile comprendente aline no due reti di accumulatori concatenati o latched che vengono ricombinati in serie. Le reti di accumulatori concatenati ricevono un numero digitale che viene usato per formare un divisore variabile.
La frequenza di un oscillatore a frequenza variabile viene controllata dividendo la frequenza del segnale di uscita con il divisore variabile in una rete di divisione, formando un segnale intermedio. Il segnale intermedio viene confrontato con un segna le di riferimento, generando un primo segnale di er rore indicativo di una differenza di fase fra i due segnali. Questo primo segnale di errore viene appl cat? in ingresso all'oscillatore a frequenza variabile in qualit? di segnale di controllo per l'osci l'atore a frequenza variabile.
La prima rete di accumulatore genera un segnale di uscita concatenato ed un primo segnale di uscita di riporto che rappresenta un integrale del numero digitale.
La seconda rete di accumulatore genera un se condo segnale di uscita concatenato ed un secondo segnale di uscita di riporto che rappresenta un in tegrale del primo segnale di uscita concatenato.
la terza rete di accumulatore concatenato ge nera un terzo segnale di uscita concatenato ed un terzo segnale di uscita di riporto che rappresenta un integrale del secondo segnale di uscita concatenato
I tre segnali di uscita di riporto vengono quindi combinati per formare il segnale rappresenta tivo del divisore variabile. Il terzo segnale di uscita di riporto viene differenziato e combinato con il secondo segnale di usc ita riporto per formare un quinto segnale di uscita. Questoquinto segnale di uscita viene quindi differenziato e combinato con il primo segnale di uscita di riporto per formare il segnale rappresentativo del divisore variabile. Questo segnale di divisore variabile viene applicato in ingresso alla rete di divisione.
Breve descrizione dei disegni La Figura 1 rappresenta uno schema a blocchi di un sintetizzatore di frequenza variabile;
la Figura 2 rappresenta uno schema a blocchi generalizzato di una rete di accumulatore in un sintetizzatore N-frazionale (con ricombinazione in serie) in conformit? con la presente invenzione;
la Figura 3 ? una illustrazione di una rete di accumulatore concatenato in conformit? con la pre sente invenzione;
la Figura 4 ? una illustrazione di una rete di accumulatore concatenato a doppio ritardo in conformit? con la presente invenzione;
la Figura 5 ? una illustrazione di una rete concatenata a doppio ritardo in conformit? con la presente invenzione;
la Figura 6 ? una illustrazione di una rete di accumulatore concatenato a singolo ritardo in con formit? con la presente invenzione;
la Figura 7 ? una illustrazione di una rete di accumulatore concatenato a doppio ritardo con correzione dell'errore residuo in conformit? con la presente invenzione;
la Figura 8 ? una illustrazione di una rete di accumulatore concatenato a singolo ritardo rappresentata in forma alternativa in conformit? con la presente invenzione;
la Figura 9 rappresenta uno schema a blocchi di un ricetrasmettitore radio che pu? utilizzare la presente invenzione;
la Figura 10 ? una illustrazione di un tipico accumulatore concatenato in conformit? con la presente invenzione;
la Figura 11 rappresenta un grafico delle curve che illustrano l'andamento della frequenza in funzione della attenuazione di ciascun termine della funzione di trasferimento del sistema in conformit? con la presente invenzione.
Descrizione dettagliata di una preferita forma di realizzazione
In linea generale, la preferita forma di realiz zazione comprende l'impiego di un sintetizzatore in un ricetrasmettitore radio. Il sintetizzatore ? del tipo N-frazionale. Il sintetizzatore utilizza una molteplicit? di accumulatori concatenati o latched, nell'ambito di una rete di accumulatori, per effettuare gli integrali multipli di un segnaledi ingresso. Le uscite degli accumulatori vengono combinate in serie per formare un segnale di uscita di dati che viene impiegato in qualit? di divisore variabile nell'ambito del sintetizzatore.
Uno schema a blocchi di base di un radiotele fono 901 che include un ricetrasmettitore radio che pu? utilizzare la presente invenzione ? rappresene to nella Figura 9. Un tale radiotelefono 901, preferibilmente, ? un radiotelefono digitale utile in un sistema radiotelefonico digitale. L'uscita del sintetizzatore 903 viene impiegata dal ricevitore 905 e dal trasmettitore 907 per produrre un oscillatore locale ed un segnale di trasmissione, rispettivamente. Il controllo sulle funzioni del ricetrasmettito re 900, quale il canale della frequenza di funziona mento, viene fornito dalla logica di controllo 909 e viene applicato in ingresso al primo accumulatore di un sintetizzatore N-frazionale contenuto in un sintetizzatore 903.
La Figura 1 rappresenta uno schema a blocchi generico di un sintetizzatore a frequenza variabile N-frazionale. Un oscillatore variabile o oscillatore VCO 113 fornisce ildesiderato segnale di frequenza di uscita 119 ed alimenta l'ingresso ad un circuito di divisione di frequenza digitale variabile 111. Il segnale di uscita 125 del circuito di divisione di frequenza variabile viene applicato in ingresso ad un comparatore di fase 109. Un secondo ingresso del comparatore di fase 109 viene fornito dal segn_a le 115 dell'oscillatore di riferimento. Il segnale di uscita 121 del comparatore di fase viene alimentato all'ingresso di controllo dell'oscillatore VCO 113, in modo tale che l'oscillatore VCO 113 regoler? il suo segnale di frequenza di uscita 119 diviso per il rapporto di divisione digitale N del circuito di divisione di frequenza 111 in modo da risulta re uguale alla frequenza dell'oscillatore di riferimento 107.
Nella preferita forma di realizzazione, il rapporto di divisione N del circuito di divisione di frequenza 111 viene fatto variare con una sequenza periodica, in modo tale che il segnale di frequenza di uscita 119 dell'oscillatore VCO 113 possa essere regolato in scatti o gradini di frequenza ugua li ad una frazione della frequenza dell'oscillatore di riferimento 107. Questa sequenza periodica viene generata da una rete di accumulatori multipli 101 e viene controllata dal segnale di ingresso di dati 103.
Nella preferita forma di realizzazione, viene impiegata una configurazione di accumulatori concatenati, come rappresentato nella Figura 10, in tutte le reti di accumulatori. Altre configurazioni di accumulatori ugualmente efficienti possono essere im plementate da una persona avente media esperienza nel ramo. In questo caso, il segnale di uscita di dai 1001 di ciascun accumulatore forma l'uscita concatenata dal circuito di concatenamento convenzione le 1003. Un accoppiamento in cascata di tali accumulatori avr? un singolo ritardo sommatore su ciascun ciclo di clock del segnale di clock 1005. Questa disposizione si traduce nel fatto che ciascuna sequenza di uscita di riporto degli accumulatori dal sommatore 1007 venga ritardata di un ciclo di clock rispetto alla sequenza di uscita dell'accumulatore successivo di ordine inferiore. Si pu? notare che altre forme di realizzazione ugualmente sufficienti posso no utilizzare degli accumulatori concatenati che concatenano il segnale di uscita di riporto 1011 ed il segnale di uscita di dati 1001.
La Figura 2 rappresenta una illustrazione del tipo di rete di accumulatore impiegato nel presente s istema. Questa rete utilizza una moltepl icit? di accumulatori concatenati o sincronizzati e la ricom binazione in serie per consentire che una semplice progettazione degli sfalsamenti di frequenza in DC venga di rettamente sommata all'uscita di dati ( DO ) 229.
Il segnale di ingresso di sfalsamento di fre quenza o ingresso di dati (DI) 215 viene applicato in ingresso dal circuito di selezione di frequenza contenuto nella logica di controllo 909 della Figura 9 e viene applicato al primo accumulatore 201 nella Figura 2. Il primo accumulatore 201 genera segnali di uscita 217, 235 i quali rappresentano l'integrale del segnale di ingresso di dati 215. Il segnale di uscita di dati 217 viene applicato in ingresso nel secondo accumulatore 203. Il segnale di uscita di riporto 235 viene sommato direttamente al differenziatore 213, comportando il segnale di uscita di dati 229. Questo segnale di uscita di riporto 235 consente di far direttamente passare gli sfalsamenti di fase in corrente continua al segnale di uscita di dati 229. Il segnale di uscita di dati 219 del secondo accumulatore 203 viene applicato in ingresso al terzo accumulatore 205, analogamente il segnale di uscita di dati 221 del terzo accumulatore 205 viene applicato in ingresso nel quarto accumulatore 207.
Il segnale di uscita di riporto 223 del quarto accumulatore 207 viene differenziato e combinat con il segnale di uscita di riporto 231 dal terzo accumulatore 205, comportando il segnale 225. Il segnale 225 viene applicato in ingresso ad un secondo dif ferenziatore 211, questo risultante segnale viene combinato con il secondo segnale di uscita di riporto 233 dal secondo accumulatoe 203. Il risultante segnale 227 viene applicato in ingesso al terzo differenziatorre 213.
La illustrazione della Figura 2 viene usata come una descrizione generica della sintesi N-frazio nale con ricombinazione in serie, implementazioni specifiche di questa procedura generale essendo illustrate nelle successive Figure 3, 4, 5, 6, 7 e 8. La Figura 2 ? rappresentata senza segnali di uscita concatenati o ritardi numerici che limiter? in modo molto sensibile la sua utilit? pratica.
La Figura 3 rappresenta una implementazione della sintesi N-frazionale con ricombinazione in serie illustrata nella Figura 2. La implementazione comprende ritardi dei segnali ed accumulatori concatenati. Una caratteristica importante dell'invenzio ne ? costituita dal fatto che i dati presentati da un accumulatore all'accumulatore successivo si riscontrano soltanto durante un ciclo di clock I dati non passano mai da un primo accumulatore ad un terzo ac cumulatore durante un ciclo di clock, evitando cosi il problema della "ondulazione" attraverso tutti gli accumulatori durante un impulso di clock. Gli accumulatori concatenati rendono la rete 101 sincronizzata. L'effetto di "ondulazione" ? la accumulazione dei ritardi intrinsici nella progettazione del circuito per implementare la progettazione. Gli accum? latori ad ondulazione limitano il numero degli accumulatori possibili in una data rete di accumulatori, data una frequenza fissa di clock ed i ritardi digitali della circuiteria. Con un sistema sincronizzato, ciascuna funzione presenta un ritardo fisso di un periodo di clock. Il sistema sincronizzato conc? tena i dati corrispondentemente a ciascuna funzione, cos? che i dati sono ritardati di una funzione durante ciascun periodo di clock. In questa maniera, un sistema di molti accumulatori pu? operare altret tanto rapidamente quanto un sistema comprendente soltanto un accumulatore.
Nella rete illustrata nella Figura 3, il ritardo totale del sistema sarebbe uguale a tre cicli di clock con l'aggiunta del ritardo cumulativo dei tre sommatori 309, 311, 313 a causa dei ritardi digitali interni. Il ritardo cumulativo dei tre sommatori 309, 311, 313 non ? presente nelle implementazioni delle Figure 5 e 6, a causa della somma dei ritardi fissi fra i sommatori. Nella preferita forma di realizzazione, il segnale di clock viene generato dal segnale di uscita 125 della rete di divisione 111, alternativamente il segnale di clock potrebbe essere generato dall'uscita dell'oscillatore di riferimento 107.
Si noti che, nella preferita forma di realizzazione, accumulatori concatenati sono usati nella implementazione poich? il sistema ? digitale. Tuttavia, un sistema equivalente analogico potrebbe esse re sviluppato in conformit? con la presente invenzio ne in modo da includere degli integratori analogici.
Il primo accumulatore 301 esegue una integra zione digitale del segnale di ingresso di dati 333. Il segnale di uscita 335 viene concatenato al primo verificarsi di un segnale di clock. Il secondo accumulatore 303 esegue una integrazione digitale del contenuto del primo accumulatore concatenato 301, creando in effetti un doppio integrale dell'ingresso di dati 333. Al secondo verificarsi di detto segnale di clock, l'uscita del secondo accumulatore 303 viene concatenata. Un terzo accumulatore 305 esegue una integrazione digitale del contenuto della uscita concatenata del secondo accumulatore 303, ef fettuando in effetti un integrale triplo dell'ingresso di dati 333. Il quarto accumulatore concatenato 307 esegue una integrazione digitale del contenuto dell'uscita dell'accumulatore concatenato, in relazione al terzo accumulatore 305, creando in effetti un integrale quadruplo dei dati di ingresso 333.
Il segnale di uscita di riporto 351 del primo accumulatore 301 rappresenta che la frequenza di uscita (F0) dell'oscillatore VC0 113 ha acquisito un errore di fase di 360? relativamente alla frequenza del segnale di uscita dall'oscillatore di riferimento 107. Allo scopo di correggere ci?, il segnale di uscita di dati 229 viene incrementato di un numero intero per il successivo intervallo di clock ed il contenuto interno del primo accumulatore 303 viene ridotto della sua propria capacit?. Questa azione in effetti rimuove un ciclo dalla frequenza del segnale di ingresso 125 del comparatore di fase, comportando cos? una correzione di fase di 360? sul segnale di uscita (F0) 119 dell'oscillatore VC0.
Le derivate 209, 211 e 213 della Figura 2 so no rappresentate nella Figura 3 dalla combinazione di un ritardo digitale e di un sommatore come 315 e 309. Una derivata viene digitalmente implementata mantenendo un precedente campione del segnale e sottraendolo da un valore presente del segnale. Il som matore 309 funziona anche in modo da combinare l'uscita di riporto del terzo accumulatore concatenato 349 con l'uscita della derivata del quarto accumula tore concatenato. Il risultante segnale 343 viene viato attraverso due successive derivazioni.
I ritardi digitali consentono ai segnali di uscita di riporto ricombinati di essere sincronizza ti nell'appropriato ciclo di clock. Il segnale di uscita di riporto 351 viene ritardato per tre successivi cicli di clock prima di raggiungere il sommato re 313. Il segnale di uscita di riporto del secondo accumulatore concatenato 349 viene ritardato di due cicli di clock prima di raggiungere il sommatore 311. Includendo il ritardo di un ciclo di clock derivante dal primo accumulatore agganciato 301, il segnale di uscita di riporto raggiunge il commatore 311 in corrispondenza del terzo ciclo di clock. L'uscita di riporto del terzo accumulatore concatenato 347 viene ritardata di un ciclo di clock a partire dalla sua generazione, prima di essere sommata al sommatore 309. Questo primo ritardo si verifica dopo i due ritardi dal primo e dal secondo accumulatore concatenato, raggiungendo cos? il sommatore in corrispondenza del terzo ciclo di clock. In tal modo, il segnale di divisione variabile 229 presenta un ritardo di tre cicli di clock con l'aggiunta dell'effetto di ondulazione dall'uscita dell'accumulatore concatenato 307 e dei tre sommatori 309, 311, 313. Questo sistema sincronizzato consente il funzionamento ad una velocit? di clock molto pi? rapida, suc cessivamente una varianza molto pi? rapida della se quenza periodica impiegando il segnale di ingresso di dati 333. La ricombinazione dei segnali di uscita di riporto degli accumulatori in serie riduce il numero dei differenziatori di cui si ha bisogno nella rete di accumulatori. Si noti che ulteriori ritardi fissi, oltre quelli rappresentati nella Figura 4, possono essere aggiunti al sistema senza alcun problema intrinseco, tuttavia questi ulteriori ritardi non aumenterebbero in alcun modo i vantaggi efficaci del sistema degli accumulatori.
La Figura 4 rappresenta uno schema a blocchi di una disposizione di sintesi N-frazionale con accumulatori concatenati e ricombinazione in serie. Que sta implementazione della rete di accumulatori del sintetizzatore ? simile a quella della Figura 3 con eccezione per ilfatto che sono previsti ritardi sup plementari o sommati 423, 429, 437 che sono connessi ai segnali di uscita di riporto 455, 457, 459 dei primi tre accumulatori concatenati. Questi ulteriori elementi di ritardo vengono aggiunti agli accumulatori di ordine inferiore allo scopo di ottenere u na risposta passa-tutto per i dati di ingresso ed allo scopo di ottenere un termine di correzione del ru more residuo. Il termine di rumore residuo pu? esse re facilmente ricostruito in forma digitale per la conversione dalla forma digitale (D) alla forma ana logica (A) e per la applicazione al filtro ad anello. Un esempio di circuiteria di correzione dell'errore residuo ? illustrato nella Figura 7.
La Figura 7 rappresenta uno schema a blocchi di un sistema a quattro accumulatori, per esempio quello rappresentato nella Figura 4, in cui i conte nuti interni dell'accumulatore concatenato di ordine massimo 407 e del secondo accumulatore 405 di ordine immediatamente successivo a quello massimo sono utilizzati nella sottrazione del termine di rumo re residuo nel filtro ad anello 711. Il contenuto in terno dell'accumulatore concatenato 405 viene ritar dato una volta dall'elemento di ritardo 725 e quindi iene sottratto dal contenuto interno dell'accumulatore concatenato 407 di ordine massimo nella convenzionale funzione di somma 723. Ci? si traduce in un termine uguale nell'uscita del sommatone 723. In questa espressione, Q4 rappresenta il termine di rumore di quantizzazione. Gli elementi di ritardo 721 ed il sommatore 719 formano una rete di de rivazione digitale. L'uscita del sommatore 719 sar?
L'elemento di ritardo 717 ed il sommatore 715 formano una seconda rete di derivazione digitale. L'uscita del sommatore 715 sar?
Un convenzionale convertitore digitale-analogico 713 quindi converte questo segnale di uscita 735 in una forma analogica e demoltiplica l'ampiezza. Il segna le di uscita analogico 733 viene applicato in ingresso al filtro ad anello attraverso un condensatore 729. Il condensatore 729 viene usato come rete di de rivazione analogica per convertire l'uscita di tensione del convertitore da D ad A 713 in una corrente conveniente per l'applicazione al filtro ad anello 711 in cui il pilotaggio del comparatore di fase ? costituito da una sorgente di corrente. (Le corren ti attraverso un condensatore sono una derivata della tensione rispetto al tempo). Il termine di correzione 733 presenta un ulteriore ritardo in confron
to con il segnale di uscita di dati 453. Questo ritardo viene compensato sommando un ritardo 707 al percorso di uscita dei dati al circuito di divisione di frequenza variabile 703. Perci?, la sequenza di dati nell'ingresso del divisore a frequenza varia bile 703 ?:
in cui:
DO rappresenta il segnale di uscita di dati (Data Out)
DI rappresenta il segnale di ingresso di dati (Data In)
z rappresenta dei ritardi di x periodi di clock nel dominio della trasformata z.
Poich? il rivelatore di fase 705 confronta la fase e non la frequenza, il segnale viene effettiva mente integrato a seguito del passaggio attraverso il rivelatore di fase 705. Perci?, il termine di fase dell'uscita del rivelatore di fase pu? essere rappresentato nel dominio della trasformata Z nel modo seguente:
in cui K? rappresenta il guadagno della conversione effettuata nel rivelatore di fase. Il termine dicorrezione di fase generato dal convertitore D/A 713 edal condensatore 729 pu? essere rappresentato nel dominio della trasformata Z nel modo seguente:
in cui rappresenta il guadagno del onvertitore D/A e C rappresenta la capacit? del condensatore 729. Se il valore del condensatore 729 viene scelto in modo da essere uguale al guadagno del rivelatore di fase diviso per il guadagno della conversione D/A, allora si realizza una cancellazione di un qualsiasi termine di rumore residuo. Gli ulteriori elementi di ritardo 423, 429, 437 vengono sommati nei segnali di uscita di riporto dai primi tre accumulato ri 401, 403, 405 allo scopo che il termine di rumore della sequenza di uscita dipender? soltanto dal quarto accumulatore 407. Ci? consente che la sequenza di rumore venga facilmente ricostruita per l'impiego nel convertitore D/A, cosa che permette di realizzare una correzione dell'errore nell'ingresso del filtro ad anello. Senza questi elementi di ritardo, il termine di rumore di uscita implicherebbe dei fat tori derivanti da tutti gli accumulatori. Sarebbe difficile derivare una forma d'onda di correzione da questo tipo di uscita.
Si noti che il condensatore 729 pu? essere so stituito con un'altra forma di derivazione. Per esem pio, un ritardo digitale extra ed un sommatore inserito prima del convertitore D/A, come quelli usati nell'uscita della ricombinazione in serie, precisamente il ritardo digitale 717 ed il sommatore 715 per la cancellazione dei guadagni, il guadagno del convertitore D/A 713 deve essere uguale al guadagno del rivelatore di fase 105.
La Figura 5 rappresenta una alternativa implementazione della rete di accumulatori per la correzione e la sintesi illustrata nella Figura 4. In questo caso, ulteriori ritardi 523, 521 vengono som mati nelle uscite dei sommatori 509, 511 rispettiva mente. Lo scopo di questi ritardi addizionali ? quel lo di eliminare l'effetto di "ondulazione" o di "ripple" provocato dai ritardi digitali all'interno della stringa di sommatori. Come precedentemente di scusso, l'uscita del quarto accumulatore concatena-507 viene applicata in ingresso nel sommatore 509, senza i ritardi digitali 523 e 521, per cui vi sarebbe un effetto di ondulazione sul segnale divisore variabile 557. Sommando i ritardi, si elimina l'effetto di ondulazione. Durante il quinto ciclo di clock, la transizione dei dati avverrebbe dal sommatore 509 al sommatore 511. Durante il sesto ciclo di clock, i dati passerebbero dal sommatore 511 al sommatore 513. Pertanto, soltanto un ritardo digitale viene in -contrato durante ciascun ciclo di clock Questa modificazione consente l?impiego di un ciclo di clock pi? rapido.
La Figura 6 rappresenta una alternativa forma di realizzazione che comprende i ritardi addizio nali fra i sommatori, ma soltanto ritardi minimi nelle uscite dei primi tre accumulatori concatenati. La alima di reaiizzazione illustrata nella Figura 6 ? simile a quella della forma di realizzazione della Figura 3, con l'aggiunta di una ricombinazione in se rie sincrona.
Nella preferita forma di realizzazione, l'in formazione di modulazione viene applicata alla rete digitale 400 di accumulatori multipli del sintetizzatore N-frazionale. L'informazione di modulazione ? costituita dai 16 bit meno significativi di un numero di 24 bit applicato all'ingresso di dati 439. Poich? un ricetrasmettitore che utilizza la presente invenzione pu? essere effettivamente impiegato in un sistema GSP Pan European Digital Radiotelephone System, rapide variazioni di frequenza, modulazioni e bassi livelli di rumore e di segnali spuri vengono realizzati con un sintetizzatore N-frazionale. Per la modulazione, il sintetizzatore N-frazionale utilizza una tabella di consultazione per convertire la corrente dei dati che debbono essere trasmessi in sfalsamenti di frequenza per il sintetizzatore N-frazionale. La divisione dell?anello del sinte -tizzatore viene regolata in conformit? con la corrente dei dati di ingresso in modo da seguire lo sfalsamento di frequenza istantaneo richiesto per il segnale modulato nel sistema GMSK. Questa frequenza pu? coincidere con la frequenza di sfalsamento oppure direttamente con la frequenza principale.
La configurazione del sintetizzatore N-frazio naie ad accumulatori concatenati viene fatta funzionare con grandi accumulatori per eliminare i segnali spuri, per fornire una correzione D/A in modo da ridurre i segnali spuri discreti e per fornire una modulazione digitale diretta alla rete PLL. Nel sistema GSM, la frequenza dei dati ? di 270,8333 kb con un prodotto BT di 0,3. In questa espressione, T rappresenta il periodo di bit, uguale a 1/270,8333 kHz; B rappresenta la larghezza della banda di base del filtro Gaussiano impiegato per formare i dati della banda di base. Ci? si traduce in una larghezza di banda di base approssimativamente di 81 kHz che deve essere fatta passare con bassa distorsione attraverso la rete PLL come modulazione.
Le componenti di sfalsamento di frequenza ef fettive del segnale GMSK sono comprese fra 10 Hz e circa 70 kHz. Questo intervallo determina la lunghez za degli accumulatori, che saranno necessari per sin tetizzare gradini o scatti di meno di 10 Hz nella preferita forma di realizzazione del sistema GSM. U na frequenza di riferimento di 26 MHz richiede un accumulatore di almeno 22 bit, si scelgono 24 bit per semplicit? di uso dei componenti reperibili in commercio. Ovviamente, i desiderati sfalsamenti di frequenza istantanei dovuti alla modulazione si tro vano molto al disotto del punto di taglio del filtro ad anello. Pertanto, l'anello del sintetizzatore di frequenza non attenua nessuno dei segnali spuri di canalizzazione alla frequenza fondamentale per effetto della modulazione. Tuttavia, con un sistema ad accumulatori multipli, questo problema viene superato .
Una funzione di trasferimento complessiva per il sistema ? stata precedentemente definita nella ma niera seguente:
Questa espressione pu? essere riconvertita nel dominio della frequenza mediante sostituzione di
= z. Ci? si traduce nella seguente espressione per DO: ( Si noti che questa ? una espressione di grandezza termine per termine )
Nella precedente espressione, v rappresentala frequenza normalizzata alla frequenza di rinvio . La frequenza di rinvio ? uguale ad una met? della frequenza con la quale operano i segnali di clock de gli accumulatori.
La curva d frequenza in funzione di attenuazione illustrata nella Figura 11 rappresenta l'uscita di ciascun termine di questa espressione. Si noti che i dati DI vengono fatti passare senza alcuna distorsione per fornire i dati DO e ciascuno dei termini di rumore di quantizzazione (Q) viene sottoposto a filtrazione passa alto.
E' possibile e preferibile aumentare la frazionai izzazione, in modo tale che tutte le uscite spurie vengano spostate verso frequenze molto basse. Gli effetti combinati dell'impiego di molti accumulatori con elevata frequenza di clock si traduce in una grande attenuazione del rumore di quantizzazione del processo frazionale. Perci?, un grande denominatore in effetti riduce la frequenza dei segnali spuri, per cui essi cadono molto al disotto dello spigolo di 3 dB del filtro digitale passa alto formato dalla struttura di accumulatori multipli. L'im piego di molti accumulatori aumenta la pendenza dell'azione di filtrazione passa alto, aumentando la ve locit? con la quale l'operazione sposta la frequenza di spigolo del filtro passa alto verso l'alto nel campo della frequenza.
In generale, la rete di accumulatori 101 g?nera un rapporto di divisione N variabile nel tempo. Dato un sistema N-frazionale di ordine N, gli accumulatori possono essere concatenati con risultante sistema sincrono in cui i dati non necessitano di on dulare attraverso pi? di un accumulatore durante un ciclo di clock. In un sistema a ritardo singolo, la uscita del primo accumulatore o accumulatore di ordine minimo per il divisore ad anello variabile viee ne ritardata di N-1 unit? di clock, l'uscita del secondo accumulatore o dell'accumulatore immediatamen te successivo nella scala dell'ordine ? ritardata di N-2 e cosi via fino a che l'uscita del penultimo ac cumulatore viene ritardata di una unit? di clock e quella dell'ultimo accumulatore o accumulatore di livello massimo non ? ritardata. In un sistema a dop pio ritardo, una unit? di ritardo addizionale viene sommata all'uscita di tutti gli accumulatori eccetto l'ultimo accumulatore, cio? l'accumulatore di livello massimo.
A causa della natura sincrona del sistema, esso ? in grado di operare a frequenze superiori e per ci? di consentire un allargamento della larghezza di banda della rete PLL. Ci? consente pi? rapidi tempi di sincronizzazione ed una modulazione digitale ad ampia banda attraverso il divisore frazionale, pur mantenendo superiori e prevedibili prestazioni sotto l'aspetto dei segnali spuri. Una rappresentazione digitale dell'errore residuo ? ottenuta in una forma conveniente per l'impiego nello schema del convertitore digitale/analogico. L'uscita analogica di questa conversione viene applicata all'uscita del rivelatore di fase per eliminare un qualsiasi rumore residuo.
La ricombinazione in serie nella rete 101 di accumulatori concatenati consente che le correzioni di fase DC vengano applicate direttamente al segnale di uscita di dati, inoltre, la ricombinazione in serie riduce il numero dei componenti necessari per lo sforzo di ricombinazione, in confronto con i sistemi a triangolo di Pascal e simili.
La Figura 8 ? una illustrazione della implementazione di una rete di accumulatori N-frazionale, come illustrata nella Figura 3. La disposizione del la rete nella illustrazione viene usata per semplificare la descrizione. Per esempio, la rete di accumulatori 849 contiene l'accumulatore 833, il circu? to di latch 841, il ritardo digitale 825, 827, il combinatore 809 ed il differenziatore 813. Questi, componenti possono essere mappati sullo schema a blocchi della Figura 3. Ulteriori reti di accumulatori possono essere aggiunte oltre ciascuna rete di accu mulatore 849 per produrre una rete di accumulatori di ordine N. Con il numero di ritardi in un sistema di ritardo minimo fra il primo accumulatore 831 ed il sommatore 807 uguale a N-1 e con la prima rete di accumulatori comprendente un tale numero di N-1, la seconda rete di accumulatori comprendente N-2 e la terza comprendente N-3 e cos? via, fino a che non vi sono ritardi, come illustrato nella Figura 8. In un sistema a doppio ritardo, ciascuna rete di accumula tori avrebbe un ritardo addizionale, eccetto l'ultima rete di accumulatori ovvero la rete di ordine mas simo.
Claims (22)
- RIVENDICAZIONI 1. Sintetizzatore frequenza variabile corriprendente una pluralit? di reti di accumulatori concatenate o latched ricomblnate in serie e che ricevono un numero digitale, usato per formare un diviso re variabile, la frequenza di un segnale di uscita, dell'oscillatore a frequenza variabile viene controllata dividendo la frequenza del segnale di uscita in un circuito di divisione con il divisore variabile cos? da formare un segnale intermedio, confrontando la fase del segnale intermedio con un segnale di riferimento e generando un primo segnale di errore indicativo di una differenza di fase fra di essi, il primo segnale di errore viene applicato ad un ingresso di controllod ell'oscillatore a frequenza variabile, il sintetizzatore a frequenza variabile comprendendo: mezzi per generare un primo segnale di uscita concatenato o latched ed un primo segnale di uscita di riporto che ? un integrale del numero digitale; mezzi per generare uns econdo segnale di uscita concatenato o latched ed un secondo segnale di uscita di riporto che ? un integrale di detto primo segnale di uscita concatenato; mezzi per generare un terzo segnale di uscita concatenato o latched ed un terzo segnale di uscita di riporto che ? un integrale di detto secondo segnale di uscita concatenato; mezzi per generare un quinto segnale di uscita comprendenti: mezzi per differenziare detto terzo segnale di uscita di riporto, cos? da formare un quarto segnale; mezzi per combinare detto quarto segnale e detto secondo segnale di uscita di riporto, per formare cos? detto quinto segnale di uscita; mezzi per generare il segnale rappresentativo del divisore variabile, comprendenti: mezzi per differenziare detto quinto segnale di uscita, per formare cos? un sesto segnale, e mezzi per combinare detto sesto segnale e detto primo segnale di uscita di riporto, per formare cos? detto segnale rappresentativo del divisore variabile; e mezzi per applicare detto segnale rappresentativo del divisore variabile al circuito di divisione.
- 2. Sintetizzatore a frequenza variabile secandola rivendicazione 1, in cui detti mezzi che ge nerano detto segnale rappresentativo del divisore variabile comprendono, ulteriormente mezzi per ritardare detto primo segnale di uscita di riporto er un primo rpedeterminato periodo e detti mezzi che generano detto quinto segnale di uscita comprendono ulteriormente mezzi per ritardare detto secondo segnale di uscita di riporto per un secondo periodo predeterminato.
- 3. Sintetizzatore a frequenza variabile secondo la rivendicazione 2, in cui detto primo predeterminato periodo ? due volte pi? lungo di detto secondo predeterminato periodo.
- 4. Sintetizzatore a frequenza variabile secondo la rivendicazione 3, ulteriormente comprenden te almeno un mezzo addizionale per generare un segnale di uscita concatenato ed un segnale di uscita di riporto che ? un integrale del segnale di uscita ed un mezzo corrispondente per generare un segnale di uscita che ? costituito da una combinazione di na derivazione di un segnale di uscita e di un segnale di uscita concatenato.
- 5. Sintetizzatore a frequenza variabile secondo la rivendicazione 1, ulteriormente comprendente mezzi per ridurre l'errore residuo del sintetizzatore a frequenza variabile.
- 6. Sintetizzatare a frequenza variabile secondo la rivendicazione 5, in cui imezzi di riduzione comprendono : mezzi per combinare detto terzo segnale di uscita concatenato e detto secondo segnale di uscita concatenato, generando cosi un segnale di correzione dell'errore residuo; e mezzi per applicare detto segnale di correzione dell'errore residuo ad un filtro ad anello.
- 7. Sintetizzatore a frequenza variabile secondo la rivendicazione 6, in cui detti mezzi di ap plicazione comprendono ulteriormente mezzi per differenziare detto segnale di correzione dell'errore residuo.
- 8. Sintetizzatore a frequenza variabile secondo la rivendicazione 6, in cui detti mezzi di com binazione comprendsono ulteriormente mezzi per ritardare dettos econdo segnale di uscita concatenato per un terzo predeterminato periodo.
- 9. Sintetizzatore a frequenza variabile secondo la rivendicazione 1, in cui detti mezzi di ge nerazione di detto quinto segnale di uscita compren dono ulteriormente mezzi per ritardare detto quinto segnale di uscita e detto primo segnale di uscita di riporto per un quarto predeterminato periodo.
- 10. Sintetizzatore a frequenza variabile secondo la rivendicazione 1, in cui detti mezzi che ge nerano detto segnale rappresentativo del divisore variabile comprendono ulteriormente mezzi per ritardare detto segnale rappresentativo del divisore variabile per un quinto periodo predeterminato.
- 11. Sintetizzatore a frequenza variabile se-, condo la rivendicazione 1, in cui il numero digitale viene fatto variare nel tempo, in risposta ad un segnale di informazione, per formare un formato di modulazione ad inviluppo continuo desiderato.
- 12. Sintetizzatore a frequenza variabile com prendente: un oscillatore a frequenza variabile per generare un segnale di uscita avente una frequenza di uscita selezionabile, la quale ? un multiplo razionale della frequenza di un segnale di riferimento; mezzi per generare un segnale di clock; mezzi per la divisione in frequenza aventi un primo ingresso collegato ad una uscita di detto oscillatore a frequenza variabile ed un secondo ingresso collegato ad un segnale di controllo operante come divisore variabile, detti mezzi di divisione in frequenza generando un segnale intermedio aven te una frequenza uguale alla frequenza del segnale di uscita a frequenza variabile diviso per un valore di detto segnale di controllo rappresentativo del divisore variabile; mezzi per confrontare la fase di detto segnale intermedio con la fase di un segnale di riferimento e per generare un segnale di errore indicativo della differenza di fase fra di essi, un ingresso di detti mezzi di confronto essendo collegato ad una uscita di detti mezzi di divisione in frequenza, detto segnale di errore essendo applicato ad un ingresso di controllo di detto oscillatore a frequenza variabile; primi mezzi, che rispondono ad un secondo se gnale di controllo rappresentativo di un valore del divisore frazionale, per generare un primo segnale di modulazione tale da alterare temporaneamente in modo periodico detto segnale rappresentativo del divisore variabile, in modo tale che detti mezzi di divisione in frequenza abbiano un valore del divisore razionale medio predeterminato, detti primi mezzi di generazione comprendendo: mezzi per integrare detto segnale di con. trollo, cos? da formare un primo segnale di uscita ed un primo segnale di uscita di riporto, mezzi per concatenare o latching detto primo segnale di uscita ad un primo verificarsi di detto segnale di clock e ezzi per ritardare detto primo segnale di uscita di riporto fino ad un terzo, verificarsi di detto segnale di clock; secondi mezzi, che rispondono a detto primo segnale di uscita concatenato, per generare un secondo segnale di modulazione il quale varia il valo re di detto divisore variabile, comprendenti: mezzi per integrare detto primo segnale di uscita concatenato, cos? da formare un secondo se gnale di uscita ed un secondo segnale di uscita di riporto, mezzi per concatenare detto secondo segna le di uscita ad un secondo verificarsi di detto segnale di clock, mezzi per ritardare detto secondo segnale di uscita di riporto fino ad un terzo verificarsi di detto segnale di clock; e terzi mezzi, che rispondono a detto secondo segnale di uscita concatenato, per generare un terzo segnale di modulazione che varia il valore di de? to divisore variabile, comprendenti: mezzi per integrare detto secondo segnale di uscita concatenato, cos? da formare un terzo segnale di uscita ed un terzo segnale di uscita di mezz per concatenare detto terzo segnale di uscita ad un terzo verificarsi di detto segnale di clock, mezzi per differenziare detto terzo segnale di uscita di riporto e per combinare il segnale risultante con detto secondo segnale di uscita di riporto ritardato, in modo da formare un quarto segnale di uscita, mezzi per differenziare detto quarto segnale di uscita e per combinare il segnale risultante con detto primo segnale di uscita di riporto ritardato, in modo da formare detto segnale di control lo rappresentativo del divisore variabile applicato a detto ingresso di detti mezzi di divisione.
- 13. Sintetizzatore a frequenza variabile secondo la rivendicazione 12, in cui detti mezzi di concatenamento o latching concatenano detti segnali di uscita di riporto in aggiunta ai segnali di usci ta di dati.
- 14. Sintetizzatore a frequenza variabile secondo la rivendicazione 12, ulteriormente comprendente almeno un mezzo addizionale, che risponde a detto terzo segnale di uscita concatenato, per gene rare un quarto segnale di modulazione in maniera con sistante con detti terzi mezzi
- 15. Sintetizzatore a frequenza, variabile sacondo la rivendicazione 12, in cui detti mezzi degenerazione di un segnale di clock sono costituiti da un oscillatore di riferimento fisso.
- 16. Sintetizzatore a frequenza variabile secondo la rivendicazione 12, in cui detti mezzi che generano un segnale di clock sono costituiti da una uscita di detti mezzi di divisione in frequenza.
- 17. Procedimento per la sintesi in frequenza di segnali in un sintetizzatore a frequenza variabile comprendente una pluralit? di reti di accumulata ri concatenati o latched ricombinati in serie e che ricevono un numero digitale usato per formare un divisore variabile, la frequenza del segnale di uscita dell'oscillatore controllabile viene controllata dividendo la frequenza del segnale di uscita in un circuito di divisione con il divisore variabile per formare uns egnale intermedio, confrontando la fase del segnale intermedio con un segnale di riferimento e.generando un primo segnale di errore indicativo della differenza di fase fra di essi, il primo segnale di errore viene applicato ad un ingresso di controllo dell'oscillatore controllabile, il procedimento comprendendole seguenti operazioni generare un primo segnale di uscita concatenato ed un primo segnale di uscita di riporto che ? un integrale del numero digitale; generare un secondo segnale di uscita concatenato ed un secondo segnale di uscita di riporto che ? un integrale di detto primo segnale di uscita concatenato; generare un terzo segnale di uscita concatenato ed un terzo segnale di uscita di riporto che ? un integrale di detto secondo segnale di uscita concatenato; generare un quinto segnale di uscita per mezzo delle seguenti operazioni: differenziare detto terzo segnale di usc ta di riporto per formare un quarto segnale; combinare detto quarto segnale e detto secondo segnale di uscita di riporto, per formare detto quinto segnale di uscita; generare il segnale rappresentativo del divisore variabile, per mezzo delle seguenti oeprazioni: differenziare detto quinto segnale di uscita in modo da formare un sesto segnale, e combinare detto sesto segnale e detto pr mo segnale di uscita di riporto, in modo da formare detto segnale rappresentativo del divisore variabile; e applicare detto segnale rappresentativo del divisore variabile l circuito di divisione.
- 18. Procedimento per la sintesi di frequenza dei segnali in un sintetizzatore a frequenza variabile secondo la rivendicazione 17, in cui detta ope razione di generazione di detto segnale rappresentativo del divisore variabile comprende ulteriormente l'operazione di ritardare detto primo segnale di uscita di riporto per un primo predeterminato periodo e detta operazione di generazione di detto quinto segnale di uscita comprende ulteriormente l'operazione di ritardare detto secondo segnale di uscita di riporto per un secondo predeterminato periodo.
- 19. Procedimento di sintesi in frequenza dei segnali in un sintetizzatore a frequenza variabile secondo la rivendicazione 18, in cui detto primo pre determinato periodo ? due volte pi? lungo di detto secondo predeterminato periodo.
- 20. Procedimento per la sintesi in frequenza di segnali in un sintetizzatore a frequenza variabile secondo la rivendicazione 17, ulteriormente comprendente l'operazione di ridurre l'errore residuo del sintetizzatore a frequenza variabile.
- 21. Procedimento per la sintesi di frequenza di segnali in un sintetizzatore a frequenza variabile secondo la rivendicaziane 20, in cui detta operazione di riduzione comprende ulteriormente le seguenti operazioni: combinare detto terzo segnale di uscita concatenato e detto secondo segnale di uscita,concatenato, per generare un segnale di correzione, dell'errore residuo; e applicare detto segnale di correzione dello errore residuo ad un filtro ad anello.
- 22. Radiotelefono comprendente un radio ricevitore, un radio trasmettitore, ed un modulo di controllo, il radiotelefono comprendendo: mezzi per generare un oscillatore locale per il radio ricevitore ed un segnale di trasmissione per il trasmettitore, comprendenti: un oscillatore a frequenza variabile per generare un segnale di uscita avente una frequenza di uscita selezionabile che ? un multiplo razionale della frequenza di un segnale di riferimento, mezzi di divisione in frequenza aventi un primo ingresso collegato all'uscita di detto oscillatore a frequenza variabile ed un secondo ingresso collegato ad un segnale di controllo rappresentativo del divisore variabile dettimezzi di divisione in frequenza generando un segnale intermedio avente una frequenza uguale alla frequenza del segnale diuscita a frequenza variabile diviso per in valore didetto segnale di controllo rappresentativo del divisore variabile, mezzi per confrontare la fase di detto segnale intermedio con la fase di un segnale di riferimento e per generare un segnale di errore indicativo della differenza di fase fra di essi, un ingresso di detti mezzi di confronto essendo collegato ad una scita di detti mezzi di divisione in frequenza, det to segnale di errore essendo collegato ad un ingresso di controllo di detto oscillatore a frequenza va riabile; primi mezzi, che rispondono a detto segnale di controllo rappresentativo di un valore del divisore frazionale, per generare un primo segnale di modulazione per alterare temporaneamente in modo periodico detto segnale rappresentativo del divisore variabile in modo tale che detti mezzi di divisione in frequenza abbiano un predeterminato valore del di visore razionale medio, detti mezzi di generazione comprendendo: mezzi per integrare detto segnale di controllo, formando un primo segnale di uscita ed un primo segnale di uscita di riporto, mezzi per concatenare o Iatching detto primo segnale di uscita, ad un primo verificarsidi detto segnale di clock, e mezzi per ritardare detto primo segna le di uscita di riporto fino ad un terzo verificarsi di detto segnale di clock, secondi mezzi, che rispondono adetto primo segnale di uscita concatenato, per generare un secondo segnale di modulazione che varia il valore di detto divisore variabile, comprendenti: mezzi per integrare detto primo segnale di uscita concatenato, per formare un secondo segnale di uscita ed un secondo segnale di uscita di riporto, mezzi per concatenare detto secondo segnale di uscita ad un secondo verificarsi di detto segnale di clock, mezzi per ritardare detto secondo segnale di uscita di riporto fino ad un terzo verificarsi di dettos egnale di clock, e terzi mezzi, che rispondono a detto secondo segnale di uscita concatenato, per generare un terzo segnale di modulazione che varia il valore di detto divisore variabile, comprendenti: mezzi per integrare detto secondo segnale di uscita concatenato, per formare un terzo segnale di uscita ed un terzo segnale di uscita di riporto, mezzi per concatenare detto terzo segnale di uscita ad un terzo verificarsi di detto segnale di clock, mezzi per differenziare detto terzo segnale di uscita di riporto e per combinare il segnale risultante con detto secondo segnale di uscita di riporto ritardato, formando un quarto segnale di uscita, mezzi per differenziare detto quarto segnale di uscita e per combinare il segnale risultante con detto primo segnale di uscita di riporto ritardato, formando detto segnale di controllo rappresentativo del divisore variabile applicato a detto ingresso di detti mezzi di divisione; e mezzi per generare dettos econdo segnale di controllo, nel modulo d? controllo del radiotelefono, collegati ad un primo ingresso di detti mezzi che generano detto oscillatore locale.
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