JPH04271519A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JPH04271519A JPH04271519A JP3032548A JP3254891A JPH04271519A JP H04271519 A JPH04271519 A JP H04271519A JP 3032548 A JP3032548 A JP 3032548A JP 3254891 A JP3254891 A JP 3254891A JP H04271519 A JPH04271519 A JP H04271519A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 21
- 238000010586 diagram Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は通信分野で広汎に用いら
れる周波数分割多重方式を構成する基本要素の1つであ
る周波数シンセサイザに関するものである。
れる周波数分割多重方式を構成する基本要素の1つであ
る周波数シンセサイザに関するものである。
【0002】
【従来の技術】従来の周波数シンセサイザを図3に示す
。図3において、1は基準発振器、2は分周器、3は位
相比較器、4はループフィルタ(LPF)、5は電圧制
御発振器(Voltage Control Os
cillator;VCO)、6はプログラマブル分周
器である。
。図3において、1は基準発振器、2は分周器、3は位
相比較器、4はループフィルタ(LPF)、5は電圧制
御発振器(Voltage Control Os
cillator;VCO)、6はプログラマブル分周
器である。
【0003】基準発振器1の周波数fR を分周器2が
M分周して次式のステップ周波数Δfを発生する。
M分周して次式のステップ周波数Δfを発生する。
【0004】Δf=fR /M ……(1)他方、プ
ログラマブル分周器6はVCO5の出力周波数fO を
外から指定される分周比Nにより分周する。回路3,4
,5,6より成る部分は位相同期ループ(Phase
Lock Loop;PLL)を構成し、同期状態
に於ては位相比較器3の両入力の周波数は完全に一致す
る。このとき、 Δf=fO /N ……(2) であるから fO =N・Δf ……(3) となって、Δfステップの周波数合成出力が得られる。
ログラマブル分周器6はVCO5の出力周波数fO を
外から指定される分周比Nにより分周する。回路3,4
,5,6より成る部分は位相同期ループ(Phase
Lock Loop;PLL)を構成し、同期状態
に於ては位相比較器3の両入力の周波数は完全に一致す
る。このとき、 Δf=fO /N ……(2) であるから fO =N・Δf ……(3) となって、Δfステップの周波数合成出力が得られる。
【0005】
【発明が解決しようとする課題】この従来の周波数シン
セサイザには次のような困難がある。
セサイザには次のような困難がある。
【0006】即ち、位相比較器3の動作速度は基本的に
Δfであり、その出力には周波数Δfの成分及びその高
調波成分が発生し、これら成分がVCO5に加えられる
と、FM変調されたスプリアス雑音として出力される。 これを防止すためにループフィルタ4に於いて周波数が
Δf以上の成分を充分抑圧する低域ろ波を行う。即ち、
PLLの帯域幅をΔfよりも狭くしなくてはならない。 しかし、このようにするとVCO5の内部雑音に起因す
る位相雑音が充分抑圧されずに出力される様になる。
Δfであり、その出力には周波数Δfの成分及びその高
調波成分が発生し、これら成分がVCO5に加えられる
と、FM変調されたスプリアス雑音として出力される。 これを防止すためにループフィルタ4に於いて周波数が
Δf以上の成分を充分抑圧する低域ろ波を行う。即ち、
PLLの帯域幅をΔfよりも狭くしなくてはならない。 しかし、このようにするとVCO5の内部雑音に起因す
る位相雑音が充分抑圧されずに出力される様になる。
【0007】従って、従来技術により小さいΔfのステ
ップでしかも広い周波数範囲(Nが大)の周波数シンセ
サイザを実現する事は極めて困難である。
ップでしかも広い周波数範囲(Nが大)の周波数シンセ
サイザを実現する事は極めて困難である。
【0008】本発明は上述した従来例の欠点を克服し、
小さなΔfステップで周波数範囲が大きく、しかも、位
相雑音の少ない周波数シンセサイザを実現することを目
的とする。
小さなΔfステップで周波数範囲が大きく、しかも、位
相雑音の少ない周波数シンセサイザを実現することを目
的とする。
【0009】
【課題を解決するための手段】本発明の周波数シンセサ
イザは、あらかじめ定めたステップ周波数に外部から指
定した値N(Nは自然数)をかけた所要の周波数の信号
を発生するための基準発振器と、この基準発振器の出力
を受け1周期毎にカウントアップしモジュロM(Mは自
然数)計数値mを出力することによりM分周して前記ス
テップ周波数を発生する分周器と、この分周器からの前
記モジュロM計数値mを受けK・(m/M)(Kは自然
数)なる演算により基準位相信号を発生する第1の位相
変換回路と、制御電圧により出力位相を制御されて前記
所要の周波数の信号を発生する電圧制御発振器と、この
電圧制御発振器の出力を受け1周期毎にカウントアップ
し前記外部から指定した値Nに従いモジュロN計数値n
を出力することによりN分周するプログラマブル分周器
と、このプログラマブル分周器からの前記モジュロN計
数値nを受けK・(n/N)なる演算により出力位相信
号を発生する第2の位相変換回路と、この第2の位相変
換回路からの前記出力位相信号と前記第1の位相変換回
路からの前記基準位相信号とのモジュロK差分を発生す
る加算器と、この加算器からの前記モジュロK差分を受
けてアナログ信号に変換するD/A変換器と、このD/
A変換器の出力を受けて平滑化し前記制御電圧として前
記電圧制御発振器へ出力するループフィルタとを備えて
いる。
イザは、あらかじめ定めたステップ周波数に外部から指
定した値N(Nは自然数)をかけた所要の周波数の信号
を発生するための基準発振器と、この基準発振器の出力
を受け1周期毎にカウントアップしモジュロM(Mは自
然数)計数値mを出力することによりM分周して前記ス
テップ周波数を発生する分周器と、この分周器からの前
記モジュロM計数値mを受けK・(m/M)(Kは自然
数)なる演算により基準位相信号を発生する第1の位相
変換回路と、制御電圧により出力位相を制御されて前記
所要の周波数の信号を発生する電圧制御発振器と、この
電圧制御発振器の出力を受け1周期毎にカウントアップ
し前記外部から指定した値Nに従いモジュロN計数値n
を出力することによりN分周するプログラマブル分周器
と、このプログラマブル分周器からの前記モジュロN計
数値nを受けK・(n/N)なる演算により出力位相信
号を発生する第2の位相変換回路と、この第2の位相変
換回路からの前記出力位相信号と前記第1の位相変換回
路からの前記基準位相信号とのモジュロK差分を発生す
る加算器と、この加算器からの前記モジュロK差分を受
けてアナログ信号に変換するD/A変換器と、このD/
A変換器の出力を受けて平滑化し前記制御電圧として前
記電圧制御発振器へ出力するループフィルタとを備えて
いる。
【0010】前記第2の位相変換回路は、前記外部から
の指定した値Nに対して値K/Nを発生する読み出し専
用メモリと、この読み出し専用メモリからの前記値K/
Nと前記プログラマブル分周器からの前記モジュロN計
数値nとを受ける乗算器とを含んで構成されていてもよ
い。
の指定した値Nに対して値K/Nを発生する読み出し専
用メモリと、この読み出し専用メモリからの前記値K/
Nと前記プログラマブル分周器からの前記モジュロN計
数値nとを受ける乗算器とを含んで構成されていてもよ
い。
【0011】
【実施例】次に本発明について図面に参照して説明する
。
。
【0012】本発明による周波数シンセサイザの一実施
例を図1に示す。図1において、7は位相変換回路,8
は2進の加算器,9は位相変換回路,10はD/A変換
器であり、その他の構成要素は図3におけると同じもの
である。図2は図1におけるプログラマブル分周器6と
位相変換回路9を示す。91は外から与えられた数値N
に対してK/Nなる数値を発生する読み出し専用メモリ
(ReadOnlyMemory;ROM)、92は乗
算器である。
例を図1に示す。図1において、7は位相変換回路,8
は2進の加算器,9は位相変換回路,10はD/A変換
器であり、その他の構成要素は図3におけると同じもの
である。図2は図1におけるプログラマブル分周器6と
位相変換回路9を示す。91は外から与えられた数値N
に対してK/Nなる数値を発生する読み出し専用メモリ
(ReadOnlyMemory;ROM)、92は乗
算器である。
【0013】プログラマブル分周器6は、VCO5出力
の1周期毎にカウントアップし、モジュロN計数値n(
n=0,1,2,…,N−1)を出力する。プログラマ
ブル分周器6及びROM91の出力が乗算器92に入力
されるので、乗算器92の出力に於いてθO =K・(
n/N)(n=0,1,2,…N−1)なる変換位相が
得らる。同様にして、位相変換回路7に於いてはθR=
K・(m/M)(m=0,1,2,…,M−1)なる変
換位相が得られる。これらの変換位相は、0〜Kまでの
値をとるモジュロK位相である。
の1周期毎にカウントアップし、モジュロN計数値n(
n=0,1,2,…,N−1)を出力する。プログラマ
ブル分周器6及びROM91の出力が乗算器92に入力
されるので、乗算器92の出力に於いてθO =K・(
n/N)(n=0,1,2,…N−1)なる変換位相が
得らる。同様にして、位相変換回路7に於いてはθR=
K・(m/M)(m=0,1,2,…,M−1)なる変
換位相が得られる。これらの変換位相は、0〜Kまでの
値をとるモジュロK位相である。
【0014】加算器8は、θR −θO なる2進加算
モジュロK演算を行い、位相差を出力する。例えばK=
8の場合について説明する。今、θR の方が位相が1
単位(1/8周期)進んでいる場合には、位相差は次の
ようになる。
モジュロK演算を行い、位相差を出力する。例えばK=
8の場合について説明する。今、θR の方が位相が1
単位(1/8周期)進んでいる場合には、位相差は次の
ようになる。
【0015】
【0016】θO の方がθR よりも2単位(2/8
周期)進んでいる場合には次のようになる。
周期)進んでいる場合には次のようになる。
【0017】
【0018】この様にして、モジュロK2進加算により
常に正しく位相差が検出できる。しかも位相差検出動作
の速さは、計数値nの動作速度がVCO5の出力周波数
fO であり、位相差が θR −θO =K(m/M−n/N) ……(6)
で表わされる事から (K/N)・fO =(K/N)・NΔf=K・Δ
f…(7)となり、ΔfのK倍となる。通常Kは2進8
ビット、即ち、256あるいは必要に応じてより大きく
、最大Nまでとる事ができる。
常に正しく位相差が検出できる。しかも位相差検出動作
の速さは、計数値nの動作速度がVCO5の出力周波数
fO であり、位相差が θR −θO =K(m/M−n/N) ……(6)
で表わされる事から (K/N)・fO =(K/N)・NΔf=K・Δ
f…(7)となり、ΔfのK倍となる。通常Kは2進8
ビット、即ち、256あるいは必要に応じてより大きく
、最大Nまでとる事ができる。
【0019】以上説明したように本実施例は、図3の従
来例に比べて遥かに速い位相比較(位相差検出)動作が
可能であり、位相比較動作を行う加算器8の出力におい
ては式(7)により基本的にKΔfの成分かその高調波
成分しか発生しない。従ってLPF4の帯域幅は、図3
の従来例に比べて、式(7)によりK倍、即ち遥かに広
帯域にとる事ができる。従って、VCO5の位相は強固
に基準発振器1の位相に位相同期され、VCO5の内部
雑音に起因する位相雑音は確実に抑圧される。
来例に比べて遥かに速い位相比較(位相差検出)動作が
可能であり、位相比較動作を行う加算器8の出力におい
ては式(7)により基本的にKΔfの成分かその高調波
成分しか発生しない。従ってLPF4の帯域幅は、図3
の従来例に比べて、式(7)によりK倍、即ち遥かに広
帯域にとる事ができる。従って、VCO5の位相は強固
に基準発振器1の位相に位相同期され、VCO5の内部
雑音に起因する位相雑音は確実に抑圧される。
【0020】ステップ幅Δfの小さい事は大きなNを意
味するから、式(7)に於いてはKをほぼN程度の大き
さに選べば位相比較器動作の速さはほぼf0そのものの
大きさになり、PLLの帯域幅(LPF4の帯域幅)を
充分広くしてVCO5の内部雑音に起因する出力位相雑
音を有効に抑圧する事ができる。
味するから、式(7)に於いてはKをほぼN程度の大き
さに選べば位相比較器動作の速さはほぼf0そのものの
大きさになり、PLLの帯域幅(LPF4の帯域幅)を
充分広くしてVCO5の内部雑音に起因する出力位相雑
音を有効に抑圧する事ができる。
【0021】
【発明の効果】本発明により次の効果が実現できる。
【0022】(1)小さいステップ幅Δfに対しても充
分広帯域なPLL特性を有する周波数シンセサイザを実
現できる。
分広帯域なPLL特性を有する周波数シンセサイザを実
現できる。
【0023】(2)その結果、VCOの内部雑音に起因
する出力位相雑音を抑圧する事ができる。
する出力位相雑音を抑圧する事ができる。
【0024】(3)PLLを広帯域にできるので、周波
数設定に対する応答の速い周波数シンセサイザを実現す
る事ができる。
数設定に対する応答の速い周波数シンセサイザを実現す
る事ができる。
【0025】(4)以上の特性により、小さいステップ
幅を要求される移動体通信や、高速応答を要求される周
波数ホッピングスペクトル拡散通信やその他の広汎な分
野に応用が可能である。
幅を要求される移動体通信や、高速応答を要求される周
波数ホッピングスペクトル拡散通信やその他の広汎な分
野に応用が可能である。
【図1】本発明の一実施例のブロック図である。
【図2】図1におけるプログラマブル分周器6及び位相
変換回路9のブロック図である。
変換回路9のブロック図である。
【図3】従来の周波数シンセサイザの一例のブロック図
である。
である。
1 基準発振器
2 分周器
4 ループフィルタ
5 電圧制御発振器
6 プログラムブル分周器
7,9 位相変換回路
8 加算器
10 D/A変換器
Claims (2)
- 【請求項1】 あらかじめ定めたステップ周波数に外
部から指定した値N(Nは自然数)をかけた所要の周波
数の信号を発生するための基準発振器と、この基準発振
器の出力を受け1周期毎にカウントアップしモジュロM
(Mは自然数)計数値mを出力することによりM分周し
て前記ステップ周波数を発生する分周器と、この分周器
からの前記モジュロM計数値mを受けK・(m/M)(
Kは自然数)なる演算により基準位相信号を発生する第
1の位相変換回路と、制御電圧により出力位相を制御さ
れて前記所要の周波数の信号を発生する電圧制御発振器
と、この電圧制御発振器の出力を受け1周期毎にカウン
トアップし前記外部から指定した値Nに従いモジュロN
計数値nを出力することによりN分周するプログラマブ
ル分周器と、このプログラマブル分周器からの前記モジ
ュロN計数値nを受けK・(n/N)なる演算により出
力位相信号を発生する第2の位相変換回路と、この第2
の位相変換回路からの前記出力位相信号と前記第1の位
相変換回路からの前記基準位相信号とのモジュロK差分
を発生する加算器と、この加算器からの前記モジュロK
差分を受けてアナログ信号に変換するD/A変換器と、
このD/A変換器の出力を受けて平滑化し前記制御電圧
として前記電圧制御発振器へ出力するループフィルタと
を備えたことを特徴とする周波数シンセサイザ。 - 【請求項2】 前記第2の位相変換回路は、前記外部
からの指定した値Nに対して値K/Nを発生する読み出
し専用メモリと、この読み出し専用メモリからの前記値
K/Nと前記プログラマブル分周器からの前記モジュロ
N計数値nとを受ける乗算器とを含むことを特徴とする
請求項1記載の周波数シンセサイザ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3032548A JP3019434B2 (ja) | 1991-02-27 | 1991-02-27 | 周波数シンセサイザ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3032548A JP3019434B2 (ja) | 1991-02-27 | 1991-02-27 | 周波数シンセサイザ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04271519A true JPH04271519A (ja) | 1992-09-28 |
JP3019434B2 JP3019434B2 (ja) | 2000-03-13 |
Family
ID=12361988
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3032548A Expired - Fee Related JP3019434B2 (ja) | 1991-02-27 | 1991-02-27 | 周波数シンセサイザ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3019434B2 (ja) |
-
1991
- 1991-02-27 JP JP3032548A patent/JP3019434B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP3019434B2 (ja) | 2000-03-13 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991207 |
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