JP3086706B2 - ラショナル分周装置及びそれを用いる周波数シンセサイザ - Google Patents

ラショナル分周装置及びそれを用いる周波数シンセサイザ

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JP3086706B2 JP09508304A JP50830497A JP3086706B2 JP 3086706 B2 JP3086706 B2 JP 3086706B2 JP 09508304 A JP09508304 A JP 09508304A JP 50830497 A JP50830497 A JP 50830497A JP 3086706 B2 JP3086706 B2 JP 3086706B2
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Description

【発明の詳細な説明】 技術分野 本発明は有理数（ラショナル）分周装置及びそれを用
いる周波数シンセサイザに係り、特に任意の有理数値を
入力可能としたラショナル分周装置及びそれを用いて基
準周波数の非整数倍の出力周波数信号を低スプリアスで
出力し得るようにした周波数シンセサイザに関する。
背景技術 周知のように、位相ロックドループ（PLL）回路を利
用した周波数シンセサイザの基本構成は、図13に示すよ
うに構成されている（但し、分周器６に入力される分周
比はＮ（N:整数）のみとする）。
すなわち、図13において、入力端子１から入力した基
準周波数frefを有した基準周波数信号ａは位相検波器２
へ入力される。
この位相検波器２は基準周波数信号ａと分周器６から
出力された分周信号ｂとの位相差を検出して、位相差に
比例する電圧を有した位相差信号ｃを出力する。
そして、この位相検波器２から出力された位相差信号
ｃはループフィルタ３で、高周波成分が除去されたの
ち、新たな位相差信号c1として電圧制御発振器（VCO）
４へ入力される。
このVCO4は位相差信号c1の信号値に比例する出力周波
数foutを有する出力周波数信号ｄを出力端子５へ出力す
る。
また、このVCO4から出力された出力周波数信号ｄは分
周器６へ入力される。
この分周器６は出力周波数信号ｄの周波数を外部から
入力された分周比Ｎ（N:整数）で分周して分周信号ｂと
して位相検波器２へ印加する。
このようなPLL回路を利用した周波数シンセサイザに
おいて、出力端子５から出力される出力周波数信号ｄの
出力周波数foutは次式に示されるように基準周波数fref
のＮ倍となる。
fout＝Ｎ・fref この式においてＮは整数であるので、図13に示すよう
なPLL回路を利用した周波数シンセサイザの基本構成の
出力周波数foutは基準周波数frefの整数倍の値しか取り
得ない。
なお、出力周波数foutのステップサイズを小さくする
ために基準周波数frefを低く設定すると、PLL回路のル
ープ応答特性が低下する等の問題が生じる。
そこで、基準周波数の非整数倍の出力周波数信号を出
力し得るようにするため、基準周波数frefの有理数倍の
出力周波数foutを得るフラクショナルＮ手法を採用した
周波数シンセサイザが米国特許No.3,928,813によって提
唱されている。
すなわち、このフラクショナルＮ手法による周波数シ
ンセサイザでは、図13に示すようなPLL回路を利用した
周波数シンセサイザにおいて、図14に示すように、分周
器６へ設定する分周比が一定周期毎にＮから（Ｎ＋１）
に切換えられる。
例えば、分周器６へ設定する分周比Ｎが10回に１回の
割合で、分周比（Ｎ＋１）に置換されたとすると、全体
としての出力周波数foutは基準周波数frefのＮ倍でな
く、［N.1］倍の値となる。
したがって、このフラクショナルＮ手法による周波数
シンセサイザによれば、次式に示されるように基準周波
数frefに対して任意の有理数［N.J］倍の出力周波数f
outが得られる。
fout＝［N.J］・fref なお、この式においてＮは整数値であり、Ｊはフラク
ショナル値と称される小数値（小数点以下の値）であ
る。
また、以上のようなPLL回路を利用したフラクショナ
ルＮ手法による周波数シンセサイザにおいて、PLL回路
内に周波数変調をかける場合、図15に示すように、VCO4
の入力段に、信号合成器７を介して、入力端子８から周
波数fmを有した変調信号ｅを印加することが考えられて
いる。
しかし、このような周波数変調手法では、PLL帯域内
での低域減衰特性のため、直流（DC）及び帯域内での周
波数変調ができない問題点がある。
このような不都合を解消するために、図15において破
線で示すように、積分器９により位相検波器２の出力に
変調波を積分した電圧を印加する手法が考えられる。
しかし、この手法では、積分器９の出力が飽和するた
めに直流（DC）まで変調することはできなかった。
この問題を解消するために、分周器６の分周比を変化
させて前記積分器を飽和させない手法が米国特許No.4,5
46,331によって提唱されている。
しかしながら、図13に示すPLL回路を利用したフラク
ショナルＮ手法を採用した周波数シンセサイザにおいて
もまだ解消すべき次のような課題があった。
すなわち、このフラクショナルＮ手法においては、分
周器６の分周値は瞬時的Ｎ又は（Ｎ＋１）であるので、
位相検波器２に対する基準周波数信号ａと分周信号ｂと
の間には、たとえPLL回路がロック状態であったとして
も、位相誤差が発生する。
その結果、位相差信号ｃにこの位相誤差が周期的に混
入すると、周期的な位相差誤差が混入した位相差信号ｃ
（c1）はVCO4へ入力することになるので、VOC4から出力
される出力周波数信号ｄにおいて、キャリア周波数近傍
に除去し難いフラクショナルスプリアスが発生する。
図3Aは分周器６に設定される分周比（N,N＋１）の小
数値部分の瞬時値を示す。
また、図4Aは位相検波器２の入力段における基準周波
数信号ａと分周信号ｃとの間の位相誤差Ｅを示す。
すなわち、このような位相誤差Ｅが位相差信号ｃに重
畳されて、VCO4へ入力されることになる。
図５は横軸をキャリア周波数からのオフセット周波数
fOFFに対する各スプリアスレベルを示す。
なお、図3A,図4A及び図５に示す各特性値は、クロッ
ク周波数を500kHz,分周比Ｎから分周比（Ｎ＋１）に置
換する割合を1/1,000と設定した場合における図13に示
すフラクショナルＮ手法を採用した周波数シンセサイザ
の動作をシミュレーション手法で算出した値である。
このように図５に示すフラクショナルスプリアス特性
においては、キャリア近傍で一定周波数毎に高いレベル
を有した大きなピーク値が発生していることが理解でき
る。
また、前述した米国特許No.4,546,331に開示された周
波数変調手法を採用すると、多くの追加回路と複雑な制
御が必要である。
このようなフラクショナルＮ手法を採用した周波数シ
ンセサイザ特有の問題点を解消するために、図16に示す
ようなマルチプルモジュレータ・フラクショナルＮ手法
を採用した周波数シンセサイザが米国特許No.5,038,117
によって提唱されている。
このマルチプルモジュレータ・フラクショナルＮ手法
においては、分周器６へ設定される分周比は、入力端子
13を介して入力された整数値Ｎと演算回路15から出力さ
れる整数の変調値αＫ（ｋ＝0,1,2,3…ｎ−１）とを加
算器14で加算した値とされている。
この場合、演算回路15においては、入力端子16から入
力された小数値Ｊ（１＜Ｊ＜０）を互いに直列接続され
たｎ個の変調回路17で順番に累積加算して得られた値を
整数の変調値αＫ（ｋ＝0,1,2,3…ｎ−１）として出力
する。
各変調回路17は、クロック端子18から入力されたクロ
ック信号CLKに同期して小数値Ｊを累積して［１］値を
越えるとオーバフロー信号を出力する累積加算器17a
と、加算器17bと、微分器17cとで構成されている。
そして、このような構成のマルチプルモジュレータ・
フラクショナルＮ手法を採用した周波数シンセサイザに
おいて、PLL回路の出力端子５から出力される出力周波
数信号ｄの出力周波数foutを変調する場合は、演算回路
15に印加する小数値Ｊを（Ｊ＋ΔＪ）に変化させればよ
い。
その結果、出力周波数信号ｄの出力周波数foutは、図
17A,B及び次式に示すように、 fout＝［N.J＋ΔＪ］・fref となる。
ここで、（Ｊ±ΔＪ）は小数点以下の小数値となるの
で、０＜Ｊ＋ΔＪ＜１となる。
この場合、Ｊも当然小数点以下の小数値であるので、
０＜Ｊ＜１となる。
したがって、Ｊ＋ΔＪが１を越えるような場合には、
整数値Ｎとの関係でその変調幅は制限を受けるか、ある
いはそれをさけるために別の工夫を施すことが必要とな
る可能性がある。
また、図16に示すマルチプルモジュレータ・フラクシ
ョナルＮ手法を採用した周波数シンセサイザにおいては
構造化スプリアスが含まれる。
この構造化スプリアスについて説明を行うと、例えば
1/2,3/4のように分母が小さい整数で示される有理数が
演算回路15へ入力された場合に、位相検波器２におい
て、位相誤差Ｅが図3Aに示すように、周期の短いパター
ンのみを有することになる。
その結果、特定の周波数値に誤差エネルギが集中し
て、周期的に生じる少ないスプリアスに対して多くの誤
差エネルギが集中して、結果的に少数の特定周波数にお
いて高いレベルを有した構造化スプリアスが発生するこ
とになる。
この少数の特定周波数に発生する高レベルの構造化ス
プリアスが発生することを回避するために、ディザ信号
を少数分周比に混入することが特開平６−244721号によ
って提唱されている。
しかし、このディザ信号を小数分周比に混入するため
には多くの複雑な回路が必要であり、周波数シンセサイ
ザ全体の回路構成がより一層複雑化する。
一方、特開平２−198224号にも上述した米国特許No.
4,546,331とほぼ同じと見られる技術がに開示されてい
る。
したがって、この特開平２−198224号の技術において
も上述した構造化スプリアスが発生するものと考えられ
るが、それについては触れられていない。
また、この特開平２−198224号においては周波数変調
については特に触れられていないが、上述した米国特許
No.4,546,331のような不便さはないものと考えられる。
以上説明したように、従来の周波数シンセサイザにお
いては一長一短はあるものの共通して主に下記のような
課題が存在する。
（１）高レベルのフラクショナルスプリアスを簡単には
低減することができない。
（２）高レベルの構造化スプリアスを簡単には低減する
ことができない。
（３）周波数変調範囲が制限される。
発明の開示 本発明は以上のような事情に鑑みてなされたものであ
り、分周器へ設定する分周値を演算する演算回路の構成
を、それに用いられる整数値と小数値とを含む有理数状
態で演算する複数の累積加算器が容易に縦列接続可能な
構成とすることにより、簡単な構成で、フラクショナル
スプリアスを抑制することができると共に，周波数変調
範囲を大きく設定可能となり、かつ構造化スプリアスを
簡単に低減することができるラショナル分周装置及びそ
れを用いた周波数シンセサイザを提供することを目的と
する。
本発明の一態様によると、入力信号に対応した周波数
を有する周波数信号を出力する可変周波数発振器と、可
変周波数発振器から出力された出力周波数信号の周波数
を印加された整数の分周比で分周する分周器と、基準周
波数信号と分周器から出力された分周信号との位相差を
検出して位相差に対応する位相差信号を可変周波数発振
器へ送出する位相検波器と、入力された整数値と小数値
とからなる有理数を受けて、平均すれば前記有理数とな
る分周比であって瞬時的に変化する整数値で示される分
周比を算出して、前記分周器へ出力する演算回路とを具
備し、前記演算回路は、有理数が入力される先頭の累積
加算器を含む互いに直列接続された複数の累積加算器
と、最終段の累積加算器の出力値から整数値を抽出する
整数値抽出回路と、整数値抽出回路で抽出された整数値
を、分周器へ分周比として送出すると共に前記各累積加
算器へ帰還値として送出する遅延回路とを有し、前記各
累積加算器は、入力された有理数又は前段の累積加算器
の出力値に対して、一つ前のクロック周期で自己が算出
した算出値を加算し、かつ遅延回路からの帰還値を減算
して出力する周波数シンセサイザが提供される。
また、本発明の別の態様によると、入力された周波数
信号の周波数を印加された整数の分周比で分周する分周
器と、入力された整数値と小数値とからなる有理数を受
けて、平均すれば前記有理数となる分周比であって瞬時
的に変化する整数値で示される分周比を算出して、前記
分周器へ出力する演算回路とを具備し、前記演算回路
は、有理数が入力される先頭の累積加算器を含む互いに
直列接続された複数の累積加算器と、最終段の累積加算
器の出力値から整数値を抽出する整数値抽出回路と、こ
の整数値抽出回路で抽出された整数値を、分周器へ分周
比として送出すると共に各累積加算器へ帰還値として送
出する遅延回路とを有し、前記各累積加算器は、入力さ
れた有理数又は前段の累積加算器の出力値に対して、一
つ前のクロック周期で自己が算出した算出値を加算し、
かつ遅延回路からの帰還値を減算して出力するラショナ
ル分周装置が提供される。
また、本発明の別の態様によると、入力信号に対応し
た周波数を有する周波数信号を出力する可変周波数発振
器と、前記可変周波数発振器から出力された出力周波数
信号の周波数を印加された整数の分周比で分周する分周
器と、基準周波数信号と前記分周器から出力された分周
信号との位相差を検出して位相差に対応する位相差信号
を前記可変周波数発振器へ送出する位相検波器と、入力
された整数値（Ｉ）と小数値（Ｊ）とからなる有理数
（Ｋ）とを受けて、前記分周器に整数の分周信号（α
ｋ）を与える演算回路とを具備する周波数シンセサイザ
であって、前記演算回路は、少なくとも３段に縦列接続
された積分機能を有する複数の累積加算器を含み、前記
整数値（Ｉ）と小数値（Ｊ）とからなる有理数（Ｋ）に
基づいて前記整数の分周信号（αｋ）を出力するもの
で、前記各累積加算器は、入力された有理数又は前段の
累積加算器の出力値と帰還値とを加算して出力する加算
器と、この加算器の出力値のうちの整数値と前記遅延回
路から出力された整数の帰還値を減算して整数の出力値
を出力する減算器と、この減算器の整数の出力値と前記
加算器の出力値のうちの小数値とを合成して遅延して前
記加算器へ帰還値として送出する回路内遅延回路と、前
記減算器の整数の出力値と前記加算器の出力値のうちの
小数値とを合成して次段の累積加算器又は前記整数値抽
出回路へ出力値として出力する出力手段とを有すること
を特徴とする周波数シンセサイザが提供される。
また、本発明の別の態様によると、入力された周波数
信号の周波数を印加された整数の分周比で分周する分周
器と、入力された整数値（Ｉ）と小数値（Ｊ）とからな
る有理数（Ｋ）とを受けて、前記分周器に整数の分周信
号（αｋ）を与える演算回路とを具備するラショナル分
周装置であって、前記演算回路は、少なくとも３段に縦
列接続された積分機能を有する複数の累積加算器を含
み、 前記整数値（Ｉ）と小数値（Ｊ）とからなる有理数
（Ｋ）に基づいて前記整数の分周信号（αｋ）を出力す
るもので、前記各累積加算器は、入力された有理数又は
前段の累積加算器の出力値と帰還値とを加算して出力す
る加算器と、この加算器の出力値のうちの整数値と前記
遅延回路から出力された整数の帰還値を減算して整数の
出力値を出力する減算器と、この減算器の整数の出力値
と前記加算器の出力値のうちの小数値とを合成して遅延
して前記加算器へ帰還値として送出する回路内遅延回路
と、前記減算器の整数の出力値と前記加算器の出力値の
うちの小数値とを合成して次段の累積加算器又は整数値
抽出回路へ出力値として出力する出力手段とを有するこ
とを特徴とするラショナル分周装置が提供される。
さらに、本発明の別の態様によると、可変発振器と、
前記可変発振器からの周波数信号を設定値に対応して整
数の分周比で分周して出力する分周器と、基準信号と前
記分周器からの分周信号との位相差を検出して位相差に
対応する位相差信号を前記可変発振器へ送出する位相検
波器と、少なくとも３段以上で縦列接続された複数個
（ｎ）の積分器を有し、整数値（Ｉ）と小数値（Ｊ）と
からなる有理数（I,J）を受けて演算し、その演算結果
を前記分周器に設定することにより、前記分周器が出力
する分周信号に平均すれば有理数周波数成分と、ほぼ６
×ｎ（dB/オクターブ）の傾きで低域周波数領域に向か
って減少する誤差周波数成分とを含ませる演算回路とを
具備し、前記演算回路は、少なくとも３段に縦列接続さ
れた積分機能を有する複数の累積加算器を含み、前記整
数値（Ｉ）と小数値（Ｊ）とからなる有理数（Ｋ）に基
づいて前記整数の分周信号（αｋ）を出力するもので、
前記各累積加算器は、入力された有理数又は前段の累積
加算器の出力値と帰還値とを加算して出力する加算器
と、この加算器の出力値のうちの整数値と前記遅延回路
から出力された整数の帰還値を減算して整数の出力値を
出力する減算器と、この減算器の整数の出力値と前記加
算器の出力値のうちの小数値とを合成して遅延して前記
加算器へ帰還値として送出する回路内遅延回路と、前記
減算器の整数の出力値と前記加算器の出力値のうちの小
数値とを合成して次段の累積加算器又は整数値抽出回路
へ出力値として出力する出力手段とを有し、前記可変発
振器、分周器及び位相検波器からなるループの低域特性
により、前記誤差周波数成分を減衰しやすく構成したこ
とを特徴とする周波数シンセサイザが提供される。
このように構成されたラショナル分周装置及びそれを
用いた周波数シンセサイザにおいて、フラクショナルス
プリアスを低減できる理由を説明する。
一般的に、位相検波器と可変周波数発振器と分周器と
の閉ループで構成されるPLL回路は、可変周波数発振器
から外部へ出力される出力周波数信号のキャリア周波数
から十分離れた位置の周波数を有する雑音（ノイズ）や
スプリアスはPLL回路自体が有するループ減衰特性で十
分減衰できる特性を有している。
このPLL回路特性に注目して、本発明の周波数シンセ
サイザにおいては、分周器に順番に印加する分周比を順
次演算していく演算回路において、分周器に対する分周
比の切換特性に対して、微分特性を持たせるために、縦
列接続された複数の累積加算器を用い、整数値抽出回路
で累積加算器の出力値から小数値を切捨て、整数値のみ
を抽出して、この抽出された整数値を分周比として、さ
らに、この分周比を遅延させて、各累積加算器へ帰還さ
せている。
その結果、PLL回路がロック状態に移行した定常状態
において、位相検波器へ入力される基準周波数信号と分
周器から出力される分周信号との間に発生する瞬時的な
位相誤差の発生周期が一様でなく、ナイキスト周波数以
下に分散し、キャリア近傍のスプリアスは微分特性によ
り減衰するため、帯域外のこの位相誤差に起因して出力
周波数信号に現れる各スプリアスを上述したPLL回路自
体が有するループ減衰特性で減衰することによって全帯
域で低スプリアスの出力信号が得られる。
さらに、本発明の周波数シンセサイザにおいて、演算
回路は入力される有理数全体を累積加算することができ
る構成であるために、出力周波数信号を周波数変調する
場合には、演算回路へ印加する有理数全体に対して変調
を加えることが可能であり、この場合の変調幅は、整数
値と小数値とを加算した有理数全体に対して変調幅を設
定可能である。
この場合、最終的に分周器へ入力される分周比が整数
値の条件を満たしておればよく、変調結果として、分周
比の整数値が変化してもよいので、変調幅を任意の値に
設定可能である。
また、本発明のラショナル分周装置においては、結果
的に、入力された周波数信号の周波数を分周する平均的
な分周比を整数値のみならず、整数値と小数値とからな
る有理数に設定可能である。
その結果、本発明のラショナル分周装置においては、
入力周波数信号の周波数を任意の周波数に変換すること
が可能となる。
この場合、変換された周波数信号における瞬時的に発
生するキャリア周波数からの誤差周波数の発生が一様に
広がるようになるので、特定周波数に大きなスプリアス
が発生することが防止される。
図面の簡単な説明 図１は本発明の第１実施形態に係るラショナル分周装
置及びそれを用いる周波数シンセサイザの概略構成を示
すブロック図； 図２は図１のラショナル分周装置及びそれを用いる周
波数シンセサイザに組込まれた演算回路の詳細回路図； 図3A,B及びＣは図１のラショナル分周装置及びそれを
用いる周波数シンセサイザの分周器の出力の瞬時値特性
を従来装置それと比較して示す図； 図4A,B及びＣは図１のラショナル分周装置及びそれを
用いる周波数シンセサイザの位相検波器の入力段におけ
る位相誤差の瞬時値特性を従来装置のそれと比較して示
す図； 図５は従来装置の出力周波数信号に含まれるスプリア
スの特性図； 図６は本発明の第１実施形態によるラショナル分周装
置及びそれを用いる周波数シンセサイザに２段の累積加
算器を用いた場合における出力周波数信号に含まれるス
プリアスの特性図； 図７は本発明の第１実施形態によるラショナル分周装
置及びそれを用いる周波数シンセサイザに３段の累積加
算器を用いた場合における出力周波数信号に含まれるス
プリアスの特性図； 図8A及びＢは本発明の第１実施形態によるラショナル
分周装置及びそれを用いる周波数シンセサイザに５段の
累積加算器を用いた場合における出力周波数信号に含ま
れるスプリアスの特性図； 図９は本発明の第２実施形態に係るラショナル分周装
置及びそれを用いる周波数シンセサイザに組込まれた演
算回路の詳細回路図； 図10は図９の演算回路を構成する各累積加算器のブロ
ック図； 図11は本発明の第３実施形態に係るラショナル分周装
置及びそれを用いる周波数シンセサイザに組込まれた演
算回路の詳細回路図； 図12は本発明の第４実施形態に係るラショナル分周装
置及びそれを用いる周波数シンセサイザに組込まれた各
累積加算器のブロック図； 図13は従来のフラクショナルＮ方式を採用した周波数
シンセサイザの概略構成を示すブロック図； 図14は従来の周波数シンセサイザの分周器に設定され
る分周比の波形図； 図15は従来の周波数シンセサイザに周波数変調機能を
組込んだ場合の概略構成を示すブロック図； 図16は従来のマルチプルモジュレータ・フラクショナ
ルＮ方式を採用した周波数シンセサイザの概略構成を示
すブロック図；及び 図17A及びＢは図16の周波数シンセサイザの変調特性
図である。
発明を実施するための最良の形態 以下本発明の各実施形態を説明する。
（第１実施形態） 図１は本発明の第１実施形態のラショナル分周装置及
びそれを用いる周波数シンセサイザの概略構成を示すブ
ロック図である。
なお、図１において図13,図16に示した従来の周波数
シンセサイザと同一部分には同一符号を付して重複する
部分の詳細説明は省略するものとする。
すなわち、図１において、入力端子１から入力した基
準周波数frefを有した基準周波数信号ａは位相検波器２
へ入力される。
この位相検波器２は基準周波数信号ａと分周器６から
出力された分周信号ｂとの位相差を検出して、位相差に
比例する電圧を有した位相差信号ｃを出力する。
この位相検波器２から出力された位相差信号ｃはルー
プフィルタ３で、高周波成分が除去されたのち、新たな
位相差信号c1として可変周波数発振器としてのVCO（電
圧制御発振器）４へ入力される。
このVCO4は位相差信号c1の信号値に比例する出力周波
数foutを有する出力周波数信号ｄを出力端子５へ出力す
る。
また、このVCO4から出力された出力周波数信号ｄは分
周器６へ入力される。
この分周器６は出力周波数信号ｄの周波数を外部から
入力された分周比Ｉ（I:整数）で分周して分周信号ｂと
して位相検波器２へ印加する。
そして、この分周器６へ設定される分周比Ｉは演算回
路21から供給される。
この演算回路21には入力端子16を介して有理数値［I.
J］が入力される。
この有理数値［I.J］はｉビット構成の整数値Ｉと、
ｊビット構成のフラクショナル値と称される小数値Ｊと
で構成されている。
さらに、この演算回路21には入力端子18からクロック
信号CLKが入力される。
この演算回路21は分周器６と共に、ラショナル分周装
置を構成するもので、ｉビット構成の演算結果を分周比
Ｉとして分周器６へ印加する。
この演算回路21は、例えば図２に示すように、互いに
縦列接続されたｎ個（ｎ≧３）の累積加算器22と、最終
段（ｎ番目）の累積加算器22から出力された有理数値か
らなる加算値のうちの整数値Ｉを抽出する整数値抽出回
路23と、この整数値抽出回路23で抽出された整数値Ｉを
１クロック周期T0分遅延させる遅延回路24とで構成され
ている。
この遅延回路24から出力されたｉビット構成の整数値
Ｉは分周比として分周器６へ送出されると共に、帰還値
として各累積加算器22へ帰還される。
各累積加算器22,整数値抽出回路23,遅延回路24には入
力端子18から入力されたクロック信号CLKが印加されて
いる。
各累積加算器22において、前段の累積加算器22から出
力された有理数値及び帰還値が加算器25へ入力される。
また、この加算器25には加算結果を遅延回路26で１ク
ロック周期T0分遅延された加算結果が入力される。
すなわち、各累積加算器22は、加算器25を用いて、前
段の累積加算器22から入力された有理数値に対して、１
クロック周期前の出力値を加算し、かつ１クロック前の
加算値を加算して、次段の累積加算器22へ送出する。
なお、先頭（ｎ＝１）の累積加算器22には入力端子16
を介して入力された（ｉ＋ｊ）ビットの有理数［I.J］
が入力される。
次に、図２に示す演算回路21の具体的動作を式を用い
て説明する。
この演算回路21で演算される各値をｚ関数で表現する
と、演算回路21内の各遅延回路24,26の出力値はそれぞ
れ入力値に［z-1］を乗算した値となる。
また、演算回路21内の１番目からｎ番目までの各累積
加算器22の各加算器25の加算値をM1（ｚ），…,M
n（ｚ）とすると、これらのM1（ｚ）,M2（ｚ），…,Mn
（ｚ）はそれぞれ以下の式で表される。
M1（ｚ）＝［I.J］＋z-1M1（ｚ）−z-1I（ｚ） …（１） M2（ｚ）＝［I.J］＋z-1M2（ｚ）−z-1I（ｚ） …（２） ・ ・ ・ ・ Mn-1（ｚ）＝［I.J］＋z-1Mn-1（ｚ）−z-1I（ｚ） …（３） Mn（ｚ）＝［I.J］＋z-1Mn（ｚ）−z-1I（ｚ） …（４） Ｉ（ｚ）＝Mn（ｚ）＋δＩ（ｚ） …（５） 但し、（５）式におけるδＩ（ｚ）は、最終段（ｎ番
目）の累積加算器22の加算器25から出力される有理数の
加算値から整数値抽出回路23で整数値Ｉ（Ｚ）のみを抽
出して、小数値Ｊ（ｚ）（下位ビット）を切捨たことに
よって生じる誤差である。
したがって、この（５）式からPLL回路内の分周器６
に印加される整数値Ｉ（ｚ）に対して、分周器６から出
力される分周信号ｂの平均値と瞬時値との間の誤差δＩ
（ｚ）が加算されたと見なせる。
この（５）式を変形して（６）が得られる。
Mn（ｚ）＝Ｉ（ｚ）−δＩ（ｚ） …（６） また、（４）式に（６）式を代入して、（７）式が得
られる。
Mn-1（ｚ）＝Ｉ（ｚ）−（１−z-1）δＩ（ｚ） …（７） また、（３）式に（７）式を代入して、（８）式が得
られる。
Mn-2（ｚ）＝Ｉ（ｚ）−（１−z-1）２δＩ（ｚ） …（８） 以下、同様にして（９）式が得られる。
M1（ｚ）＝Ｉ（ｚ）−（１−z-1）n-1δＩ（ｚ） …（９） この（９）式を（１）式へ代入すると（10）式が得ら
れる。
Ｉ（ｚ）＝［I.J］＋（１−z-1）ｎδＩ（ｚ） …（10） この（10）式の整数値Ｉ（ｚ）が分周器６へ分周比と
して設定されるので、PLL回路がロックした状態におい
ては、出力周波数信号ｄのｚ変換された出力周波数fout
（ｚ）は、基準周波数信号ａの基準周波数frefを用いて
（11）式で表現することができる。
fout（ｚ）＝［I.J］fref＋（１−z-1）ｎδＩ（ｚ）fref …（11） この（11）式より、出力周波数信号ｄの出力周波数f
outは、基準周波数frefの有理数倍の周波数成分｛［I.
J］fref）｝と、位相誤差（位相ジッタ）に起因して生
じるスプリアス成分｛（１−z-1）ｎδＩ（ｚ）fref｝
とで構成されていることが理解できる。
さらに、このスプリアス成分は、累積加算器22の設置
段数ｎと同じ次数ｎの微分特性（１−z-1）ｎを有して
いる。
したがって、この次数ｎ（設置段数）を増大させるこ
とによって、ノイズシェーピンク効果が高まり、構造ス
プリアスを含むキャリア周波数（＝［I.J］fref）近傍
のスプリアスレベルを低下させることが可能となる。
しかも、本発明の構成であれば、飽和することなく安
定に、累積加算器22の設置段数ｎを増して、次数ｎを増
大させることができる。
また、このキャリア近傍のスプリアスレベルが低下す
ることを定性的に説明するために、演算回路21に対し誤
差成分δＩ（ｚ）を入力とし、Ｉ（ｚ）を出力と考える
と、演算回路21において、整数値抽出回路23からみて、
その出力が遅延回路24及び各累積加算器22を経由して入
力へ戻る帰還経路が形成され、その帰還経路の各累積加
算器22による多段の積分器が接続されていると見なすこ
とができる。
したがって、結果的に、その積分器は帰還経路にある
ため、誤差成分δＩ（ｚ）に対しては微分特性を示すこ
とになる。
すなわち、この構成は高域通過フィルタと同じ構成と
なるので、上述したノイズシェーピンク効果が得られて
いるものであると考えられる。
この場合、累積加算器22の設置段数ｎによるノイズシ
ェーピンク効果は、６×ｎ（dB/オクターブ）で、低域
周波数領域において低下する傾向を示す。
このノイズシェーピンク効果は、時間領域での配列を
利用したシミュレーション演算を実施することによって
確認することが可能である。
次に、このシミュレーション演算の概略手順を以下に
説明する。
すなわち、演算回路21に対し入力される有理数を［I.
J］とし、演算回路21は３段の累積加算器22で構成さ
れ、それぞれ先頭から１番目,2番目,3番目の各累積加算
器22の出力値をS1（ｋ）,S2（ｋ）,S3（ｋ）と仮定し、
整数値抽出回路23の出力値をＩ（ｋ）と仮定すると、下
式が得られる。
S1（ｋ＋１）＝［I.J］＋S1（ｋ）−Ｉ（ｋ） …（12） S2（ｋ＋１）＝S1（ｋ＋１）＋S2（ｋ）−Ｉ（ｋ） …（13） S2（ｋ＋１）＝S2（ｋ＋１）＋S3（ｋ）−Ｉ（ｋ） …（14） Ｉ（ｋ）＝INTmax｛S3（ｋ）｝ …（15） 但し、（15）式において、INTmax｛S3（ｋ）｝はS
3（ｋ）以下の最大整数値を示す。
また、（12），（13），及び（14）において、Ｓ（ｋ
＋１）は出力値Ｓ（ｋ）の１クロック周期T0経過後の状
態を示す。
（14）式を変形すると（16）式が得られる。
S2（ｋ＋１）＝S3（ｋ＋１）−S3（ｋ）＋Ｉ（ｋ） …（16） （16）式を（13）へ代入すると（17）式が得られる。
S2（ｋ＋２）＝S3（ｋ＋２）−2S3（ｋ＋１）＋S3（ｋ） ＋2I（ｋ＋１）−Ｉ（ｋ） …（17） さらに、（17）式を（12）式へ代入して（18）式が得
られる。
S3（ｋ＋３）＝［I.J］＋3S3（ｋ＋２）−3S3（ｋ＋１） ＋3S3（ｋ）−3I（ｋ＋２）＋3I（ｋ＋１）−Ｉ（ｋ） …（18） この（18）式は、S3（ｋ）の初期値を与えることで一
義的に定まるために、（15）式より、分周器６へ与える
分周比Ｉ（ｋ）の瞬時値（誤差）δＩ（ｋ）が求められ
る。
この瞬時値（誤差）δＩ（ｋ）から、基準周波数fref
と分周器６から出力される分周信号ｃの瞬時周波数fdiv
との間の位相差δφ（ｋ）は次の手順で求まる。
fdiv（ｋ）＝fout/I（ｋ）， δφ（ｋ）＝２πfref/［（1/fref） −（1/fdiv（ｋ））］・［I.J］ …（19） この位相差δφ（ｋ）をフーリエ変換によって周波数
領域に変換した場合の位相差δφ（ｆ）（f;周波数）と
微小角変調理論から、単側波帯位相雑音£（ｆ）は（2
0）式で表現することができる。
£（ｆ）＝｛δφ（ｆ）/2｝２ …（20） 図3B,C、図4B,C,図6,図７は、それぞれ図１及び図２
に示す第１実施形態の周波数シンセサイザの動作を上述
したシミュレーション演算で算出した特性図である。
この場合の具体的条件は、図3A、図4A及び図５に示す
従来の周波数シンセサイザのシミュレーション条件と同
様である。
すなわち、クロック信号CLKのクロック周波数は500kH
z,有理数［I.J］の小数値Ｊは0.001にそれぞれ設定され
ているものとする。
さらに、累積加算器22が２段の場合と３段の場合につ
いてシミュレーション演算が実行された。
図3A,B及びＣは、従来シンセサイザ（図3A）と本実施
形態の２段の場合（図3B）と本実施形態の３段の場合
（図3C）とにおける分周器６に設定される分周比の少数
値部分の瞬時値を示す。
従来装置の特性（図3A）はある一定の周期が存在する
が、本実施形態の各特性（図3B），（図3C）において
は、累積加算器22の段数が高いほど周期性は薄れる。
図4A,B及びＣは、従来シンセサイザ（図4A）と本実施
形態の２段の場合（図4B）と本実施形態の３段の場合
（図4C）とにおける位相検波器２の入力段における基準
周波数信号ａと分周信号ｃとの間の位相誤差Ｅを示す。
従来装置の特性（図4A）は周期的な顕著な鋸歯状波形
となるが、本実施形態の各特性（図4B），（図4C）にお
いては、累積加算器22の段数が高いほど、波形が崩れ、
周期性は薄れる。
図5,図6,図７は、それぞれ従来シンセサイザ（図５）
と本実施形態の２段の場合（図６）と本実施形態の３段
の場合（図７）とにおける、横軸をキャリア周波数から
のオフセット周波数fOFFに対する各スプリアスのレベル
を示す。
従来装置の特性（図５）は周期的な図4Aの位相誤差Ｅ
特性からも理解できできるように、キャリア近傍に高い
レベルを有した大きなピーク値が発生している。
また、２段の本実施形態（図６）では、微分特性によ
りキャリア近傍でのスプリアスが減衰しており、３段の
本実施形態（図７）では、さらに低域でスプリアスが減
衰している。
そして、キャリアから十分離れた周波数に存在するス
プリアスはPLL回路の減衰特性により減衰させることが
可能であるので、結局、本実施形態においては、全帯域
において低スプリアスの出力周波数信号ｄが得られる。
このシミュレーション結果によれぱ、スプリアスのレ
ベルは、従来装置においては−70dB程度が限界であった
が、３段の累積加算器22を用いた本実施形態においては
−100dB以下に低減することが確認されている。
図8A及びＢは、それぞれ図1,図２に示す第１実施形態
の周波数シンセサイザにおいて、５段の累積加算器22を
用いた場合における出力周波数信号ｄに含まれるスプリ
アス特性のシミュレーション計算結果を示す図である。
図8Aの実線特性はPLL回路自体が有する高域減衰機能
を考慮しない状態のスプリアス特性を示す。
また、図8Bの実線特性はPLL回路の高域減衰機能を考
慮した、より実線のPLL回路に近い状態のスプリアス特
性を示す。
このように、PLL回路のループ応答特性を最適値に設
定することによって、スプリアス特性のレベルを効果的
に低減できることが理解できる。
なお、図8A及びＢにおける実線で示した各スプリアス
特性の上側に細線で示される特性は、前述した構造化ス
プリアスの最大値特性を示す。
なお、図8Bに、ループフィルタ３をも含めたPLL回路
の減衰特性を一点破線で示す。
この図8Bに示すように、演算回路21内に５段程度の累
積加算器22を組込むと、容易に、全ての周波数領域に亘
ってスプリアス特性を−100dB以下に低減することがで
きる。
また、図１に示す周波数シンセサイザにおいて、出力
周波数信号ｄを周波数変調する場合、演算回路21へ印加
する有理数［I.J］全体に対して変調を加えるようにす
ることによって可能となる。
すなわち、周波数偏移幅をΔ［I.J］とすると、出力
周波数信号ｄの出力周波数foutは基準周波数fref及び有
理数［I.J＋ΔI.J］を用いて下式で示される。
fout＝［I.J＋ΔI.J］・fref この場合、演算回路21へ有理数［I.J＋ΔI.J］全体が
入力され、各累積加算器22は有理数［I.J＋ΔI.J］全体
に対して演算を実行して、最後に有理数の加算値から整
数値抽出回路23で整数値を抽出して分周器６へ送出して
いる。
よって、最終的に分周器６へ入力される値が整数値の
条件を満たしておればよく、図16に示す従来のマルチプ
ルモジュレータ・フラクショナルＮ方式の周波数シンセ
サイザのように、（Ｊ＋ΔＪ）が［１］未満である条件
を満たす必要がない。
その結果、例えば小数値Ｊがいかなる値であったとし
ても、周波数偏移幅ΔI.Jmaxが制約を受けることはな
い。
すなわち、変調幅ΔI.Jを任意の値に設定することが
可能である。
また、演算回路21へ入力される有理数［I.J］に対し
て変調を加えているので、変調周波数の周波数範囲が特
に限定されることはなく、直流（DC）領域からPLL回路
のループ周波数の遮断周波数fcまでの低周波領域で周波
数変調が可能となる。
（第２実施形態） 図９は本発明の第２実施形態に係る周波数シンセサイ
ザに組込まれた演算回路21aの概略構成を示すブロック
図である。
この周波数シンセサイザの全体構成は、図１に示した
第１実施形態の周波数シンセサイザと同一であるので、
重複する部分の詳細説明は省略されている。
この周波数シンセサイザにおける演算回路21aは、縦
列接続されたｎ段の累積加算器31とレジスタ32とで構成
されている。
そして、演算回路21a内の先頭の累積加算器31に対し
て入力端子16から入力された有理数［I,J］が入力され
る。
この演算回路21aに入力される有理数［I,J］はｉビッ
ト構成の整数値Ｉとｊビット構成の小数値Ｊとで構成さ
れている。
また、演算回路21a内の各累積加算器31及びレジスタ3
2には、入力端子18を介して入力されたクロック信号CLK
が印加されている。
このレジスタ32は、一つのクロック信号CLKが入力さ
れると、最終段（ｎ番目）の累積加算器31から出力され
る（ｉ＋ｊ）ビット構成の有理数［I,J］のうちの上位
ｉビットの整数値Ｉを取込んで記憶保持する。
そして、このレジスタ32は、次のクロック信号CLKが
入力されると記憶保持しているｉビットの整数値Ｉを分
周器６へ分周比として送出すると共に、この整数値Ｉを
各累積加算器31へ帰還値として送出する。
すなわち、このレジスタ32は、最終段（ｎ番目）の累
積加算器31の加算値から整数値を抽出する整数値抽出回
路と抽出した整数値を１クロック周期T0だけ遅延させる
遅延回路とを構成する。
また、演算回路21a内の各累積加算器31は、図10に示
すように、加算器33と減算器34とレジスタ35とで構成さ
れている。
図10において、前段の累積加算器31から出力された
（ｉ＋ｊ）ビット構成の有理数［I,J］は加算器33の一
方の入力端子33aへ入力される。
また、加算器33の他方の入力端子33bには回路内遅延
回路としてのレジスタ35から出力された（ｉ＋ｊ）ビッ
ト構成の有理数［I,J］が入力される。
この加算器33は、クロック信号CLKに同期して、各入
力端子33a,33bから入力された有理数を加算して、（ｉ
＋ｊ）ビット構成の加算値を出力する。
この加算器33から出力された加算値のうち上位ｉビッ
トの整数値は、減算器34の一方の入力端子34aへ印加さ
れる。
この減算器34の他方の入力端子34bには、図９のレジ
スタ32から出力されたｉビットの整数値Ｉが帰還値とし
て入力される。
この減算器34は、クロック信号CLKに同期して、入力
端子34aへ入力された整数値から入力端子34bへ入力され
た整数値を減算することにより、ｉビット構成の減算値
を出力する。
前記加算器33から出力された加算値のうちの下位ｊビ
ットの小数値Ｊと減算器34から出力されたｉビットの整
数値Ｉとが合成されて、（ｉ＋ｊ）ビットの有理数［I,
J］の加算値として、後段の累積加算器31へ送出され
る。
また、この（ｉ＋ｊ）ビット構成の有理数［I,J］は
レジスタ35へ入力される。
このレジスタ35は、入力された（ｉ＋ｊ）ビット構成
の有理数［I,J］を１クロック周期T0分遅延させて加算
器33の入力端子33bへ送出する。
このように複数のデジタル演算素子で構成された累積
加算器31は、図２に示す第１実施形態における各累積加
算器22と同様に、前段累積加算器31の加算結果に対し
て、一つ前のクロック周期の自己の加算結果を加算し
て、分周器６へ出力される整数値を減算している。
したがって、この図９に示す演算回路21aは、図２に
示す第１実施形態の演算回路21と同一の演算処理動作を
行うことになる。
よって、この第２実施形態の周波数シンセサイザは、
図1,図２に示す第１実施形態の周波数シンセサイザとほ
ぼ同一の技術的効果を奏することができる。
（第３実施形態） 図11は本発明の第３実施形態に係わる周波数シンセサ
イザに組込まれた演算回路21bの概略構成を示すブロッ
ク図である。
この周波数シンセサイザの全体構成は図１に示した第
１実施形態の周波数シンセサイザと同一であるので、重
複する部分の詳細説明は省略されている。
この周波数シンセサイザにおける演算回路21bは、互
いに縦列接続されたｎ（ｎ≧２）段の累積加算器36と、
最終段（ｎ番目）の累積加算器36から出力された有理数
値からなる加算値のうちの整数値を抽出する整数値抽出
回路23とで構成されている。
そして、演算回路21b内の整数値抽出回路23から出力
されたｉビット構成の整数値Ｉは演算結果として分周器
６へ送出されると共に、帰還値として演算回路21b内の
各累積加算器36へ帰還される。
また、演算回路21b内の各累積加算器36,整数値抽出回
路23には入力端子18から入力されたクロック信号CLKが
印加されている。
そして、演算回路21b内の各累積加算器36は、加算器2
5と遅延回路26aと乗算器37とで構成されている。
なお、各乗算器37の乗数αは該当乗算器37が組込まれ
た累積加算器36の先頭位置からの設置位置に応じてそれ
ぞれ異なる値（α＝1,α1,…αn-1）に設定されている
ものとする。
具体的には、各乗算器37の乗数αは次の多項式（21）
で与えらる。
（１＋ｘ）ｎ＝１＋α1x＋α2x2＋……＋αn-1xn-1＋xn …（21） 例えば、３段の累積加算器36を組込んだ場合は、先頭
の累積加算器36の乗算器37の乗数αは１であり、２番目
の累積加算器36の乗算器37の乗数α１は３である。
さらに、３番目（最終段）の累積加算器36における乗
算器37の乗数α２は３である。
また、４段の累積加算器36を組込んだ場合は、先頭の
累積加算器36の乗算器37の乗数αは１であり、２番目の
累積加算器36の乗算器37の乗数α１は４である。
さらに、３番目の累積加算器36の乗算器37の乗数α２
は６であり、４番目（最終段）の累積加算器36の乗算器
37の乗数α３は４である。
そして、各累積加算器36内の加算器25には、前段の累
積加算器36からの加算結果と、遅延回路26aで遅延され
た１クロック周期T0前の自己の加算結果と、分周器６へ
送出される整数値を乗算器37で乗数α倍した整数値とが
入力される。
すなわち、演算回路21b内の各累積加算器36は、加算
器25を用いて、前段の累積加算器36から入力された有理
数に対してｎクロック周期前の出力値を加算し、α倍し
た値及び１クロック前の加算値を減算して、次段の累積
加算器36へ送出する。
なお、先頭（ｎ＝１）の累積加算器36には入力端子16
を介して入力された（ｉ＋ｊ）ビットの有理数［I.J］
が入力される。
したがって、第１実施形態における（11）式で導出さ
れる出力周波数信号ｄのｚ変換された出力周波数foutは
下式で示される。
fout（ｚ）＝（z-1）ｎ［I.J］fref＋（１−z-1）ｎδＩ（ｚ）fref …（22） この（22）式と先の（11）とを比較すれば、この第３
実施形態の周波数シンセサイザにおいては、有理数［I.
J］倍された周波数がクロック周期T0のｎ倍の時間遅れ
で出力される点を除けば、図２に示す演算回路21を有し
た第１実施形態の周波数シンセサイザとほぼ同様の周波
数特性が得られることが理解できる。
さらに、第１実施形態の累積加算器22においては、先
頭の累積加算器22に有理数が入力してから最終の累積加
算器22から加算値が出力されるｎ段の累積加算器22の合
計演算時間は１クロック周期T0以内である必要がある。
これに対して、第３実施形態の各累積加算器36におい
ては、前段の累積加算器36からの加算値が入力した時点
から所定の加減算を行って次段の累積加算器36へ加算値
を出力するまでの演算所要時間は１クロック周期T0以内
であればよい。
したがって、各累積加算器22,36の演算処理速度が同
程度であるならば、第３実施形態の周波数シンセサイザ
はクロック信号CLKのクロック周期T0を短くすることに
より、装置全体の処理速度を上昇できる。
（第４実施形態） 図12は本発明の第４実施形態に係る周波数シンセサイ
ザに組込まれた演算回路を構成するｎ段の累積加算器の
概略構成を示すブロック図である。
この第４実施形態の各累積加算器41が組込まれた演算
回路では、図９に示す第２実施形態の演算回路21bと同
様に、最終段の累積加算器41の後段にレジスタ32が組込
まれているものとする。
そして、図12において、図10に示す累積加算器31と同
一部分には同一符号が付して重複する部分の詳細説明を
省略する。
この第４実施形態における各累積加算器41では、図10
に示す累積加算器31の帰還路に介挿されていたレジスタ
35が除去されていると共に、加算器33の出力段及び減算
器34の出力段に共通のレジスタ39が介挿されている。
この各累積加算器41内のレジスタ39は、加算器33及び
減算器34の出力値を１クロック周期T0分遅延させる機能
を有する。
すなわち、この第４実施形態における各累積加算器41
は、図11に示した第３実施形態における演算回路21bの
各累積加算器36と同一の動作及び特性を有している。
したがって、この第４実施形態に係る周波数シンセサ
イザによれば、図11に示す第３実施形態の周波数シンセ
サイザとほぼ同様の効果を得ることができる。
なお、以上において、演算回路は、実質的に、入力さ
れた整数値（Ｉ）と小数値（Ｊ）とからなる有理数
（Ｋ）とを受けて、前記分周器（６）に整数の分周信号
（αｋ）を与える演算回路（21,21a,21b）であって、少
なくとも３段に縦列接続された積分機能を有する複数の
累積加算器（22,31,36,41）を含み、前記整数値（Ｉ）
と小数値（Ｊ）とからなる有理数（Ｋ）に基づいて前記
整数の分周信号（αｋ）を出力するような機能を有して
いれば良い。
この場合、前記分周信号（αｋ）は前記整数値（Ｉ）
と小数値（Ｊ）とからなる有理数（Ｋ）との間に次式の
ような関係をほぼ満たしていることになる。
すなわち、これは演算回路（21,21a,21b）が実質的に
入力された整数値と小数値とからなる有理数を受けて、
平均すれば前記有理数となる分周比であって瞬時的に変
化する整数値で示される分周比を算出して、前記分周器
へ出力することを示している。
また、本発明は上述した第１乃至第４実施形態に限定
されるものではない。
例えば、上記各実施形態においては、分周器６と演算
回路21（21a,21b）とからなるラショナル分周装置と、
位相検波器２と，ループフィルタ３と,VCO4とでPLL回路
からなる周波数シンセサイザを構成している。
しかるに、ラショナル分周装置は、単独でも利用可能
であり、PLL回路からなる周波数シンセサイザ以外の種
々の装置に取込むことが可能である。
例えば、16bitのbinary NCO（Numerically Controlle
d Oscillator）を使用したDDS（Direct digital synthe
sizer）の出力周波数の最小分解能はNCOのクロック周波
数をFclkとすると、Fclk/216となる。
したがって、このDDSにおいて、10進数の出力周波数
を得るには、216×10nのクロック周波数が必要となる。
例えば、クロック信号を65.536MHzとすると最小分解
能1kHzの10進の出力周波数を得られるが、このクロック
信号を他の10進制御回路の基準信号として用いるには10
MHz等の周波数に変換しなければならない。
このような場合、従来の分周比Ｎが整数である分周器
においては、先ず65.536MHzを65536分周してから10000
逓倍し、その後、狭帯域のバンドパスフィルタを通さな
ければならなかった。
しかるに、本発明のラショナル分周装置おいては、6
5.536MHzを直接6.5536分周してバンドパスフィルタを通
すことにより、低スプリアスの10MHzの出力が得られ
る。
以上説明したように、本発明のラショナル分周装置及
びそれを用いる周波数シンセサイザにおいては、分周器
へ設定する分周値を演算する演算回路を、整数値と小数
値とを含む有理数状態で演算する複数の累積加算器を縦
列接続して構成している。
したがって、本発明のラショナル分周装置及びそれを
用いる周波数シンセサイザによれば、簡単な構成で、フ
ラクショナルスプリアスを抑制でき、かつ出力周波数信
号を周波数変調する場合における周波数変調範囲を大き
く設定することが可能となり、かつ構造化スプリアスを
簡単に低減することができる。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−212522（ＪＰ，Ａ) 特開 平６−244721（ＪＰ，Ａ) 特開 平１−115222（ＪＰ，Ａ) 特表 平５−500894（ＪＰ，Ａ) 米国特許5038117（ＵＳ，Ａ) 米国特許5111162（ＵＳ，Ａ) 欧州特許出願公開429217（ＥＰ，Ａ ２) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 1/00 - 7/26 H03K 21/00 - 23/86

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】入力信号に対応した周波数を有する周波数
    信号を出力する可変周波数発振器（４）と、 この可変周波数発振器から出力された出力周波数信号の
    周波数を印加された整数の分周比で分周する分周器
    （６）と、 基準周波数信号と前記分周器から出力された分周信号と
    の位相差を検出して位相差に対応する位相差信号を前記
    可変周波数発振器へ送出する位相検波器（２）と、 入力された整数値と小数値とからなる有理数を受けて、
    平均すれば前記有理数となる分周比であって瞬時的に変
    化する整数値で示される分周比を算出して、前記分周器
    へ出力する演算回路（21,21a,21b）とを具備する周波数
    シンセサイザであって、 前記演算回路は、前記有理数が入力される先頭の累積加
    算器を含む互いに縦列接続された複数の累積加算器（2
    2,31,36,41）と、最終段の累積加算器の出力値から整数
    値を抽出する整数値抽出回路（23,32）と、この整数値
    抽出回路で抽出された整数値を、前記分周器へ分周比と
    して送出すると共に前記各累積加算器へ帰還値として送
    出する遅延回路（24,32）とを有し、 前記各累積加算器は、入力された有理数又は前段の累積
    加算器の出力値に対して、一つ前のクロック周期で自己
    が算出した算出値を加算し、かつ前記遅延回路からの帰
    還値を減算して出力することを特徴とする周波数シンセ
    サイザ。
  2. 【請求項２】前記各累積加算器（31）は、 入力された有理数又は前段の累積加算器の出力値と帰還
    値とを加算して出力する加算器（33）と、この加算器の
    出力値のうちの整数値と前記遅延回路から出力された整
    数の帰還値を減算して整数の出力値を出力する減算器
    （34）と、この減算器の整数の出力値と前記加算器の出
    力値のうちの小数値とを合成して遅延して前記加算器へ
    帰還値として送出する回路内遅延回路（35）と、前記減
    算器の整数の出力値と前記加算器の出力値のうちの小数
    値とを合成して次段の累積加算器又は前記整数値抽出回
    路へ出力値として出力する出力手段と を有することを特徴とする請求の範囲１に記載の周波数
    シンセサイザ。
  3. 【請求項３】前記演算回路は、互いに縦列接続された３
    段以上の累積加算器を有することを特徴とする請求の範
    囲１に記載の周波数シンセサイザ。
  4. 【請求項４】入力された周波数信号の周波数を印加され
    た整数の分周比で分周する分周器（６）と、 入力された整数値と小数値とからなる有理数を受けて、
    平均すれば前記有理数となる分周比であって瞬時的に変
    化する整数値で示される分周比を算出して、前記分周器
    へ出力する演算回路（21,21a,21b）とを具備するラショ
    ナル分周装置であって、 前記演算回路は、前記有理数が入力される先頭の累積加
    算器を含む互いに縦列接続された複数の累積加算器（2
    2,31,36,41）と、最終段の累積加算器の出力値から整数
    値を抽出する整数値抽出回路（23,32）と、この整数値
    抽出回路で抽出された整数値を、前記分周器へ分周比と
    して送出すると共に前記各累積加算器へ帰還値として送
    出する遅延回路（32）とを有し、 前記各累積加算器は、入力された有理数又は前段の累積
    加算器の出力値に対して、一つ前のクロック周期で自己
    が算出した算出値を加算し、かつ前記遅延回路からの帰
    還値を減算して出力する ことを特徴とするラショナル分周装置。
  5. 【請求項５】前記各累積加算器（31）は、 入力された有理数又は前段の累積加算器の出力値と帰還
    値とを加算して出力する加算器（33）と、この加算器の
    出力値のうちの整数値と前記遅延回路から出力された整
    数の帰還値を減算して整数の出力値を出力する減算器
    （34）と、この減算器の整数の出力値と前記加算器の出
    力値のうちの小数値とを合成して遅延して前記加算器へ
    帰還値として送出する回路内遅延回路（35）と、前記減
    算器の整数の出力値と前記加算器の出力値のうちの小数
    値とを合成して次段の累積加算器又は整数値抽出回路へ
    出力値として出力する出力手段とを有することを特徴と
    する請求の範囲４に記載のラショナル分周装置。
  6. 【請求項６】前記演算回路は、互いに縦列接続された３
    段以上の累積加算器を有することを特徴とする請求の範
    囲４に記載のラショナル分周装置。
  7. 【請求項７】入力信号に対応した周波数を有する周波数
    信号を出力する可変周波数発振器（４）と、 前記可変周波数発振器から出力された出力周波数信号の
    周波数を印加された整数の分周比で分周する分周器
    （６）と、 基準周波数信号と前記分周器から出力された分周信号と
    の位相差を検出して位相差に対応する位相差信号を前記
    可変周波数発振器へ送出する位相検波器（２）と、 入力された整数値（Ｉ）と小数値（Ｊ）とからなる有理
    数（Ｋ）とを受けて、前記分周器（６）に整数の分周信
    号（αｋ）を与える演算回路（21,21a,21b）とを具備す
    る周波数シンセサイザであって、 前記演算回路は、少なくとも３段に縦列接続された積分
    機能を有する複数の累積加算器（22,31,36,41）を含
    み、 前記整数値（Ｉ）と小数値（Ｊ）とからなる有理数
    （Ｋ）に基づいて前記整数の分周信号（αｋ）を出力す
    るもので、 前記各累積加算器（31）は、 入力された有理数又は前段の累積加算器の出力値と帰還
    値とを加算して出力する加算器（33）と、この加算器の
    出力値のうちの整数値と前記遅延回路から出力された整
    数の帰還値を減算して整数の出力値を出力する減算器
    （34）と、この減算器の整数の出力値と前記加算器の出
    力値のうちの小数値とを合成して遅延して前記加算器へ
    帰還値として送出する回路内遅延回路（35）と、前記減
    算器の整数の出力値と前記加算器の出力値のうちの小数
    値とを合成して次段の累積加算器又は前記整数値抽出回
    路へ出力値として出力する出力手段とを有することを特
    徴とする周波数シンセサイザ。
  8. 【請求項８】前記演算回路は、互いに縦列接続された３
    段以上の累積加算器を有することを特徴とする請求の範
    囲７に記載の周波数シンセサイザ。
  9. 【請求項９】入力された周波数信号の周波数を印加され
    た整数の分周比で分周する分周器（６）と、 入力された整数値（Ｉ）と小数値（Ｊ）とからなる有理
    数（Ｋ）とを受けて、前記分周器（６）に整数の分周信
    号（αｋ）を与える演算回路（21,21a,21b）とを具備す
    るラショナル分周装置であって、 前記演算回路は、少なくとも３段に縦列接続された積分
    機能を有する複数の累積加算器（22,31,36,41）を含
    み、 前記整数値（Ｉ）と小数値（Ｊ）とからなる有理数
    （Ｋ）に基づいて前記整数の分周信号（αｋ）を出力す
    るもので、 前記各累積加算器（31）は、 入力された有理数又は前段の累積加算器の出力値と帰還
    値とを加算して出力する加算器（33）と、この加算器の
    出力値のうちの整数値と前記遅延回路から出力された整
    数の帰還値を減算して整数の出力値を出力する減算器
    （34）と、この減算器の整数の出力値と前記加算器の出
    力値のうちの小数値とを合成して遅延して前記加算器へ
    帰還値として送出する回路内遅延回路（35）と、前記減
    算器の整数の出力値と前記加算器の出力値のうちの小数
    値とを合成して次段の累積加算器又は整数値抽出回路へ
    出力値として出力する出力手段とを有することを特徴と
    するラショナル分周装置。
  10. 【請求項１０】前記演算回路は、互いに縦列接続された
    ３段以上の累積加算器を有することを特徴とする請求の
    範囲９に記載のラショナル分周装置。
  11. 【請求項１１】可変発振器（４）と、 前記可変発振器からの周波数信号を設定値に対応して整
    数の分周比で分周して出力する分周器（６）と、 基準信号と前記分周器からの分周信号との位相差を検出
    して位相差に対応する位相差信号を前記可変発振器へ送
    出する位相検波器（２）と、 少なくとも３段以上で縦列接続された複数個（ｎ）の積
    分器を有し、整数値（Ｉ）と小数値（Ｊ）とからなる有
    理数（I,J）を受けて演算し、その演算結果を前記分周
    器に設定することにより、前記分周器が出力する分周信
    号に平均すれば有理数周波数成分と、ほぼ６×ｎ（dB/
    オクターブ）の傾きで低域周波数領域に向かって減少す
    る誤差周波数成分とを含ませる演算回路（21,21a,21b）
    とを具備し、 前記演算回路は、少なくとも３段に縦列接続された積分
    機能を有する複数の累積加算器（22,31,36,41）を含
    み、 前記整数値（Ｉ）と小数値（Ｊ）とからなる有理数
    （Ｋ）に基づいて前記整数の分周信号（αｋ）を出力す
    るもので、 前記各累積加算器（31）は、 入力された有理数又は前段の累積加算器の出力値と帰還
    値とを加算して出力する加算器（33）と、この加算器の
    出力値のうちの整数値と前記遅延回路から出力された整
    数の帰還値を減算して整数の出力値を出力する減算器
    （34）と、この減算器の整数の出力値と前記加算器の出
    力値のうちの小数値とを合成して遅延して前記加算器へ
    帰還値として送出する回路内遅延回路（35）と、前記減
    算器の整数の出力値と前記加算器の出力値のうちの小数
    値とを合成して次段の累積加算器又は整数値抽出回路へ
    出力値として出力する出力手段とを有し、 前記可変発振器、分周器及び位相検波器からなるループ
    の低域特性により、前記誤差周波数成分を減衰しやすく
    構成したことを特徴とする周波数シンセサイザ。
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