JP4018246B2 - 周波数シンセサイザ及びその方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は可変周波数シンセサイザに関するものであり、とりわけ印加された周波数基準信号の有理数倍の周波数の信号を発生するための方法及び装置に関するものである。
【０００２】
【従来技術及びその問題点】
周波数シンセサイザは、通常、通信システムや電子計測器に用いられる。フラクショナルＮ周波数シンセサイザは、周波数基準信号の有理数倍の周波数の出力信号を送り出すために、位相ロック・ループ（ＰＬＬ）のフィードバック経路内において非整数の、つまり小数部を含んだ数による分周を行う。一般に、フラクショナルＮシンセサイザにおける非整数分周は、整数分周器と、この分周器の分周比を動的に変更して所望の非整数分周比に近似した平均分周比が得られるようにする関連したコントローラによって実現される。フラクショナルＮシンセサイザは、低位相ノイズの出力信号を発生することが可能であるが、これらのシンセサイザには、いくつかの性能上の欠陥がある。例えば、周波数分周比を動的に変更するとノイズが発生し、また、小数部分を含む分周費による分周を行うと、フラクショナルＮシンセサイザが利用される計測器またはシステムの性能を劣化させることのあるスプリアス信号が発生する。
【０００３】
【概要】
本発明の望ましい実施態様によれば、可変周波数シンセサイザは、位相ロック・ループ（ＰＬＬ）のフィードバック経路内において整数の分周比による分周を行って、印加された周波数基準信号の有理数倍の周波数の出力信号を送出する。整数分周を利用し、位相予測器をＰＬＬに組み込むことによって、シンセサイザの出力において低ノイズ及び低スプリアス信号レベルが達成できる。可変周波数発振器によって生じる出力信号は整数除数によって分周され、基準信号と位相比較される。この位相比較によって、誤差成分及び周波数分周出力信号と基準信号との間の既知の周波数差に起因する予測可能位相成分を有する時間変化位相差信号が発生する。位相予測器は、位相差信号と比較される予測信号を発生し、予測可能位相成分を相殺する。この比較によって、誤差成分が分離され、処理されて、この結果出力信号の周波数が基準信号の選択された有理数倍の周波数にちょうど等しくなるように、発振器の周波数を操作するために使用される。本発明の第１の望ましい実施態様によれば、可変周波数シンセサイザはアナログ回路要素を用いて実現される。本発明の第２の望ましい実施態様によれば、可変周波数シンセサイザはディジタル回路要素を用いて実現される。
【０００４】
【実施例】
図１に、先行技術によるフラクショナルＮ周波数シンセサイザ１００を示す。シンセサイザ１００には位相ロック・ループ（ＰＬＬ）が含まれている。ループ積分器／フィルタ１０２、位相検出器１０４、電圧制御発振器（ＶＣＯ）１０６及び小数部を含む分周比つまり非整数による分周を実現するための、ＰＬＬのフィードバック経路内分周器１０８が含まれている。非整数分周は、周波数分周器１０８及び周波数基準信号１０１の各周期毎に分周比を動的に決定し、平均分周比が所望の正確度で非整数分周比に近似するようにするところの分周器に関連するコントローラ１１０を用いて実現される。このタイプのフラクショナルＮシンセサイザ１００については、米国特許第５，０３８，１１７号にＭｉｌｌｅｒによる解説がある。発生する位相ノイズ・スペクトルを整形して、高周波スペクトル・エネルギーの増大という犠牲を払って、低周波スペクトル・エネルギーを減少させるように、動的に決定される分周比を生成することができる。高周波スペクトル・エネルギーは、その後、ＰＬＬにおける積分器／フィルタ１０２によってフィルタリングされる。
【０００５】
フラクショナルＮ周波数シンセサイザ１００でノイズのスペクトルを整形することによって低位相ノイズの出力信号１０３が得られるが、シンセサイザ１００にはいくつかの性能上の問題点がある。第１の問題点は、シンセサイザ１００の出力信号１０３に高レベルのスプリアス信号が現れることがあるということである。分周器の出力周波数はＶＣＯ出力周波数Ｆoutを小数部付きの数で割ったものであるため、分周器の出力信号１０５の第Ｎ高調波はＶＣＯ出力周波数Ｆoutから周波数がわずかにオフセットする。ＶＣＯはこれらの高調波信号に極めて影響されやすく、シンセサイザ１００の出力信号１０３に望ましくないスプリアス信号が発生する。
【０００６】
図２に、本発明の第１の望ましい実施態様に基づいて構成された可変周波数シンセサイザ１０のアナログ実施例の機能ダイアグラムを示す。周波数シンセサイザ１０は、可変周波数発振器１２、整数分周器１４、位相コンパレータ１６、加算器１８、位相予測器２０及びループ積分器／フィルタ２２を含む。本実施例では電圧制御発振器（ＶＣＯ）である可変周波数発振器１２は、出力端子２に周波数Ｆoutの所望の出力信号５を生成するように、入力端子に与えられる制御信号７によって制御される。ＰＬＬが位相ロックされているという条件下で、制御信号７は出力周波数Ｆoutを調整して、印加されたところの周波数Ｆrefの基準信号３にある有理数を乗算した周波数と等しくなるようにする。有理周波数乗数は（Ｎ＋.ｆ）に等しい。ここでＮは整数部を表し、.ｆは小数部を表す。
【０００７】
周波数シンセサイザ１０の出力端子２５に生じる出力信号５は、整数分周器１４に結合される。分周器１４は、ＰＬＬがロックされているとき、出力周波数Ｆout(（Ｎ＋.ｆ）×Ｆrefに等しい）を整数Ｎdivで分周して、（Ｎ＋.ｆ）×Ｆref/Ｎdivに等しい周波数Ｆdivを有する分周信号９を発生する。出力周波数Ｆoutが与えられるとこの整数分周比Ｎdivは一定であり、従って、分周比が基準信号３のサイクル毎に劇的に変化したとすれば発生したであろうところの位相ジッタが排除される。分周信号９は位相コンパレータ１６の第１の入力Ｄに結合され、位相コンパレータ１６の第２の入力Ｅに印加される基準信号３と位相が比較される。分周信号９と基準信号３は周波数が互いに異なるので、基準信号３と分周信号９の位相差θ（ｔ）を表す時間変化信号が、位相コンパレータ１６の出力に現れる。この位相差θ（ｔ）には、予測可能位相成分θｐ（ｔ）と誤差成分θerrorが含まれている。予測可能位相成分θｐ（ｔ）は、θref(ｔ）×(１−（Ｎ＋.ｆ）／Ｎdiv)に等しい。ここで、θref(ｔ）＝Ｆref×ｔは印加される基準信号３の時間変化位相である。位相誤差θerrorは、予測可能位相θｐ（ｔ）からのＶＣＯ出力信号５の位相偏移を表している。位相差θ（ｔ）は加算器１８の負の入力Ａに印加される。
【０００８】
位相予測器２０は、印加された基準信号３の位相成分θref(ｔ）、分周比Ｎdiv、整数Ｎ部及び小数部.ｆに基づいて予測信号θｓ（ｔ）を発生する。予測信号θｓ（ｔ）は、予測可能位相成分θｐ（ｔ）を模擬しており、またこの信号は加算器１８の正の入力Ｂに印加される。加算器１８において予測信号θｓ（ｔ）から位相差θ（ｔ）を減算することによって、加算器の出力Ｃには位相誤差θerrorが分離された形で現れる。次に、ループ積分器／フィルタ２２によって、位相誤差θerrorを処理することによって、ＶＣＯ１２の周波数を操作するために用いられる制御信号７が発生される。ＰＬＬの働きによって、印加された基準信号３に位相ロックされ、また（Ｎ＋.ｆ）×Ｆrefに等しい周波数Ｆoutを有する出力信号５を供給するために、位相誤差θerrorが最小限に抑えられる。出力周波数Ｆoutは、乗数の整数部Ｎの値、乗数の小数部.ｆの値及び分周比Ｎdivを調整することによって変更される。コントローラ１５は分周比Ｎdiv、整数部Ｎ及び小数部.ｆを位相予測器２０に供給し、また分周比Ｎdivを分周器１４にロードする。
【０００９】
周波数シンセサイザ１０の機能素子はさまざまな既知の回路素子を利用して実現される。例えば、周波数シンセサイザ１０をアナログ的に実現したものでは、ＶＣＯ１２からの出力信号５はプログラマブル周波数分周器１４に印加される。周波数Ｆoutを調整する場合を除き、分周器の分周比Ｎdivは不変状態に維持される。位相コンパレータ１６は、高次混合積を除去する低域フィルタを有するミクサ（図示せず）を用いて実現される。周波数に対する有理乗数（Ｎ＋.ｆ）の整数部Ｎと異なる分周比Ｎdivを選択することによって、分周信号９は、その周波数が少なくとも（Ｆref/Ｎ＋１）Ｈｚだけ基準信号周波数Ｆrefと異なる。この最小周波数差はＦref×(１−Ｎ／Ｎdiv)に等しいので、Ｎdivは位相コンパレータ１６によって発生する高次の混合積をＰＬＬの帯域幅外に追い出すように選択することができる。この結果、積分器／フィルタ２２によって混合積をフィルタリングして、周波数シンセサイザ１０の出力におけるスプリアス信号レベルを低下させることができるようになる。代替案として、位相コンパレータ１６を排他的ＯＲゲートまたは他の既知のタイプの位相コンパレータ１６を用いて実現することもできる。
【００１０】
電圧源３２からの事前同調信号３１は、位相予測器２０によって生じる予測信号θｓ（ｔ）の勾配の極性と一致させるために必要なだけ、分周信号９の周波数ＦＤＩＶを基準信号３の周波数Ｆrefより確実に高くするかまたは低くするのに十分な精度で、ＶＣＯ１２の出力周波数Ｆoutを粗調整する。位相予測器２０は、基準信号３の時間変化位相θref(ｔ）によって同期をとられて予測信号θｓ（ｔ）を送り出す関数発生器によって実現される。一般に、加算器１８及びループ積分器／フィルタ２２は、演算増幅器を用いて実現される。
【００１１】
図３には、本発明の第２の望ましい実施態様に基づいて構成された周波数シンセサイザのディジタル的な実施例が示されている。アナログ事前同調信号３１及び制御信号７を受信してアナログ出力信号５を発生するＶＣＯ１２を除けば、周波数シンセサイザ３０はディジタル方式で実現される。ＤＡＣまたは他の電圧源３２からの事前同調信号３１によって、ＶＣＯ１２の周波数Ｆoutが粗調整され、他方では制御信号７によってＶＣＯの周波数が微調整される。ゲート発生器３４及びカウンタ３６を用いて、出力信号５の時間変化位相θout(ｔ）のディジタル推定値θest(ｍ×Ｔref)を発生させる。ゲート発生器３４は、出力信号５のサイクルがカウントされる時間間隔を決定する。ＶＣＯ出力信号５はカウンタ３６の入力に印加され、また分周器１４にも印加される。分周器１４の端子カウント出力における分周信号９または端子カウント９が、ゲート発生器３４の第１の入力３４ａに供給され、他方では基準信号３がゲート発生器３４の第２の入力３４ｂに印加される。ゲート発生器３４の入力３４ａ、３４ｂにおける端子カウント９と基準信号３の対応する振幅遷移（例えば、立ち上がりエッジまたは立ち下がりエッジ）間の到着時間差から、イネーブル信号３７が発生される。ゲート発生器３４によって生じるイネーブル信号３７がカウンタ３６のイネーブル入力に印加され、ＶＣＯ出力信号５のサイクルがカウントされるゲート時間間隔ｔdが決まる。基準信号３と端子カウント９の周波数は互いに相違するので、ゲート間隔ｔdは時間と共に変動する。カウンタ３６は、その内容がラッチ信号Ｄｃｌｋによってラッチされた後、自己リセットする。本明細書において参照しているＣｈｕ他の米国特許第４，５１９，０９１号には、カウント・プロセスを中断することなく高速カウンタ３６の瞬時内容をラッチする方法が記載されている。
【００１２】
出力信号５がプログラミングされた周波数Ｆout(これは（Ｎ＋.ｆ）×Ｆrefである)の場合、各ゲート間隔ｔd間にゲートが開いてカウンタに入る出力信号５のサイクル数は（Ｎ＋.ｆ）×Ｆref×ｔdである。（Ｎ＋.ｆ）は、基準信号３の周波数Ｆrefの有理乗数であり、整数部分の乗数Ｎと小数部分の乗数.ｆを含んでいる。基準信号３の位相θref(ｔ）はゲート間隔ｔd内にＦref×ｔdサイクルずつ進むので、間隔ｔd内で基準信号３が進む位相サイクル数は以下のようになる：
△θref(ｍ×Ｔref)＝θref(ｍ×Ｔref＋ｔd)−θref(ｍ×Ｔref)
ここで、Ｔref=１／Ｆrefであり、ｍは基準信号３のサイクル数を示す整数である。ゲート間隔ｔd中に発生することが予測される出力信号５のサイクル数は以下の通りである：
△θref(ｍ×Ｔref)×(Ｎ＋.ｆ）
△θref(ｍ×Ｔref)及び（Ｎ＋.ｆ）はいずれも既知であるので、カウンタ３６の出力でカウントされる出力信号５のサイクル数は予測可能である。このサイクル数は予測可能位相項θｐ(ｍ×Ｔref)として表される。この予測可能位相項は以下の様に表される：θｐ(ｍ×Ｔref)＝trunc(△θref(ｍ×Ｔref)(Ｎ＋.ｆ))。ここで、trunc()は引数の小数部を切り捨てることによって整数化する関数である。
【００１３】
カウンタ３６によって実現されるところの切り捨てによって整数化を行う関数により、整数ではないかもしれない出力信号５の実際のサイクル数が丸められて、完全なサイクルが何回あったかを表す整数カウントが得られる。カウンタ３６によるこの丸めによって、カウンタ３６の出力に量子化ノイズｑＥが発生する。カウンタ３６の出力には、ノイズ及びＶＣＯ１２の出力信号５の予測位相からの他の位相偏移による位相誤差θerror(ｍ×Ｔref)も生じる。量子化ノイズｑＥ及び位相誤差θerror(ｍ×Ｔref)を考慮して、カウンタ３６の出力におけるＶＣＯの出力信号５の位相θout(ｔ）に関するディジタル推定値は、次のように表される：
θest(ｍ×Ｔref)＝trunc(θref(ｍ×Ｔref)×(Ｎ＋.ｆ))＋θerror(ｍ×Ｔref)
＝θｐ(ｍ×Ｔref)＋θerror(ｍ×Ｔref)−ｑＥ
カウンタ３６によってディジタル推定値θest(ｍ×Ｔref)に導入される量子化誤差ｑＥは、発生した予測信号θｓ(ｍ×Ｔref)に相関量子化ノイズを発生してカウンタの丸め誤差を相殺することによって、大幅に低減される。相関量子化ノイズｑＥは、位相予測器３９において、その出力値すなわち予測信号θｓ(ｍ×Ｔref)を切り捨てて整数にすることによって発生される。位相予測器３９におけるこの切り捨ては、カウンタ３６において行われる丸めを模擬している。この切り捨ての結果、予測信号θｓ(ｍ×Ｔref)＝θｐ(ｍ×Ｔref)となる。バイポーラ・ディジタル加算器４０である加算器においてθｓ(ｍ×Ｔref)から項θest(ｍ×Ｔref)を減算することによって予測可能位相項θｐ(ｍ×Ｔref)と量子化誤差項ｑＥが相殺され、加算器４０の出力４０Ｃに位相誤差項θerror(ｍ×Ｔref)が残る。
【００１４】
量子化ノイズｑＥが、小数部分.ｆがゼロである周波数を含む全ての出力信号周波数Ｆoutにおいて相殺されることを保証するため、整数分周比Ｎdivが、整数Ｎと所定の整数値だけ異なるように選択される。例えば、分周比ＮdivはＮ−１に等しくなるようにセットされる。すると、小数部分.ｆがゼロである出力信号周波数Ｆoutにおいてさえ、基準信号３と分周信号９が、ゲート発生器３４の入力３４ａ、３４ｂにおいて非同期になることが保証され、これによって量子化ノイズの相殺が維持される。分周比Ｎdivをこのように選択することによって、ずれを導入しなかったら出力信号５中に生じていたはずのスプリアス信号も減少する。小数部分.ｆの値が小さい場合でも、基準信号３と端子カウント９との周波数差は、ＰＬＬの帯域幅範囲の充分外側に位置するかもしれないＦref/(Ｎ−１)よりも大きい。この周波数差から発生するスプリアス信号は、ＰＬＬディジタル・フィルタ４２によって簡単にフィルタリングできる。例えば、Ｆref=１０ＭＨｚであり出力周波数Ｆoutが５００ＭＨｚ〜１０００ＭＨｚの場合、最低周波数のスプリアス信号は１０ＭＨｚ／(５０−１)≒５０．２５１ＫＨｚで発生する。ＰＬＬループの帯域幅が約５ＫＨｚあれば、周波数シンセサイザ３０の出力２５におけるスプリアス信号をフィルタリングするのに充分である。
【００１５】
分周器１４、ゲート発生器３４及びカウンタ３６によって得られる出力信号５の時間変化位相θout(ｔ)のディジタル推定値θest(ｍ×Ｔref)は、アナログ・ディジタル変換の結果であり、アナログ・ディジタル変換プロセスに固有の非線形性に影響される。線形化は、クロック発生器３８とカウンタ３６のＬＡＴＣＨ入力との間に配置されたディザ発生器５０を利用して、カウンタ３６のラッチ信号Ｄｃｌｋにランダム時間変動を加えることによって実現される。ディザ発生器５０によってラッチ信号Ｄｃｌｋにランダム時間変動が誘導されると、カウンタ３６のラッチ値θest(ｍ×Ｔref)に、ＶＣＯ１２のアナログ時間変化位相θout(ｔ)とディジタル推定値θest(ｍ×Ｔref)の関係を線形化するのに十分であるところの、誘導されたランダム時間変動に対応するランダム変動が生じる。
【００１６】
図４には、ディザ発生器５０の実施例の１つが示されている。ＰＲＮ（疑似乱数）シーケンス発生器４９によって発生するＰＲＮシーケンスがエンコーダ５２に印加される。エンコーダ５２は、ＰＲＮシーケンス発生器４９から入力される各整数を、ハイレベルにセットされているビットの個数が入力された各整数の値に等価であるところの、対応する論理値にマッピングする。エンコーダ５２からの論理値は論理遅延ブロック５４に印加され、エンコーダ５２からの論理値に基づく論理遅延ブロック伝搬遅延が導入される。論理値がランダムであるという特性によって基準信号３にランダム時間変動が誘導され、ディザがかけられたラッチ信号Ｄclkが生じる。ディザがかけられたラッチ信号Ｄclkのランダム時間変動によって、カウンタ３６の出力信号５の複数サイクルに相当するラッチされた値θest(ｍ×Ｔref)に変動が導入される。
【００１７】
このようにする代わりに、ディザ発生器５０をゲート発生器３４の第２の入力に直列に結合して（図示せず）、基準信号３を受信するようにしてもよい。ディザ発生器５０の直列接続によって、基準信号３にランダム時間変動すなわちジッタが加えられ、この基準信号は次に第２の入力３４ｂに供給される。このジッタによって、ゲート間隔ｔdに対するランダム時間変動が発生し、カウンタ３６のラッチされた値θest(ｍ×Ｔref)に、ＶＣＯ１２のアナログ時間変化位相θout(ｔ)とディジタル推定値θest(ｍ×Ｔref)との関係を線形化するのに充分な、対応するランダム変動が導入される。一般に、ゲート間隔ｔdのランダム時間変動によって、カウンタ３６のラッチされた値θest(ｍ×Ｔref)に、出力信号５の複数サイクルに相当する変動が導入される。
【００１８】
位相予測器３９にはｂビット累算器が設けられ、その後には固定利得ブロック２３が続いている。累算器２７は、基準周波数Ｆrefまたはその整数分の１でクロックされる。累算器２７の出力は、(Ｎ＋.ｆ)×Ｆrefの目標出力周波数で動作している場合に、ＶＣＯ１２の位相がゲート間隔ｔdの間に進むと予測されるところの、小数部を含むサイクル数を２↑(−ｂ)（演算記号↑はべき乗を表す。ここでは２の−ｂ乗を表している）の分解能で（ここで、ｂは累算器２７容量をビットで表したもの）提示する。累算器２７の出力におけるｂビット・ワードは利得ブロック２３に送られる。利得ブロック２３は、このｂビット・ワードを有理数である周波数乗数(Ｎ＋.ｆ)によってスケーリングする。利得ブロック２３の出力における(ｐ＋ｂ)ビット・ワードは、その上位側のｐ個のビットだけを加算器に送ることによって切り捨てられ、整数になる。この個数ｐはＬＯＧ2(Ｎdiv)（ここでＬＯＧ2は２を底とした対数を表す）、すなわちビットで表される分周器１４の容量、と同じかあるいはそれよりも大きい。その結果、利得ブロック２３の出力に生じる予測信号θｓ(ｍ×Ｔref)は、目標周波数で動作する場合に、ＶＣＯ１２の位相がゲート間隔ｔdの間に進むと予測される整数サイクル数を表している。Ｆout/Ｎdiv＞Ｆrefの場合、ゲート間隔ｔdは、基準信号３のＮ／(Ｎ−Ｎdiv＋.ｆ)サイクルでその最大値Ｔrefからゼロまで線形に低下し、ここまできた時点でゲート間隔ｔdはリセットされてその最大時間値Ｔrefに戻る。さらに、このサイクルが繰り返される。例えば、ｔ＝０において、ゲート間隔ｔd＝０の場合、ｍ番目のゲート間隔ｔdは、
ｔd(ｍ×Ｔref)＝−(((Ｎ＋.ｆ−Ｎdiv)／Ｎ)×ｍ×Ｔref)mod Ｔref
秒として表される。ここで、modはモジュロ関数を表す。位相誤差θerror(ｍ×Ｔref)が含まれない場合、出力信号５の位相は、ゲート間隔ｔd(ｍ×Ｔref)中に、ｔd(ｍ×Ｔref)×Ｆref×(Ｎ＋.ｆ)サイクル、つまり、
((−((Ｎ＋.ｆ−Ｎdiv)／Ｎ)×ｍ×Ｔref)mod Ｔref)×Ｆref(Ｎ＋.ｆ)
＝((−((Ｎ＋.ｆ−Ｎdiv)／Ｎ)×ｍ)mod １)×(Ｎ＋.ｆ)
サイクル進むものと予測される。この予測される位相の進みｔd(ｍ×Ｔref)×Ｆref×(Ｎ＋.ｆ)は、クロック期間Ｔref毎にその先行出力から(Ｎ−Ｎdiv＋.ｆ)／Ｎを減算する、フル・スケール値が１のユニポーラ累算器２７を用いて生成される。ｂビットは、利得ブロック２３に送られて(Ｎ＋.ｆ)でスケーリングされ、(ｐ＋ｂ)ビットが生じ、これが切り捨てられてｐビットになり、これによって、整数の完全な出力信号サイクル数だけをカウントすることができるカウンタ３６によって実現されるところの切り捨てによって整数化を行う関数を模擬する。その結果得られるｐビット・ワードによって、
trunc(((−((Ｎ＋.ｆ−Ｎdiv)／Ｎ)×ｍ)mod １)×(Ｎ＋.ｆ))
に等しい予測信号θｓ(ｍ×Ｔref)が生じ、これが、加算器４０に与えられて、ゲート間隔ｔd(ｍ×Ｔref)中にカウンタ３６によってカウントされた出力信号５の整数のサイクル数θout(ｍ×Ｔref)と比較される。
【００１９】
累算器のアンダーフロー事象及びゲート間隔リセット事象が同じクロック期間Ｔref内に生じない場合を除けば、累算器２７に関してアンダーフローが補償されると、ゲート間隔ｔd(ｍ×Ｔref)の終了時における予測信号θｓ(ｍ×Ｔref)とカウントされたサイクル数θest(ｍ×Ｔref)の差は、位相誤差θerror(ｍ×Ｔref)に対応する。累算器のアンダーフロー事象及びゲート間隔リセット事象が同じクロック期間Ｔref内に生じない場合、位相誤差θerror(ｍ×Ｔref)は、予測可能位相成分θｐ(ｍ×Ｔref)からの出力信号５の位相偏移に対応しない。例えば、出力信号５の位相が累算器２７に保持された予測値より１サイクルだけ遅れると仮定すると、あるクロック期間Ｔrefにおいて累算器２７がアンダーフローを生じ、そのサンプルに関してフル・スケール値を出力する。位相予測器３９の出力において、予測信号θｓ(ｍ×Ｔref)はそのサンプルに関する値がＮになる。出力信号５の遅相のため、ゲート間隔ｔd(ｍ×Ｔref)は、そのサンプルに関する最大値に近くなり、カウンタ３６は１出力信号サイクルをカウントする。従って、位相誤差θerror(ｍ×Ｔref)は、出力信号５の位相θout(ｔ）が予測信号θｓ(ｍ×Ｔref)よりＮ−１サイクルだけ進んでいることを表している。同様に、出力信号５の位相が予測位相より１ＶＣＯサイクルだけ進んでいる場合、ゲート間隔ｔd(ｍ×Ｔref)がその最大値Ｔrefにリセットされるクロック期間によって、位相誤差θerror(ｍ×Ｔref)が生じるが、この位相誤差は、出力信号５の位相θout(ｔ)が予測信号θｓ(ｍ×Ｔref)よりＮ−１サイクルだけ遅れていることを表している。
【００２０】
アンダーフロー補償器２９は、同時に生じないアンダーフロー事象とゲート間隔リセット事象について、位相誤差θerror(ｍ×Ｔref)を補償する。図５には、下位桁補償器２９の実施例の１つが示されている。アンダーフロー補償器２９は、加算器４０の出力から誤差項θerror(ｍ×Ｔref)を受信する。次に、コンパレータ４５において、誤差項とリミッタ４３の制限値ＬＩＭの比較が行われる。正負検出器（ＳＧＮ，Signum Function Block）４１の２ビット出力は、θerror(ｍ×Ｔref)＞ＬＩＭの場合は１、θerror(ｍ×Ｔref)＜ＬＩＭの場合は−１、−ＬＩＭ≦θerror(ｍ×Ｔref)≦ＬＩＭの場合は０になる。乗算器４７において、正負検出器４１の出力にＮを乗算して、アンダーフロー補正項θcorrを得る。位相誤差θerror(ｍ×Ｔref)からアンダーフロー補正項θcorrを減算することによって補償位相誤差θ'errorを得て、それをディジタル・フィルタ４２に送られる。ＬＩＭの値がtrunc(Ｎ／２)になるように選択することによって、補償位相誤差θ'errorに関する最大範囲が得られる。
【００２１】
結果生じる補償位相誤差θ'errorは、ＶＣＯ出力信号５と基準信号３の間の位相偏移を表している。この補償位相誤差θ'errorは、周波数シンセサイザ３０のループ動特性を制御するディジタル・フィルタ４２に印加される。ディジタル・フィルタ４２の帯域幅はコントローラ１５によって調整することが可能である。例えば、周波数シンセサイザ３０の捕捉時間とセトリング時間を短縮するため、帯域幅を一時的に拡大する。ＰＬＬがロックされると、帯域幅を縮小して、ノイズ性能及びスプリアス信号フィルタリングを最適化することができる。ディジタル・フィルタ４２によって、ディジタル入力信号３３がディジタル・アナログ変換器（ＤＡＣ）４４に加えられ、ＶＣＯ１２の周波数Ｆoutの操作に用いられるアナログ制御信号７に変換される。ディジタル・フィルタには、ＤＡＣ４４によって生じる制御信号７の量子化誤差を排除するため、ＤＡＣ４４の下位ビットをランダム化するオプションのディザ源を含んでいてよい。位相ロック・ループは、出力信号５の周波数Ｆoutを操作し、Ｆref(Ｎ＋.ｆ）、すなわち基準信号３の有理数倍周波数に等しくなるようにすることによって、位相誤差を最小限に抑える。
【００２２】
このようにする代わりに、ある周波数合成方法では、与えられた基準信号３の周波数の有理数(Ｎ＋.ｆ）倍に等しい周波数の出力信号５を発生する。この周波数合成方法は、図１または図３の周波数合成装置を利用した実施例に制限されるものではなく、また一連のステップを含んでいる。まず、出力信号の周波数が整数除数によって分周される。次に、周波数分周出力信号と基準信号の対応する振幅遷移間の時間差から決定される時間間隔ｔdにおける、出力信号のサイクルをカウントすることによって、出力信号と基準信号の既知の周波数差による誤差項及び予測可能項が得られる。次に、予測信号を発生し、カウントされたサイクル数と比較して、誤差項が分離される。次に、誤差項をフィルタリングして、出力信号の周波数調整に用いられ、この結果、誤差項が最小限に抑えられるので、出力信号の周波数は、基準信号の有理数倍周波数にほぼ等しくなる。該周波数合成方法には、カウントされたサイクル数と、分周出力信号と基準信号３の対応する振幅遷移間の時間間隔との関係を線形化するステップを含めることも可能である。線形化ステップの実施例の１つには、出力信号のサイクルがカウントされる時間間隔にランダム時間変動を加えるステップが含まれている。
【００２３】
以上から明らかなように、本発明によって得られる周波数合成装置及び方法では、整数周波数除数を用いて、印加された基準信号の有理数倍周波数の出力信号を発生することによって、出力信号に生じるスプリアス信号を低減する。
【００２４】
以下に本発明の実施態様の例を列挙する。
【００２５】
［実施態様１］
有理周波数乗数（Ｎ＋.ｆ）によって、印加された基準信号に対して周波数が関連づけられる出力信号（Ｆout)を発生する可変周波数シンセサイザ（１０）において、
制御信号（７）を受信する入力及び前記制御信号（７）に応答する周波数を有する出力信号（５）を送り出す出力を有する可変周波数発振器（１２）と、
前記可変周波数発振器（１２）の出力に結合されて、前記出力信号（５）を受信し、前記出力信号の周波数を整数除数（Ｎdiv)で分周して分周信号（９）を発生する周波数分周器（１４）と、
是器周波数分周器（１４）に結合されて、第１の入力（Ｄ）で分周信号（９）を受信し、第２の入力（Ｅ）で基準信号（Ｆref)を受信して、予測可能成分（θｐ（ｔ））及び誤差成分（θerror)を有する位相差信号（θ（ｔ））を発生する位相コンパレータ（１６）と、
前記基準信号（Ｆref)を受信して、基準信号（Ｆref)、整数除数（Ｎdiv)及び有理周波数乗数（Ｎ＋.ｆ）に基づき予測可能成分（θｐ（ｔ））と同一の相殺信号を発生する信号発生器（２０）と、
前記位相コンパレータに結合されて、前記位相差信号を受信する第１の入力（Ａ）及び信号発生器に結合されて、相殺信号を受信する第２の入力（Ｂ）を備え、前記相殺信号と前記予測可能成分の差を取って、出力から誤差成分（θerror)を送り出す加算器（１８）と、
前記加算器（１８）の出力（Ｃ）と前記可変周波数発振器（１２）の入力の間に結合されて、前記誤差成分（θerror)を受信し、前記誤差成分（θerror)を処理して前記制御信号（７）を発生し、前記制御信号（７）によって前記誤差成分（θerror)が減少するように、前記出力信号（５）の周波数が調整されるようにする、フィルタ（２２）とを
設けたことを特徴とする可変周波数シンセサイザ。
【００２６】
［実施態様２］
前記周波数分周器（１４）に結合され、前記整数除数（Ｎdiv)を選択し、前記信号発生器（２０）に結合され、前記有理周波数乗数（Ｎ＋.ｆ）及び前記整数除数（Ｎdiv)を前記信号発生器（２０）に供給するコントローラ（１５）を設けたことを特徴とする、実施態様１に記載の可変周波数シンセサイザ（１０）。
【００２７】
［実施態様３］
前記出力信号（５）の周波数（Ｆout)が前記有理周波数乗数（Ｎ＋.ｆ）及び前記整数除数（Ｎdiv)を調整することによって選択されることを特徴とする、実施態様２に記載の可変周波数シンセサイザ（１０）。
【００２８】
［実施態様４］
基準信号（Ｆref)の位相が時間変化し、前記予測可能成分が、前記時間変化する位相×（１−前記有理周波数乗数）÷前記整数除数（Ｎdiv)に等しいことを特徴とする、実施態様３に記載の可変周波数シンセサイザ（１０）。
【００２９】
［実施態様５］
印加された基準信号（３）に対して有理周波数乗数（Ｎ＋.ｆ）によって周波数が関連づけられる出力信号（５）を発生する可変周波数シンセサイザ（３０）において、
制御信号（７）を受信する入力及び前記制御信号（７）に応答する周波数を有する出力信号を提供する出力を有する可変周波数発振器（１２）と、
前記可変周波数発振器（１２）の出力に結合されて、前記出力信号（５）を受信し、前記出力信号の周波数を整数除数（Ｎdiv)で割って、分周信号（９）を発生する周波数分周器（１４）と、
前記周波数分周器（１４）に結合されて、第１の入力（３４ａ)で前記分周信号（９）を受信し、第２の入力（３４ｂ)で基準信号（３）を受信して、前記第１の入力と前記第２の入力における前記分周信号（９）と前記基準信号（３）の互いに対応する振幅遷移間の時間差に応答し、前記時間差に基づいてその出力からパルスを発生するゲート発生器（３４）と、
前記可変周波数発振器（１２）の出力に結合されて、前記出力信号（５）を受信し、前記ゲート発生器（３４）に結合されて、前記パルスを受信して、前記パルスの持続時間内における前記出力信号（５）のサイクル数をカウントし、その出力から前記出力信号（５）の予測サイクル数及び誤差項を含むカウント値を提供するカウンタ（３６）と、
前記基準信号（３）、前記有理周波数乗数（Ｎ＋.ｆ）及び前記整数除数（Ｎdiv)を受信し、
その出力から前記出力信号（５）の前記予測サイクル数に等しい出力値を発生する位相予測器（３９）と、
前記カウンタ（３６）及び前記位相予測器（３９）の出力に結合されて、前記カウント値と前記出力値を減算して、その出力から前記誤差項を提供する加算器（４０）と、
前記加算器（４０）の出力に結合されて、前記誤差項をフィルタリングする処理手段（２９、４２）と、
前記処理手段（２９、４２）に結合されて、デジタル処理された前記誤差項を受信し、前記制御信号（７）を発生し、前記制御信号は前記出力信号（５）の周波数（Ｆout)を調整して、誤差項を最小限に抑えるディジタル・アナログ変換器（４４）と
を設けたことを特徴とする可変周波数シンセサイザ。
【００３０】
［実施態様６］
前記有理乗数（Ｎ＋.ｆ）が整数（Ｎ）値と小数値（.Ｆ）の和で構成され、
前記位相予測器（３９）は累算器（２７）と利得ブロック（２３）を含み、前記累算器（２７）は、前記有理乗数（Ｎ＋.ｆ）と前記整数除数（Ｎdiv)の差を前記整数値で除算し、前記基準信号（３）に基づいてクロック処理し、前記利得ブロック（２３）は前記累算器（２７）及び前記処理手段（２９、４２）に結合されて、累算値に前記有理乗数でスケーリングし、
前記処理手段は、前記累算器及びフィルタ（４２）のためのアンダーフロー補償器（２９）を含み、前記アンダーフロー補償器（２９）は前記加算器（４０）及び前記フィルタ（４２）の出力に結合されている
ことを特徴とする実施態様５に記載の可変周波数シンセサイザ（３０）。
【００３１】
［実施態様７］
前記累算器（２７）の分解能は前記カウンタ（３６）よりも高い分解能を有し、前記利得ブロック（２３）は前記累算値を切り捨てて、前記カウンタ（３６）の分解能に等しくなるようにすることを特徴とする実施態様６に記載の可変周波数シンセサイザ（３０）。
【００３２】
［実施態様８］
クロック発生器（３８）とディザ発生器（５０）を設け、前記クロック発生器（３８）は前記基準信号（３）を受信して、前記基準信号（３）からクロック（ＣＬＯＣＫ）信号を発生し、前記ディザ発生器（５０）は前記クロック発生器（３８）に結合されて、前記クロック信号（ＣＬＯＫ）を受信し、前記クロック信号にランダム・タイミング不確実性を加えて、前記カウンタ（３６）に対するラッチ信号（ＤＣＬＫ)を発生することを特徴とする実施態様５に記載の可変周波数シンセサイザ（３０）。
【００３３】
［実施態様９］
前記ゲート発生器（３４）の第２の入力（３４ｂ）に結合されて、前記基準信号（３）を受信し、前記基準信号（３）にランダム時間不確実性を加えて、対応するランダム時間不確実性が前記ゲート発生器（３４）の出力に生じるパルス持続時間に生じるようにするディザ発生器（５０）を含むことを特徴とする実施態様５に記載の可変周波数シンセサイザ（３０）。
【図面の簡単な説明】
【図１】従来技術によるフラクショナルＮシンセサイザを示す図である。
【図２】本発明の第１の実施態様に基づいて構成された周波数シンセサイザのアナログ実施例を示す図である。
【図３】本発明の第２の実施態様に基づいて構成された周波数シンセサイザのディジタル実施例を示す図である。
【図４】図３の周波数シンセサイザに組み込まれたディザ発生器を示す図である。
【図５】図４の周波数シンセサイザに組み込まれたアンダーフロー補償器を示す図である。
【符号の説明】
１０：可変周波数シンセサイザ
１２：可変周波数発振器
１４：整数分周器
１５：コントローラ
１６：位相コンパレータ
１８：加算器
２０：位相予測器
２２：ループ積分器／フィルタ
２３：利得ブロック
２５：出力端子
２７：累算器
２９：アンダーフロー補償器
３０：周波数シンセサイザ
３２：電源
３４：ゲート発生器
３６：カウンタ
３８：クロック発生器
３９：位相予測器
４０：バイポーラ・ディジタル加算器
４２：ディジタル・フィルタ
４４：ディジタル・アナログ変換器
４５：コンパレータ
４９：ＰＲＮシーケンス発生器
５０：ディザ発生器
５２：エンコーダ
５４：論理遅延ブロック
【発明の属する技術分野】
本発明は可変周波数シンセサイザに関するものであり、とりわけ印加された周波数基準信号の有理数倍の周波数の信号を発生するための方法及び装置に関するものである。
【０００２】
【従来技術及びその問題点】
周波数シンセサイザは、通常、通信システムや電子計測器に用いられる。フラクショナルＮ周波数シンセサイザは、周波数基準信号の有理数倍の周波数の出力信号を送り出すために、位相ロック・ループ（ＰＬＬ）のフィードバック経路内において非整数の、つまり小数部を含んだ数による分周を行う。一般に、フラクショナルＮシンセサイザにおける非整数分周は、整数分周器と、この分周器の分周比を動的に変更して所望の非整数分周比に近似した平均分周比が得られるようにする関連したコントローラによって実現される。フラクショナルＮシンセサイザは、低位相ノイズの出力信号を発生することが可能であるが、これらのシンセサイザには、いくつかの性能上の欠陥がある。例えば、周波数分周比を動的に変更するとノイズが発生し、また、小数部分を含む分周費による分周を行うと、フラクショナルＮシンセサイザが利用される計測器またはシステムの性能を劣化させることのあるスプリアス信号が発生する。
【０００３】
【概要】
本発明の望ましい実施態様によれば、可変周波数シンセサイザは、位相ロック・ループ（ＰＬＬ）のフィードバック経路内において整数の分周比による分周を行って、印加された周波数基準信号の有理数倍の周波数の出力信号を送出する。整数分周を利用し、位相予測器をＰＬＬに組み込むことによって、シンセサイザの出力において低ノイズ及び低スプリアス信号レベルが達成できる。可変周波数発振器によって生じる出力信号は整数除数によって分周され、基準信号と位相比較される。この位相比較によって、誤差成分及び周波数分周出力信号と基準信号との間の既知の周波数差に起因する予測可能位相成分を有する時間変化位相差信号が発生する。位相予測器は、位相差信号と比較される予測信号を発生し、予測可能位相成分を相殺する。この比較によって、誤差成分が分離され、処理されて、この結果出力信号の周波数が基準信号の選択された有理数倍の周波数にちょうど等しくなるように、発振器の周波数を操作するために使用される。本発明の第１の望ましい実施態様によれば、可変周波数シンセサイザはアナログ回路要素を用いて実現される。本発明の第２の望ましい実施態様によれば、可変周波数シンセサイザはディジタル回路要素を用いて実現される。
【０００４】
【実施例】
図１に、先行技術によるフラクショナルＮ周波数シンセサイザ１００を示す。シンセサイザ１００には位相ロック・ループ（ＰＬＬ）が含まれている。ループ積分器／フィルタ１０２、位相検出器１０４、電圧制御発振器（ＶＣＯ）１０６及び小数部を含む分周比つまり非整数による分周を実現するための、ＰＬＬのフィードバック経路内分周器１０８が含まれている。非整数分周は、周波数分周器１０８及び周波数基準信号１０１の各周期毎に分周比を動的に決定し、平均分周比が所望の正確度で非整数分周比に近似するようにするところの分周器に関連するコントローラ１１０を用いて実現される。このタイプのフラクショナルＮシンセサイザ１００については、米国特許第５，０３８，１１７号にＭｉｌｌｅｒによる解説がある。発生する位相ノイズ・スペクトルを整形して、高周波スペクトル・エネルギーの増大という犠牲を払って、低周波スペクトル・エネルギーを減少させるように、動的に決定される分周比を生成することができる。高周波スペクトル・エネルギーは、その後、ＰＬＬにおける積分器／フィルタ１０２によってフィルタリングされる。
【０００５】
フラクショナルＮ周波数シンセサイザ１００でノイズのスペクトルを整形することによって低位相ノイズの出力信号１０３が得られるが、シンセサイザ１００にはいくつかの性能上の問題点がある。第１の問題点は、シンセサイザ１００の出力信号１０３に高レベルのスプリアス信号が現れることがあるということである。分周器の出力周波数はＶＣＯ出力周波数Ｆoutを小数部付きの数で割ったものであるため、分周器の出力信号１０５の第Ｎ高調波はＶＣＯ出力周波数Ｆoutから周波数がわずかにオフセットする。ＶＣＯはこれらの高調波信号に極めて影響されやすく、シンセサイザ１００の出力信号１０３に望ましくないスプリアス信号が発生する。
【０００６】
図２に、本発明の第１の望ましい実施態様に基づいて構成された可変周波数シンセサイザ１０のアナログ実施例の機能ダイアグラムを示す。周波数シンセサイザ１０は、可変周波数発振器１２、整数分周器１４、位相コンパレータ１６、加算器１８、位相予測器２０及びループ積分器／フィルタ２２を含む。本実施例では電圧制御発振器（ＶＣＯ）である可変周波数発振器１２は、出力端子２に周波数Ｆoutの所望の出力信号５を生成するように、入力端子に与えられる制御信号７によって制御される。ＰＬＬが位相ロックされているという条件下で、制御信号７は出力周波数Ｆoutを調整して、印加されたところの周波数Ｆrefの基準信号３にある有理数を乗算した周波数と等しくなるようにする。有理周波数乗数は（Ｎ＋.ｆ）に等しい。ここでＮは整数部を表し、.ｆは小数部を表す。
【０００７】
周波数シンセサイザ１０の出力端子２５に生じる出力信号５は、整数分周器１４に結合される。分周器１４は、ＰＬＬがロックされているとき、出力周波数Ｆout(（Ｎ＋.ｆ）×Ｆrefに等しい）を整数Ｎdivで分周して、（Ｎ＋.ｆ）×Ｆref/Ｎdivに等しい周波数Ｆdivを有する分周信号９を発生する。出力周波数Ｆoutが与えられるとこの整数分周比Ｎdivは一定であり、従って、分周比が基準信号３のサイクル毎に劇的に変化したとすれば発生したであろうところの位相ジッタが排除される。分周信号９は位相コンパレータ１６の第１の入力Ｄに結合され、位相コンパレータ１６の第２の入力Ｅに印加される基準信号３と位相が比較される。分周信号９と基準信号３は周波数が互いに異なるので、基準信号３と分周信号９の位相差θ（ｔ）を表す時間変化信号が、位相コンパレータ１６の出力に現れる。この位相差θ（ｔ）には、予測可能位相成分θｐ（ｔ）と誤差成分θerrorが含まれている。予測可能位相成分θｐ（ｔ）は、θref(ｔ）×(１−（Ｎ＋.ｆ）／Ｎdiv)に等しい。ここで、θref(ｔ）＝Ｆref×ｔは印加される基準信号３の時間変化位相である。位相誤差θerrorは、予測可能位相θｐ（ｔ）からのＶＣＯ出力信号５の位相偏移を表している。位相差θ（ｔ）は加算器１８の負の入力Ａに印加される。
【０００８】
位相予測器２０は、印加された基準信号３の位相成分θref(ｔ）、分周比Ｎdiv、整数Ｎ部及び小数部.ｆに基づいて予測信号θｓ（ｔ）を発生する。予測信号θｓ（ｔ）は、予測可能位相成分θｐ（ｔ）を模擬しており、またこの信号は加算器１８の正の入力Ｂに印加される。加算器１８において予測信号θｓ（ｔ）から位相差θ（ｔ）を減算することによって、加算器の出力Ｃには位相誤差θerrorが分離された形で現れる。次に、ループ積分器／フィルタ２２によって、位相誤差θerrorを処理することによって、ＶＣＯ１２の周波数を操作するために用いられる制御信号７が発生される。ＰＬＬの働きによって、印加された基準信号３に位相ロックされ、また（Ｎ＋.ｆ）×Ｆrefに等しい周波数Ｆoutを有する出力信号５を供給するために、位相誤差θerrorが最小限に抑えられる。出力周波数Ｆoutは、乗数の整数部Ｎの値、乗数の小数部.ｆの値及び分周比Ｎdivを調整することによって変更される。コントローラ１５は分周比Ｎdiv、整数部Ｎ及び小数部.ｆを位相予測器２０に供給し、また分周比Ｎdivを分周器１４にロードする。
【０００９】
周波数シンセサイザ１０の機能素子はさまざまな既知の回路素子を利用して実現される。例えば、周波数シンセサイザ１０をアナログ的に実現したものでは、ＶＣＯ１２からの出力信号５はプログラマブル周波数分周器１４に印加される。周波数Ｆoutを調整する場合を除き、分周器の分周比Ｎdivは不変状態に維持される。位相コンパレータ１６は、高次混合積を除去する低域フィルタを有するミクサ（図示せず）を用いて実現される。周波数に対する有理乗数（Ｎ＋.ｆ）の整数部Ｎと異なる分周比Ｎdivを選択することによって、分周信号９は、その周波数が少なくとも（Ｆref/Ｎ＋１）Ｈｚだけ基準信号周波数Ｆrefと異なる。この最小周波数差はＦref×(１−Ｎ／Ｎdiv)に等しいので、Ｎdivは位相コンパレータ１６によって発生する高次の混合積をＰＬＬの帯域幅外に追い出すように選択することができる。この結果、積分器／フィルタ２２によって混合積をフィルタリングして、周波数シンセサイザ１０の出力におけるスプリアス信号レベルを低下させることができるようになる。代替案として、位相コンパレータ１６を排他的ＯＲゲートまたは他の既知のタイプの位相コンパレータ１６を用いて実現することもできる。
【００１０】
電圧源３２からの事前同調信号３１は、位相予測器２０によって生じる予測信号θｓ（ｔ）の勾配の極性と一致させるために必要なだけ、分周信号９の周波数ＦＤＩＶを基準信号３の周波数Ｆrefより確実に高くするかまたは低くするのに十分な精度で、ＶＣＯ１２の出力周波数Ｆoutを粗調整する。位相予測器２０は、基準信号３の時間変化位相θref(ｔ）によって同期をとられて予測信号θｓ（ｔ）を送り出す関数発生器によって実現される。一般に、加算器１８及びループ積分器／フィルタ２２は、演算増幅器を用いて実現される。
【００１１】
図３には、本発明の第２の望ましい実施態様に基づいて構成された周波数シンセサイザのディジタル的な実施例が示されている。アナログ事前同調信号３１及び制御信号７を受信してアナログ出力信号５を発生するＶＣＯ１２を除けば、周波数シンセサイザ３０はディジタル方式で実現される。ＤＡＣまたは他の電圧源３２からの事前同調信号３１によって、ＶＣＯ１２の周波数Ｆoutが粗調整され、他方では制御信号７によってＶＣＯの周波数が微調整される。ゲート発生器３４及びカウンタ３６を用いて、出力信号５の時間変化位相θout(ｔ）のディジタル推定値θest(ｍ×Ｔref)を発生させる。ゲート発生器３４は、出力信号５のサイクルがカウントされる時間間隔を決定する。ＶＣＯ出力信号５はカウンタ３６の入力に印加され、また分周器１４にも印加される。分周器１４の端子カウント出力における分周信号９または端子カウント９が、ゲート発生器３４の第１の入力３４ａに供給され、他方では基準信号３がゲート発生器３４の第２の入力３４ｂに印加される。ゲート発生器３４の入力３４ａ、３４ｂにおける端子カウント９と基準信号３の対応する振幅遷移（例えば、立ち上がりエッジまたは立ち下がりエッジ）間の到着時間差から、イネーブル信号３７が発生される。ゲート発生器３４によって生じるイネーブル信号３７がカウンタ３６のイネーブル入力に印加され、ＶＣＯ出力信号５のサイクルがカウントされるゲート時間間隔ｔdが決まる。基準信号３と端子カウント９の周波数は互いに相違するので、ゲート間隔ｔdは時間と共に変動する。カウンタ３６は、その内容がラッチ信号Ｄｃｌｋによってラッチされた後、自己リセットする。本明細書において参照しているＣｈｕ他の米国特許第４，５１９，０９１号には、カウント・プロセスを中断することなく高速カウンタ３６の瞬時内容をラッチする方法が記載されている。
【００１２】
出力信号５がプログラミングされた周波数Ｆout(これは（Ｎ＋.ｆ）×Ｆrefである)の場合、各ゲート間隔ｔd間にゲートが開いてカウンタに入る出力信号５のサイクル数は（Ｎ＋.ｆ）×Ｆref×ｔdである。（Ｎ＋.ｆ）は、基準信号３の周波数Ｆrefの有理乗数であり、整数部分の乗数Ｎと小数部分の乗数.ｆを含んでいる。基準信号３の位相θref(ｔ）はゲート間隔ｔd内にＦref×ｔdサイクルずつ進むので、間隔ｔd内で基準信号３が進む位相サイクル数は以下のようになる：
△θref(ｍ×Ｔref)＝θref(ｍ×Ｔref＋ｔd)−θref(ｍ×Ｔref)
ここで、Ｔref=１／Ｆrefであり、ｍは基準信号３のサイクル数を示す整数である。ゲート間隔ｔd中に発生することが予測される出力信号５のサイクル数は以下の通りである：
△θref(ｍ×Ｔref)×(Ｎ＋.ｆ）
△θref(ｍ×Ｔref)及び（Ｎ＋.ｆ）はいずれも既知であるので、カウンタ３６の出力でカウントされる出力信号５のサイクル数は予測可能である。このサイクル数は予測可能位相項θｐ(ｍ×Ｔref)として表される。この予測可能位相項は以下の様に表される：θｐ(ｍ×Ｔref)＝trunc(△θref(ｍ×Ｔref)(Ｎ＋.ｆ))。ここで、trunc()は引数の小数部を切り捨てることによって整数化する関数である。
【００１３】
カウンタ３６によって実現されるところの切り捨てによって整数化を行う関数により、整数ではないかもしれない出力信号５の実際のサイクル数が丸められて、完全なサイクルが何回あったかを表す整数カウントが得られる。カウンタ３６によるこの丸めによって、カウンタ３６の出力に量子化ノイズｑＥが発生する。カウンタ３６の出力には、ノイズ及びＶＣＯ１２の出力信号５の予測位相からの他の位相偏移による位相誤差θerror(ｍ×Ｔref)も生じる。量子化ノイズｑＥ及び位相誤差θerror(ｍ×Ｔref)を考慮して、カウンタ３６の出力におけるＶＣＯの出力信号５の位相θout(ｔ）に関するディジタル推定値は、次のように表される：
θest(ｍ×Ｔref)＝trunc(θref(ｍ×Ｔref)×(Ｎ＋.ｆ))＋θerror(ｍ×Ｔref)
＝θｐ(ｍ×Ｔref)＋θerror(ｍ×Ｔref)−ｑＥ
カウンタ３６によってディジタル推定値θest(ｍ×Ｔref)に導入される量子化誤差ｑＥは、発生した予測信号θｓ(ｍ×Ｔref)に相関量子化ノイズを発生してカウンタの丸め誤差を相殺することによって、大幅に低減される。相関量子化ノイズｑＥは、位相予測器３９において、その出力値すなわち予測信号θｓ(ｍ×Ｔref)を切り捨てて整数にすることによって発生される。位相予測器３９におけるこの切り捨ては、カウンタ３６において行われる丸めを模擬している。この切り捨ての結果、予測信号θｓ(ｍ×Ｔref)＝θｐ(ｍ×Ｔref)となる。バイポーラ・ディジタル加算器４０である加算器においてθｓ(ｍ×Ｔref)から項θest(ｍ×Ｔref)を減算することによって予測可能位相項θｐ(ｍ×Ｔref)と量子化誤差項ｑＥが相殺され、加算器４０の出力４０Ｃに位相誤差項θerror(ｍ×Ｔref)が残る。
【００１４】
量子化ノイズｑＥが、小数部分.ｆがゼロである周波数を含む全ての出力信号周波数Ｆoutにおいて相殺されることを保証するため、整数分周比Ｎdivが、整数Ｎと所定の整数値だけ異なるように選択される。例えば、分周比ＮdivはＮ−１に等しくなるようにセットされる。すると、小数部分.ｆがゼロである出力信号周波数Ｆoutにおいてさえ、基準信号３と分周信号９が、ゲート発生器３４の入力３４ａ、３４ｂにおいて非同期になることが保証され、これによって量子化ノイズの相殺が維持される。分周比Ｎdivをこのように選択することによって、ずれを導入しなかったら出力信号５中に生じていたはずのスプリアス信号も減少する。小数部分.ｆの値が小さい場合でも、基準信号３と端子カウント９との周波数差は、ＰＬＬの帯域幅範囲の充分外側に位置するかもしれないＦref/(Ｎ−１)よりも大きい。この周波数差から発生するスプリアス信号は、ＰＬＬディジタル・フィルタ４２によって簡単にフィルタリングできる。例えば、Ｆref=１０ＭＨｚであり出力周波数Ｆoutが５００ＭＨｚ〜１０００ＭＨｚの場合、最低周波数のスプリアス信号は１０ＭＨｚ／(５０−１)≒５０．２５１ＫＨｚで発生する。ＰＬＬループの帯域幅が約５ＫＨｚあれば、周波数シンセサイザ３０の出力２５におけるスプリアス信号をフィルタリングするのに充分である。
【００１５】
分周器１４、ゲート発生器３４及びカウンタ３６によって得られる出力信号５の時間変化位相θout(ｔ)のディジタル推定値θest(ｍ×Ｔref)は、アナログ・ディジタル変換の結果であり、アナログ・ディジタル変換プロセスに固有の非線形性に影響される。線形化は、クロック発生器３８とカウンタ３６のＬＡＴＣＨ入力との間に配置されたディザ発生器５０を利用して、カウンタ３６のラッチ信号Ｄｃｌｋにランダム時間変動を加えることによって実現される。ディザ発生器５０によってラッチ信号Ｄｃｌｋにランダム時間変動が誘導されると、カウンタ３６のラッチ値θest(ｍ×Ｔref)に、ＶＣＯ１２のアナログ時間変化位相θout(ｔ)とディジタル推定値θest(ｍ×Ｔref)の関係を線形化するのに十分であるところの、誘導されたランダム時間変動に対応するランダム変動が生じる。
【００１６】
図４には、ディザ発生器５０の実施例の１つが示されている。ＰＲＮ（疑似乱数）シーケンス発生器４９によって発生するＰＲＮシーケンスがエンコーダ５２に印加される。エンコーダ５２は、ＰＲＮシーケンス発生器４９から入力される各整数を、ハイレベルにセットされているビットの個数が入力された各整数の値に等価であるところの、対応する論理値にマッピングする。エンコーダ５２からの論理値は論理遅延ブロック５４に印加され、エンコーダ５２からの論理値に基づく論理遅延ブロック伝搬遅延が導入される。論理値がランダムであるという特性によって基準信号３にランダム時間変動が誘導され、ディザがかけられたラッチ信号Ｄclkが生じる。ディザがかけられたラッチ信号Ｄclkのランダム時間変動によって、カウンタ３６の出力信号５の複数サイクルに相当するラッチされた値θest(ｍ×Ｔref)に変動が導入される。
【００１７】
このようにする代わりに、ディザ発生器５０をゲート発生器３４の第２の入力に直列に結合して（図示せず）、基準信号３を受信するようにしてもよい。ディザ発生器５０の直列接続によって、基準信号３にランダム時間変動すなわちジッタが加えられ、この基準信号は次に第２の入力３４ｂに供給される。このジッタによって、ゲート間隔ｔdに対するランダム時間変動が発生し、カウンタ３６のラッチされた値θest(ｍ×Ｔref)に、ＶＣＯ１２のアナログ時間変化位相θout(ｔ)とディジタル推定値θest(ｍ×Ｔref)との関係を線形化するのに充分な、対応するランダム変動が導入される。一般に、ゲート間隔ｔdのランダム時間変動によって、カウンタ３６のラッチされた値θest(ｍ×Ｔref)に、出力信号５の複数サイクルに相当する変動が導入される。
【００１８】
位相予測器３９にはｂビット累算器が設けられ、その後には固定利得ブロック２３が続いている。累算器２７は、基準周波数Ｆrefまたはその整数分の１でクロックされる。累算器２７の出力は、(Ｎ＋.ｆ)×Ｆrefの目標出力周波数で動作している場合に、ＶＣＯ１２の位相がゲート間隔ｔdの間に進むと予測されるところの、小数部を含むサイクル数を２↑(−ｂ)（演算記号↑はべき乗を表す。ここでは２の−ｂ乗を表している）の分解能で（ここで、ｂは累算器２７容量をビットで表したもの）提示する。累算器２７の出力におけるｂビット・ワードは利得ブロック２３に送られる。利得ブロック２３は、このｂビット・ワードを有理数である周波数乗数(Ｎ＋.ｆ)によってスケーリングする。利得ブロック２３の出力における(ｐ＋ｂ)ビット・ワードは、その上位側のｐ個のビットだけを加算器に送ることによって切り捨てられ、整数になる。この個数ｐはＬＯＧ2(Ｎdiv)（ここでＬＯＧ2は２を底とした対数を表す）、すなわちビットで表される分周器１４の容量、と同じかあるいはそれよりも大きい。その結果、利得ブロック２３の出力に生じる予測信号θｓ(ｍ×Ｔref)は、目標周波数で動作する場合に、ＶＣＯ１２の位相がゲート間隔ｔdの間に進むと予測される整数サイクル数を表している。Ｆout/Ｎdiv＞Ｆrefの場合、ゲート間隔ｔdは、基準信号３のＮ／(Ｎ−Ｎdiv＋.ｆ)サイクルでその最大値Ｔrefからゼロまで線形に低下し、ここまできた時点でゲート間隔ｔdはリセットされてその最大時間値Ｔrefに戻る。さらに、このサイクルが繰り返される。例えば、ｔ＝０において、ゲート間隔ｔd＝０の場合、ｍ番目のゲート間隔ｔdは、
ｔd(ｍ×Ｔref)＝−(((Ｎ＋.ｆ−Ｎdiv)／Ｎ)×ｍ×Ｔref)mod Ｔref
秒として表される。ここで、modはモジュロ関数を表す。位相誤差θerror(ｍ×Ｔref)が含まれない場合、出力信号５の位相は、ゲート間隔ｔd(ｍ×Ｔref)中に、ｔd(ｍ×Ｔref)×Ｆref×(Ｎ＋.ｆ)サイクル、つまり、
((−((Ｎ＋.ｆ−Ｎdiv)／Ｎ)×ｍ×Ｔref)mod Ｔref)×Ｆref(Ｎ＋.ｆ)
＝((−((Ｎ＋.ｆ−Ｎdiv)／Ｎ)×ｍ)mod １)×(Ｎ＋.ｆ)
サイクル進むものと予測される。この予測される位相の進みｔd(ｍ×Ｔref)×Ｆref×(Ｎ＋.ｆ)は、クロック期間Ｔref毎にその先行出力から(Ｎ−Ｎdiv＋.ｆ)／Ｎを減算する、フル・スケール値が１のユニポーラ累算器２７を用いて生成される。ｂビットは、利得ブロック２３に送られて(Ｎ＋.ｆ)でスケーリングされ、(ｐ＋ｂ)ビットが生じ、これが切り捨てられてｐビットになり、これによって、整数の完全な出力信号サイクル数だけをカウントすることができるカウンタ３６によって実現されるところの切り捨てによって整数化を行う関数を模擬する。その結果得られるｐビット・ワードによって、
trunc(((−((Ｎ＋.ｆ−Ｎdiv)／Ｎ)×ｍ)mod １)×(Ｎ＋.ｆ))
に等しい予測信号θｓ(ｍ×Ｔref)が生じ、これが、加算器４０に与えられて、ゲート間隔ｔd(ｍ×Ｔref)中にカウンタ３６によってカウントされた出力信号５の整数のサイクル数θout(ｍ×Ｔref)と比較される。
【００１９】
累算器のアンダーフロー事象及びゲート間隔リセット事象が同じクロック期間Ｔref内に生じない場合を除けば、累算器２７に関してアンダーフローが補償されると、ゲート間隔ｔd(ｍ×Ｔref)の終了時における予測信号θｓ(ｍ×Ｔref)とカウントされたサイクル数θest(ｍ×Ｔref)の差は、位相誤差θerror(ｍ×Ｔref)に対応する。累算器のアンダーフロー事象及びゲート間隔リセット事象が同じクロック期間Ｔref内に生じない場合、位相誤差θerror(ｍ×Ｔref)は、予測可能位相成分θｐ(ｍ×Ｔref)からの出力信号５の位相偏移に対応しない。例えば、出力信号５の位相が累算器２７に保持された予測値より１サイクルだけ遅れると仮定すると、あるクロック期間Ｔrefにおいて累算器２７がアンダーフローを生じ、そのサンプルに関してフル・スケール値を出力する。位相予測器３９の出力において、予測信号θｓ(ｍ×Ｔref)はそのサンプルに関する値がＮになる。出力信号５の遅相のため、ゲート間隔ｔd(ｍ×Ｔref)は、そのサンプルに関する最大値に近くなり、カウンタ３６は１出力信号サイクルをカウントする。従って、位相誤差θerror(ｍ×Ｔref)は、出力信号５の位相θout(ｔ）が予測信号θｓ(ｍ×Ｔref)よりＮ−１サイクルだけ進んでいることを表している。同様に、出力信号５の位相が予測位相より１ＶＣＯサイクルだけ進んでいる場合、ゲート間隔ｔd(ｍ×Ｔref)がその最大値Ｔrefにリセットされるクロック期間によって、位相誤差θerror(ｍ×Ｔref)が生じるが、この位相誤差は、出力信号５の位相θout(ｔ)が予測信号θｓ(ｍ×Ｔref)よりＮ−１サイクルだけ遅れていることを表している。
【００２０】
アンダーフロー補償器２９は、同時に生じないアンダーフロー事象とゲート間隔リセット事象について、位相誤差θerror(ｍ×Ｔref)を補償する。図５には、下位桁補償器２９の実施例の１つが示されている。アンダーフロー補償器２９は、加算器４０の出力から誤差項θerror(ｍ×Ｔref)を受信する。次に、コンパレータ４５において、誤差項とリミッタ４３の制限値ＬＩＭの比較が行われる。正負検出器（ＳＧＮ，Signum Function Block）４１の２ビット出力は、θerror(ｍ×Ｔref)＞ＬＩＭの場合は１、θerror(ｍ×Ｔref)＜ＬＩＭの場合は−１、−ＬＩＭ≦θerror(ｍ×Ｔref)≦ＬＩＭの場合は０になる。乗算器４７において、正負検出器４１の出力にＮを乗算して、アンダーフロー補正項θcorrを得る。位相誤差θerror(ｍ×Ｔref)からアンダーフロー補正項θcorrを減算することによって補償位相誤差θ'errorを得て、それをディジタル・フィルタ４２に送られる。ＬＩＭの値がtrunc(Ｎ／２)になるように選択することによって、補償位相誤差θ'errorに関する最大範囲が得られる。
【００２１】
結果生じる補償位相誤差θ'errorは、ＶＣＯ出力信号５と基準信号３の間の位相偏移を表している。この補償位相誤差θ'errorは、周波数シンセサイザ３０のループ動特性を制御するディジタル・フィルタ４２に印加される。ディジタル・フィルタ４２の帯域幅はコントローラ１５によって調整することが可能である。例えば、周波数シンセサイザ３０の捕捉時間とセトリング時間を短縮するため、帯域幅を一時的に拡大する。ＰＬＬがロックされると、帯域幅を縮小して、ノイズ性能及びスプリアス信号フィルタリングを最適化することができる。ディジタル・フィルタ４２によって、ディジタル入力信号３３がディジタル・アナログ変換器（ＤＡＣ）４４に加えられ、ＶＣＯ１２の周波数Ｆoutの操作に用いられるアナログ制御信号７に変換される。ディジタル・フィルタには、ＤＡＣ４４によって生じる制御信号７の量子化誤差を排除するため、ＤＡＣ４４の下位ビットをランダム化するオプションのディザ源を含んでいてよい。位相ロック・ループは、出力信号５の周波数Ｆoutを操作し、Ｆref(Ｎ＋.ｆ）、すなわち基準信号３の有理数倍周波数に等しくなるようにすることによって、位相誤差を最小限に抑える。
【００２２】
このようにする代わりに、ある周波数合成方法では、与えられた基準信号３の周波数の有理数(Ｎ＋.ｆ）倍に等しい周波数の出力信号５を発生する。この周波数合成方法は、図１または図３の周波数合成装置を利用した実施例に制限されるものではなく、また一連のステップを含んでいる。まず、出力信号の周波数が整数除数によって分周される。次に、周波数分周出力信号と基準信号の対応する振幅遷移間の時間差から決定される時間間隔ｔdにおける、出力信号のサイクルをカウントすることによって、出力信号と基準信号の既知の周波数差による誤差項及び予測可能項が得られる。次に、予測信号を発生し、カウントされたサイクル数と比較して、誤差項が分離される。次に、誤差項をフィルタリングして、出力信号の周波数調整に用いられ、この結果、誤差項が最小限に抑えられるので、出力信号の周波数は、基準信号の有理数倍周波数にほぼ等しくなる。該周波数合成方法には、カウントされたサイクル数と、分周出力信号と基準信号３の対応する振幅遷移間の時間間隔との関係を線形化するステップを含めることも可能である。線形化ステップの実施例の１つには、出力信号のサイクルがカウントされる時間間隔にランダム時間変動を加えるステップが含まれている。
【００２３】
以上から明らかなように、本発明によって得られる周波数合成装置及び方法では、整数周波数除数を用いて、印加された基準信号の有理数倍周波数の出力信号を発生することによって、出力信号に生じるスプリアス信号を低減する。
【００２４】
以下に本発明の実施態様の例を列挙する。
【００２５】
［実施態様１］
有理周波数乗数（Ｎ＋.ｆ）によって、印加された基準信号に対して周波数が関連づけられる出力信号（Ｆout)を発生する可変周波数シンセサイザ（１０）において、
制御信号（７）を受信する入力及び前記制御信号（７）に応答する周波数を有する出力信号（５）を送り出す出力を有する可変周波数発振器（１２）と、
前記可変周波数発振器（１２）の出力に結合されて、前記出力信号（５）を受信し、前記出力信号の周波数を整数除数（Ｎdiv)で分周して分周信号（９）を発生する周波数分周器（１４）と、
是器周波数分周器（１４）に結合されて、第１の入力（Ｄ）で分周信号（９）を受信し、第２の入力（Ｅ）で基準信号（Ｆref)を受信して、予測可能成分（θｐ（ｔ））及び誤差成分（θerror)を有する位相差信号（θ（ｔ））を発生する位相コンパレータ（１６）と、
前記基準信号（Ｆref)を受信して、基準信号（Ｆref)、整数除数（Ｎdiv)及び有理周波数乗数（Ｎ＋.ｆ）に基づき予測可能成分（θｐ（ｔ））と同一の相殺信号を発生する信号発生器（２０）と、
前記位相コンパレータに結合されて、前記位相差信号を受信する第１の入力（Ａ）及び信号発生器に結合されて、相殺信号を受信する第２の入力（Ｂ）を備え、前記相殺信号と前記予測可能成分の差を取って、出力から誤差成分（θerror)を送り出す加算器（１８）と、
前記加算器（１８）の出力（Ｃ）と前記可変周波数発振器（１２）の入力の間に結合されて、前記誤差成分（θerror)を受信し、前記誤差成分（θerror)を処理して前記制御信号（７）を発生し、前記制御信号（７）によって前記誤差成分（θerror)が減少するように、前記出力信号（５）の周波数が調整されるようにする、フィルタ（２２）とを
設けたことを特徴とする可変周波数シンセサイザ。
【００２６】
［実施態様２］
前記周波数分周器（１４）に結合され、前記整数除数（Ｎdiv)を選択し、前記信号発生器（２０）に結合され、前記有理周波数乗数（Ｎ＋.ｆ）及び前記整数除数（Ｎdiv)を前記信号発生器（２０）に供給するコントローラ（１５）を設けたことを特徴とする、実施態様１に記載の可変周波数シンセサイザ（１０）。
【００２７】
［実施態様３］
前記出力信号（５）の周波数（Ｆout)が前記有理周波数乗数（Ｎ＋.ｆ）及び前記整数除数（Ｎdiv)を調整することによって選択されることを特徴とする、実施態様２に記載の可変周波数シンセサイザ（１０）。
【００２８】
［実施態様４］
基準信号（Ｆref)の位相が時間変化し、前記予測可能成分が、前記時間変化する位相×（１−前記有理周波数乗数）÷前記整数除数（Ｎdiv)に等しいことを特徴とする、実施態様３に記載の可変周波数シンセサイザ（１０）。
【００２９】
［実施態様５］
印加された基準信号（３）に対して有理周波数乗数（Ｎ＋.ｆ）によって周波数が関連づけられる出力信号（５）を発生する可変周波数シンセサイザ（３０）において、
制御信号（７）を受信する入力及び前記制御信号（７）に応答する周波数を有する出力信号を提供する出力を有する可変周波数発振器（１２）と、
前記可変周波数発振器（１２）の出力に結合されて、前記出力信号（５）を受信し、前記出力信号の周波数を整数除数（Ｎdiv)で割って、分周信号（９）を発生する周波数分周器（１４）と、
前記周波数分周器（１４）に結合されて、第１の入力（３４ａ)で前記分周信号（９）を受信し、第２の入力（３４ｂ)で基準信号（３）を受信して、前記第１の入力と前記第２の入力における前記分周信号（９）と前記基準信号（３）の互いに対応する振幅遷移間の時間差に応答し、前記時間差に基づいてその出力からパルスを発生するゲート発生器（３４）と、
前記可変周波数発振器（１２）の出力に結合されて、前記出力信号（５）を受信し、前記ゲート発生器（３４）に結合されて、前記パルスを受信して、前記パルスの持続時間内における前記出力信号（５）のサイクル数をカウントし、その出力から前記出力信号（５）の予測サイクル数及び誤差項を含むカウント値を提供するカウンタ（３６）と、
前記基準信号（３）、前記有理周波数乗数（Ｎ＋.ｆ）及び前記整数除数（Ｎdiv)を受信し、
その出力から前記出力信号（５）の前記予測サイクル数に等しい出力値を発生する位相予測器（３９）と、
前記カウンタ（３６）及び前記位相予測器（３９）の出力に結合されて、前記カウント値と前記出力値を減算して、その出力から前記誤差項を提供する加算器（４０）と、
前記加算器（４０）の出力に結合されて、前記誤差項をフィルタリングする処理手段（２９、４２）と、
前記処理手段（２９、４２）に結合されて、デジタル処理された前記誤差項を受信し、前記制御信号（７）を発生し、前記制御信号は前記出力信号（５）の周波数（Ｆout)を調整して、誤差項を最小限に抑えるディジタル・アナログ変換器（４４）と
を設けたことを特徴とする可変周波数シンセサイザ。
【００３０】
［実施態様６］
前記有理乗数（Ｎ＋.ｆ）が整数（Ｎ）値と小数値（.Ｆ）の和で構成され、
前記位相予測器（３９）は累算器（２７）と利得ブロック（２３）を含み、前記累算器（２７）は、前記有理乗数（Ｎ＋.ｆ）と前記整数除数（Ｎdiv)の差を前記整数値で除算し、前記基準信号（３）に基づいてクロック処理し、前記利得ブロック（２３）は前記累算器（２７）及び前記処理手段（２９、４２）に結合されて、累算値に前記有理乗数でスケーリングし、
前記処理手段は、前記累算器及びフィルタ（４２）のためのアンダーフロー補償器（２９）を含み、前記アンダーフロー補償器（２９）は前記加算器（４０）及び前記フィルタ（４２）の出力に結合されている
ことを特徴とする実施態様５に記載の可変周波数シンセサイザ（３０）。
【００３１】
［実施態様７］
前記累算器（２７）の分解能は前記カウンタ（３６）よりも高い分解能を有し、前記利得ブロック（２３）は前記累算値を切り捨てて、前記カウンタ（３６）の分解能に等しくなるようにすることを特徴とする実施態様６に記載の可変周波数シンセサイザ（３０）。
【００３２】
［実施態様８］
クロック発生器（３８）とディザ発生器（５０）を設け、前記クロック発生器（３８）は前記基準信号（３）を受信して、前記基準信号（３）からクロック（ＣＬＯＣＫ）信号を発生し、前記ディザ発生器（５０）は前記クロック発生器（３８）に結合されて、前記クロック信号（ＣＬＯＫ）を受信し、前記クロック信号にランダム・タイミング不確実性を加えて、前記カウンタ（３６）に対するラッチ信号（ＤＣＬＫ)を発生することを特徴とする実施態様５に記載の可変周波数シンセサイザ（３０）。
【００３３】
［実施態様９］
前記ゲート発生器（３４）の第２の入力（３４ｂ）に結合されて、前記基準信号（３）を受信し、前記基準信号（３）にランダム時間不確実性を加えて、対応するランダム時間不確実性が前記ゲート発生器（３４）の出力に生じるパルス持続時間に生じるようにするディザ発生器（５０）を含むことを特徴とする実施態様５に記載の可変周波数シンセサイザ（３０）。
【図面の簡単な説明】
【図１】従来技術によるフラクショナルＮシンセサイザを示す図である。
【図２】本発明の第１の実施態様に基づいて構成された周波数シンセサイザのアナログ実施例を示す図である。
【図３】本発明の第２の実施態様に基づいて構成された周波数シンセサイザのディジタル実施例を示す図である。
【図４】図３の周波数シンセサイザに組み込まれたディザ発生器を示す図である。
【図５】図４の周波数シンセサイザに組み込まれたアンダーフロー補償器を示す図である。
【符号の説明】
１０：可変周波数シンセサイザ
１２：可変周波数発振器
１４：整数分周器
１５：コントローラ
１６：位相コンパレータ
１８：加算器
２０：位相予測器
２２：ループ積分器／フィルタ
２３：利得ブロック
２５：出力端子
２７：累算器
２９：アンダーフロー補償器
３０：周波数シンセサイザ
３２：電源
３４：ゲート発生器
３６：カウンタ
３８：クロック発生器
３９：位相予測器
４０：バイポーラ・ディジタル加算器
４２：ディジタル・フィルタ
４４：ディジタル・アナログ変換器
４５：コンパレータ
４９：ＰＲＮシーケンス発生器
５０：ディザ発生器
５２：エンコーダ
５４：論理遅延ブロック
Claims (3)
- 基準信号の有理数倍の周波数の出力信号を生成するための周波数合成方法であって、
前記出力信号の周波数を分周するステップと、
前記分周された出力信号の振幅の遷移と、印加される前記基準信号の対応する振幅の遷移との間の時間間隔において生じる出力信号のサイクル数をカウントし、カウント値および誤差項を生成するステップと、
前記カウント値に等しい予測項を生成するステップと、
前記予測項を前記カウント値と比較して、前記誤差項を分離するステップと、
前記誤差項が最小のとき、前記基準信号の有理数倍の周波数に等しくなるように、前記出力信号の周波数を調節するステップと、
を含む、周波数合成方法。 - さらに、
前記分周された出力信号の振幅の遷移と、前記基準信号の対応する振幅の遷移との間の時間間隔と、前記サイクルのカウント値との間の関係を、線形化するステップを含む、
請求項１に記載の周波数合成方法。 - 前記線形化するステップは、さらに、
前記出力信号のサイクル数がカウントされる前記時間間隔にわたって、ランダムな時間変動を加えるステップを含む、
請求項２に記載の方法。
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