DE102005023909B3

DE102005023909B3 - Digitaler Phasenregelkreis und Verfahren zur Korrektur von Störanteilen in einem Phasenregelkreis

Info

Publication number: DE102005023909B3
Application number: DE102005023909A
Authority: DE
Inventors: Andrea Camuffo
Original assignee: Infineon Technologies AG
Current assignee: Intel Deutschland GmbH
Priority date: 2005-05-24
Filing date: 2005-05-24
Publication date: 2006-10-12
Anticipated expiration: 2025-05-25
Also published as: US20060279365A1; US7724094B2; JP2006333487A; RU2010151600A

Abstract

Es wird vorgeschlagen, in einem digitalen Phasenregelkreis mit einem ersten Anschluss (1), mit einem zweiten Anschluss (2), mit einem wertdiskret abstimmbaren Oszillator (6), mit einem Integrator (10), mit einem Schleifenfilter (11) und mit einem Rückführungspfad eine Korrekturschaltung (4) vorzusehen. Die Korrekturschaltung (4) ist eingangsseitig an einen Eingang des Integrators (10) und ausgangsseitig an einen Ausgang des Integrators (10) angeschlossen. Die Korrekturschaltung (4) ist eingerichtet zur Erzeugung eines Korrekturwortes (KS), abgeleitet aus einem dem Eingang des Integrators (10) zugeführten Stellworts und einem von dem zweiten Frequenzwort (FwF) abgeleiteten Wort. Damit lässt sich ein periodischer Fehleranteil in dem von dem Integrator (10) abgegebenen Frequenzeinstellwort durch die Korrekturschaltung (4) korrigieren.

Description

Die Erfindung betrifft einen digitalen Phasenregelkreis. Die Erfindung betrifft weiterhin ein Verfahren zur Korrektur von Störanteilen in einem Ausgangssignal eines digitalen Phasenregelkreises.
In der Nachrichten- und Mobilfunktechnik existiert die Forderung, die für die Datenübertragung notwendigen Schaltungen als integrierte Schaltungen in Halbleiterkörpern zu realisieren. Dabei wird bei der Entwicklung von Hochfrequenzbaugruppen eine immer höhere Integrationsdichte sowie eine leichtere Portierbarkeit auf feiner strukturierte Halbleiterprozesse angestrebt. Dem Wunsch nach einer leichten Portierbarkeit steht häufig die bislang verwendete Technologie entgegen, die im Wesentlichen auf einer analogen Signalverarbeitung basiert. Aus diesem Grund werden zunehmend Schaltkreise für Hochfrequenzbaugruppen entworfen und implementiert, die eine vollständige digitale Signalverarbeitung umfassen. Diese Schaltkreise haben zudem den Vorteil, dass sie bereits in vorhandene digitale Elemente integriert werden können.
Eine Bauteilgruppe, die eine vollständige digitale Signalverarbeitung ermöglicht, ist der digitale Phasenregelkreis (alldigital PLL). Dieser eignet sich häufig für den Einsatz in Empfangspfaden von mobilen Kommunikationsgeräten, bei denen die Erzeugung eines reinen Trägersignals benötigt wird.

Einen derartigen digitalen Phasenregelkreis zeigt die Druckschrift US 6,658,748 B1 . Dieser umfasst einen wertdiskret ab stimmbaren Oszillator. Zur Frequenzansteuerung wird dem Oszillator ein erstes und ein zweites Frequenzwort zugeführt, wobei das zweite Frequenzwort in einer Korrekturschaltung aus einem Rückkoppelsignal und dem zeitlichen Verlauf des zweiten Frequenzwortes abgeleitet ist.

Einen weiteren Phasenregelkreis lässt sich der DE 103 09 335 A1 entnehmen.

Es ist dem Erfinder bekannt, dass einige digitale Phasenregelkreise Störsignale erzeugen. Dies erfolgt vor allem, wenn die gewünschte Ausgangsfrequenz des digitalen Phasenregelkreises nahe an einem ganzzahligen Vielfachen einer verwendeten Referenzfrequenz liegt.

6A zeigt ein Frequenz-Leistungsdiagramm eines digitalen Phasenregelkreises. Zu sehen ist das Phasenrauschen des von dem digitalen Phasenregelkreis erzeugten Ausgangssignals in Abhängigkeit eines Frequenzabstandes. Es ist deutlich zu erkennen, dass bei einem Abstand von 60 kHz, 120 kHz und 180 kHz vom Trägersignal zusätzliche Störsignale erzeugt werden. So erreicht beispielsweise das Störsignal SP1 bei einem Abstand von 60 kHz vom Trägersignal eine Magnitude von –20 dBc, bezogen auf die Auflösebandbreite RBW der Messung. Auch die weiteren Störsignale SP2 und SP3, welche die harmonischen Anteile des Störsignals SP1 bei 120 kHz und 180 kHz darstellen, sind eventuell nicht ausreichend gegenüber dem Trägersignal unterdrückt. Diese Störsignale bedeuten eine Verschlechterung der Übertragungsqualität und benötigen aufwändige Filtermaßnahmen zu ihrer Unterdrückung.

Aufgabe der Erfindung ist es, einen digitalen Phasenregelkreis vorzusehen, bei dem die Störanteile im Ausgangssignal verringert sind. Eine weitere Aufgabe der Erfindung ist es, ein Verfahren zur Korrektur eines Phasenregelkreises anzugeben, mit dem die Störsignale verringert werden können.

Diese Aufgaben werden mit den Gegenständen der unabhängigen Patentansprüche 1 und 16 gelöst. Weiterführende Ausgestaltungsformen ergeben sich aus den Unteransprüchen.

Gemäß dem vorgeschlagenen Prinzip umfasst ein digitaler Phasenregelkreis einen ersten Anschluss zur Zuführung eines ersten Frequenzwortes sowie einen zweiten Anschluss zur Zufüh rung eines zweiten Frequenzwortes. Im Phasenregelkreis ist in einem Vorwärtspfad ein wertdiskret abstimmbarer Oszillator vorgesehen. Einem Stelleingang des wertdiskret abstimmbaren Oszillators ist ein Schleifenfilter sowie ein Integrator vorgeschaltet. Ein Rückführungspfad des Phasenregelkreises umfasst eine Zähleinrichtung, die zur Abgabe eines Wortes abgeleitet aus dem Signal des wertdiskret abstimmbaren Oszillators sowie einem Referenzsignal ausgeführt ist. Ein Ausgang der Zähleinrichtung ist mit dem ersten Anschluss des Regelkreises gekoppelt. Erfindungsgemäß ist weiterhin eine Korrekturschaltung vorgesehen, die eingangsseitig an einen Eingang des Integrators und ausgangsseitig an einen Ausgang des Integrators angeschlossen ist. Die Korrekturschaltung ist eingerichtet zur Erzeugung eines Korrekturwortes, abgeleitet aus einem dem Eingang des Integrators zugeführten Stellwort und einem von dem zweiten Frequenzwort abgeleiteten Wort.

Mit der Korrekturschaltung in dem Phasenregelkreis wird ein durch den Integrator im Regelkreis hervorgerufener Fehleranteil korrigiert. Dieser Fehleranteil wird durch das zeitliche Verhalten des Stellwortes erzeugt, welches sich vor allem bei bestimmten Einstellungen des ersten und zweiten dem Phasenregelkreis zugeführten Frequenzwortes bemerkbar macht. In einer Ausgestaltungsform der Erfindung umfasst die Korrekturschaltung einen Summenbildner, dem an einem ersten Eingang das von dem zweiten Frequenzwort abgeleitete Wart zuführbar ist. Der zweite Eingang des Summenbildners ist unter Bildung eines Rückführungspfades mit dem Ausgang des Summenbildners gekoppelt. Der Ausgang des Summenbildners bildet gleichzeitig auch den Ausgang der Korrekturschaltung.

Durch diese Ausgestaltung wird in Abhängigkeit des von dem zweiten Frequenzwort abgeleiteten Worts ein Korrektursignal erzeugt, dessen Wert sich mit jedem Schritt um den Wert des abgeleiteten Wortes erhöht. In geeigneter Ausführungsform enthält der Summenbildner einen Überlaufausgang, mit dessen Hilfe ein Überlauf, d. h. die Überschreitung eines maximalen Wertes anzeigbar ist. Dadurch lässt sich in einfacher Weise ein periodisches Korrektursignal erzeugen, wobei die Periodizität einer Periodizität des Fehleranteils des integrierten Wortes nach dem Integrator entspricht.

In einer weiteren Ausgestaltungsform der Erfindung umfasst die Korrekturschaltung eine Steuerschaltung, die mit einem ersten Eingang den Eingang der Korrekturschaltung bildet. An einem zweiten Eingang ist der Steuerschaltung ein Startsignal zuführbar. Dieses Startsignal ist in einer Ausgestaltungsform durch das Überlaufsignal des Summenbildners gebildet. Die Steuerschaltung ist ausgeführt, bei Vorliegen eines bestimmten Wortes am ersten Eingang und des Startsignals einer Erzeugung des Korrekturwortes freizugeben.

Mit Hilfe der Steuerschaltung wird eine Möglichkeit geschaffen, die Erzeugung des Korrekturwortes mit dem Erzeugen des Fehleranteils innerhalb des Regelkreises zu synchronisieren. Mit anderen Worten synchronisiert die Steuerschaltung eine Phase des Fehleranteils im Ausgangswort des Integrators mit einer Phase des Korrekturwortes. In einer Ausgestaltungsform ist die Steuerschaltung zur zeitlichen Regelung der Abgabe des Korrekturwortes ausgeführt. Dadurch wird eine optimale Unterdrückung des Fehleranteils erreicht.

In einer Weiterbildung der Erfindung stellt das von dem zweiten Frequenzwort abgeleitete Wort das zweite Frequenzwort dar. In dieser Ausgestaltungsform ist es zweckmäßig, das von der Korrekturschaltung erzeugte Korrekturwort von dem von dem Integrator im Phasenregelkreis abgegebenen Wort zu subtrahieren.

In einer anderen Ausgestaltungsform bildet das von dem zweiten Frequenzwort abgeleitete Wort die Differenz eines maximalen Wertes des zweiten Frequenzwortes und einem Wert des zweiten Frequenzwortes. Kann somit das zweite Frequenzwort Werte zwischen 0 und einem Maximalwert annehmen, ist in dieser Ausgestaltungsform das von dem zweiten Frequenzwort abgeleitete Wort die Differenz aus dem Maximalwert weniger dem Wert des zweiten Frequenzwortes. In dieser Ausgestaltungsform ist der Ausgang der Korrekturschaltung additiv mit dem Vorwärtspfad des Phasenregelkreises gekoppelt.

In einer Weiterbildung der Erfindung umfasst der Vorwärtspfad des Phasenregelkreises neben einem Integrator auch einen Addierer. Dieser Addierer ist dem Eingang des Integrators vorgeschaltet und weist einen ersten Eingang sowie einen zweiten Eingang auf. Der erste Eingang ist mit dem ersten Anschluss der Korrekturschaltung und der zweite Eingang mit dem zweiten Anschluss der Korrekturschaltung gekoppelt. In dieser Ausgestaltungsform wird so vorteilhaft ein Frequenzeinstellwort dem Integrator zugeführt, das sich aus dem ersten Frequenzwort und dem zweiten Frequenzwort zusammensetzt. Dies ist besonders dann zweckmäßig, wenn das erste Frequenzwort einen ganzzahligen Anteil und das zweite Frequenzwort einen gebrochenen Anteil darstellt. Das entsprechende Frequenzeinstellwort stellt die Summe aus beiden dar. Somit wird es möglich, dass der Phasenregelkreis Ausgangssignale mit einer Frequenz erzeugt, die einem nicht ganzzahligen Vielfachen einer Referenzfrequenz entsprechen.

In einer weiteren Ausgestaltungsform ist zwischen dem Ausgang der Korrekturschaltung und dem Anschluss an den Vorwärtspfad des Phasenregelkreises ein Modulator, bevorzugt ein Σ-Δ-Modulator, geschaltet. Ebenso ist dem zweiten Anschluss des Phasenregelkreises zur Zuführung des zweiten Frequenzwortes ein Σ-Δ-Modulator nachgeschaltet. In einer Weiterbildung dieser Ausgestaltungsform ist wenigstens einer dieser Modulatoren als ein kaskadierter Sigma-Delta-Modulator ausgeführt.

In einer anderen Ausgestaltung ist die Zähleinrichtung im Rückführungspfad des Regelkreises ausgeführt, die Anzahl an Taktperioden des von dem wertdiskret abstimmbaren Oszillator abgegebenen Signals bezüglich einer Taktperiode des Referenzsignals zu ermitteln. Die Zähleinrichtung zählt demnach die Anzahl an Taktperioden des von dem wertdiskret abstimmbaren Oszillator abgegeben Signals und gibt das Ergebnis jeweils nach einer Taktperiode des Referenzsignals an ihren Ausgang ab. In einer Weiterbildung ermittelt die Zähleinrichtung die steigenden bzw. die fallenden Taktflanken des von dem Oszillator abgegebenen Signals bezüglich einer steigenden bzw. fallenden Taktflanke des Referenzsignals.

Weiterhin ist ein Differenzglied vorgesehen, das mit einem Eingang an den ersten Anschluss des Phasenregelkreises und mit einem zweiten Eingang an den Ausgang der Zähleinrichtung angeschlossen ist. Das Glied ist ausgeführt, eine Differenz eingangsseitig anliegender Worte an einem Ausgang abzugeben. Der Ausgang ist mit dem Eingang der Korrekturschaltung verbunden. Somit wird das von der Zähleinrichtung abgegebene Wort von dem ersten Frequenzwort subtrahiert und das Ergebnis sowohl an die Korrekturschaltung als auch an den Integrator im Vorwärtspfad des Phasenregelkreises abgegeben. Das Ergebnis dieser Subtraktion bildet gleichzeitig auch das der Kor rekturschaltung zugeführte Wort für die Erzeugung des Korrekturwortes.

Für die Korrektur von Störungen in einem digitalen Regelkreis wird demnach ein Phasenregelkreis bereitgestellt sowie ein erstes Frequenzwort und ein zweites Frequenzwort dem Phasenregelkreis zugeführt. Daraus wird ein Frequenzeinstellwort erzeugt. Abhängig von dem Frequenzeinstellwort bildet der Phasenregelkreis, insbesondere ein Oszillator des Phasenregelkreises, ein Ausgangssignal mit einer Taktperiode. Die Anzahl an Taktperioden des Ausgangssignals wird bezüglich einer Taktperiode eines Referenzsignals ermittelt. Dieser Vorgang ist notwendig, um eine Frequenzdrift im Ausgangssignal des Phasenregelkreises zu korrigieren. Anschließend wird ein Korrekturwort erzeugt, dessen Taktperiode von dem zweiten Frequenzeinstellwort abgeleitet ist. Eine Phase des Korrekturwortes ist von dem ersten Frequenzwort und der Anzahl an Taktperioden des Ausgangssignals abgeleitet. Dieses Korrekturwort wird dem Phasenregelkreis und zweckmäßigerweise dem Frequenzeinstellwort zugeführt.

Mit Hilfe des Korrekturwortes wird ein fehlerhafter Anteil im Frequenzeinstellwort korrigiert, der durch die Signalverarbeitung innerhalb des Phasenregelkreises, insbesondere durch die Unterschiede der Anzahl der Taktperioden des Ausgangssignals und dem ersten Frequenzwort, erzeugt wird. In einer zweckmäßigen Weiterbildung des Verfahrens enthält der Schritt des Erzeugens eines Frequenzeinstellworts die Schritte:

– Bilden eines Differenzwortes aus dem ersten Frequenzwort und der ermittelten Anzahl an Taktperioden;
– Addieren des zweiten Frequenzwortes zu dem Differenzwort;
– Erzeugen eines Frequenzeinstellwortes durch Integrieren der Summe aus dem zweiten Frequenzwort und dem Differenzwort;
– sowie Filtern des Frequenzeinstellwortes und Zuführen an einen Steuereingang eines wertdiskret abstimmbaren Oszillators.

Die Vorgänge des Bildens eines Differenzwortes sowie das anschließende Integrieren der Summe aus der Differenz und dem zweiten Frequenzwort entspricht im wesentlichen dem Ermitteln eines Phasenversatzes und Erzeugen eines entsprechenden Stellsignals für den wertdiskret abstimmbaren Oszillator. In einer Ausgestaltung wird das Korrekturwort entweder zu dem Frequenzeinstellwort vor einer Filterung addiert oder von diesem subtrahiert. Dies ist abhängig von der Erzeugung des Korrekturwortes. In einer Ausgestaltungsform wird das Korrekturwort erzeugt, indem das zweite Frequenzwort zu dem Ergebnis einer vorangegangenen Operation addiert wird. Das jeweilige Ergebnis bildet das Korrekturwort. In einem weiteren Schritt wird das Frequenzwort wiederum zu dem Ergebnis der vorangegangenen Operation addiert. Dadurch erhält man ein zeitlich in wertdiskreten Schritten um jeweils den Wert des zweiten Frequenzworts ansteigendes Korrekturwort bis zu einem Maximalwert. Bei Überschreiten des Maximalwertes wird erneut begonnen. Das sich so ergebende Korrekturwort ist demnach periodisch, wobei die Taktperiode von der Größe des zweiten Frequenzwortes und dem Maximalwert abhängig ist.

Alternativ wird das Korrekturwort erzeugt, indem die Differenz zwischen dem Maximalwert und dem zweiten Korrekturwort zu dem Ergebnis der vorangegangenen Operation addiert wird. Dies führt zu einem bezüglich des Fehleranteils im Frequenzeinstellwort des Regelkreises zeitlich gespiegelten Korrek turwortes. Dieses zeitlich gespiegelte Korrekturwort wird dem Frequenzeinstellwort additiv zugeführt.

Im Weiteren wird die Erfindung anhand mehrerer Ausführungsbeispiele unter Bezugnahme auf die Zeichnungen im Detail erläutert. Es zeigen:
1 ein erstes Ausführungsbeispiel der Erfindung,
2 ein zweites Ausführungsbeispiel der Erfindung,
3 eine dritte Ausführungsform der Erfindung,
4 ein Ausführungsbeispiel eines kaskadierten Σ-Δ-Modulators dritter Ordnung,
5 ein Ausführungsbeispiel eines wertdiskret abstimmbaren Oszillators,
6A ein Pegel-Frequenzdiagramm, welches das Phasenrauschen eines Signals eines digital abstimmbaren Phasenregelkreises mit Störsignalen zeigt,
6B ein Pegel-Frequenzdiagramm mit dem Phasenrauschen eines Trägersignals eines Regelkreises gemäß einer Ausführungsform der Erfindung,
7 ein Ausführungsbeispiel des Verfahrens.
1 zeigt eine Ausgestaltungsform eines digitalen Phasenregelkreises mit einer Korrekturschaltung. Der Begriff digitaler oder digital regelbarer Phasenregelkreis bezeichnet in dem folgenden Ausführungsbeispiel einen Regelkreis, dessen Stellsignal zur Einstellung der Ausgangsfrequenz vollständig durch eine digitale Signalverarbeitung erzeugt wird. Der Phasenregelkreis enthält insbesondere einen Oszillator für die Bereitstellung eines Ausgangssignals, der zur Einstellung seiner Frequenz kein analoges Stellsignal, sondern ein digitales Stellsignal verwendet. Das digitale Stellsignal wird wiederum im Vorwärtspfad des Phasenregelkreises durch digitale Signalverarbeitung erzeugt.
Der digitale Phasenregelkreis gemäß 1 umfasst zwei Eingangsanschlüsse 1 und 2 sowie einen Ausgangsabgriff 3 zur Abgabe eines Ausgangssignals SA. Die beiden Eingangsanschlüsse 1 und 2 dienen zur Zuführung jeweils eines Frequenzwortes, welche die Ausgangsfrequenz des Phasenregelkreises bestimmen. Das erste Frequenzwort, der so genannte ganzzahlige Anteil Int wird dem digitalen Phasenregelkreis als Frequenzwort FwI am ersten Eingangsanschluss 1 zugeführt. Der zweite Anteil Frac bildet einen gebrochenen Anteil, ist demnach stets kleiner als der Wert 1 und wird als zweites Frequenzwort FwF dem zweiten Eingangsanschluss zugeführt.
Mit dem ersten und dem zweiten Frequenzwort FwI, FwF lassen sich die Frequenz des Ausgangssignals SA des Phasenregelkreises so steuern, dass auch nicht ganzzahlige Vielfache einer Referenzfrequenz einstellbar sind. Die beiden Frequenzworte sind auf eine Referenzfrequenz bezogen. Vorliegend beträgt die Referenzfrequenz 104 MHz. Soll demnach eine Frequenz von beispielsweise 1059 MHz erreicht werden, so weist das erste Frequenzwort FwI den Wert 10 auf, das zweite Frequenzwort FwF den Wert 0,5.
Der Phasenregelkreis enthält einen Vorwärtspfad sowie einen Rückführungspfad. Im Vorwärtspfad ist der erste Eingangsan schluss 1 mit einem ersten Differenzierelement 52 verbunden. Ein zweiter Eingang – des Differenzierelements 52 ist an den Rückführungspfad angeschlossen. Der Ausgang des Differenzierelements 52 ist über einen Abgriff A an einen Multiplizierer 121 angeschlossen. Dieser multipliziert das erste Frequenzwort mit dem Faktor 2^#Bits, Diese Multiplikation ist notwendig, um eine ausreichend gute Auflösung für die Einstellung des Frequenzwortes zu erreichen. So ist beispielsweise für eine Auflösung von 1,5 Hz bei einer Trägerfrequenz im Bereich von 2 GHz und einer Referenzfrequenz von 104 MHz eine Multiplikation des ganzzahligen Anteils des ersten Frequenzwortes FwI mit dem Faktor 2²⁵ notwendig.
Dies wird in dem Multiplizierer 121 dadurch erreicht, dass ein entsprechend langes Schieberegister vorgesehen ist, in dem das erste Frequenzwort FwI verschoben wird, im Beispiel um 25 Bit. Dadurch weist das Ausgangswort DW eine Länge von 25 Bits auf. Der Ausgang des Multiplizierers 121 ist an einen Addierer 12 angeschlossen, dessen zweiter Eingang mit dem zweiten Eingangsanschluss 2 zur Zuführung des zweiten Frequenzwortes FwF verbunden. Das von dem Addierer 12 abgegebene Ausgangswort bildet das Frequenzeinstellwort SW. Es wird einem Integrator 10 zugeführt, der im Wesentlichen einen Summenbildner darstellt. Dieser addiert das an seinem Eingang anliegende Frequenzeinstellwort SW zu einem in seinem Speicher befindlichen Ergebnis und gibt das neue Ergebnis am Ausgang ab.
Der Ausgang des Integrators ist über ein zweites Summierglied 11 an ein Schleifenfilter 9 angeschlossen. Das Schleifenfilter 9 kann dabei ein integrierendes als auch ein nicht integrierendes Übertragungsverhalten aufweisen. In beiden Fällen besitzt es eine Tiefpasscharakteristik zur Unterdrückung hochfrequenter Anteile. Der Ausgang des Schleifenfilters 9, an dem das 25 Bit lange, gefilterte und integrierte Frequenzeinstellwort abgreifbar ist, ist wiederum in zwei Teile aufgespalten. Die beiden kleinstwertigen Stellen Frac des von dem Schleifenfilter abgegebenen Frequenzeinstellwortes (die "Least Significant Bits") werden einem Sigma-Delta-(Σ-Δ)-Modulator 7 zugeführt. Dieser erzeugt aus dem zeitlichen Verlauf einen Mittelwert und gibt diesen an seinem Ausgang 71 wieder ab. Der Ausgang 71 ist an einen erneuten Addierer 8 angeschlossen, dessen anderem Eingang der übrige ganzzahlige Anteil Int des vom Schleifenfilter abgegebenen Wortes zugeführt wird. Daraus erzeugt der Addierer 8 das Einstellwort DCOW für die Einstellung der Ausgangsfrequenz des wertdiskret abstimmbaren Oszillators 6.
5 zeigt eine mögliche Ausgestaltungsform eines wertdiskret abstimmbaren Oszillators 6. Der wertdiskret abstimmbare Oszillator 6 umfasst einen Oszillatortank als Frequenz bestimmendes und schwingendes Element aus einer Spule L sowie parallel dazu angeordneten Bank VD aus mehreren Varaktordioden. Die einzelnen Varaktordioden der Bank VD lassen sich über das entsprechende Einstellwort DCOW am Stelleingang 61 so hinzu oder wegschalten, dass sich die gesamte Kapazität der Bank um einen entsprechenden Anteil ändert. Durch das wertdiskrete Zu- bzw. Wegschalten einzelner Varaktordioden der Varaktorbank VD wird somit die Resonanzfrequenz des Schwingkreises geändert. Anstatt der Varaktordioden lassen sich auch andere kapazitive Elemente, beispielsweise schaltbare Kondensatoren verwenden.
Zur Entdämpfung des Schwingkreises sind zudem zwei symmetrisch aufgebaute Entdämpfungsverstärker aus den Feldeffekttransistoren 64, 64A und 65, 65A vorgesehen. Dabei sind die Senkenanschlüsse der Transistoren 65 und 65A des ersten Entdämpfungsverstärkers über eine regelbare Stromquelle 66 an das Versorgungspotential V_DD angeschlossen. Ebenso sind die Quellenanschlüsse der Transistoren 64 und 64A des zweiten Entdämpfungsverstärkers mit dem Massepotenzial 67 verbunden. In dieser Ausgestaltungsform ist der wertdiskret abstimmbare Oszillator 6 mit einem symmetrischen Ausgang mit den beiden Ausgangsabgriffen 62 und 62A ausgeführt. Diesem kann das Ausgangssignal SA mit der über das Einstellwort DCOW eingestellten Frequenz abgegriffen werden.
Der Ausgang des wertdiskret abstimmbaren Oszillators 6 ist über einen Abgriff 51 an einen Rückführungspfad angeschlossen. Der Rückführungspfad enthält einen Zähler 5, dessen Eingang 53 mit dem Abgriff 51 verbunden ist. Der Zähler ermittelt die Anzahl der Taktperioden im Ausgangssignal SA des wertdiskret abstimmbaren Oszillators 6. Ebenso wird dem Zähler 5 über einen Eingang 55 das Referenzsignal SR mit einer Referenzfrequenz zugeführt. Nach jeder Taktperiode des Referenzsignals SR gibt der Zähler 55 den Wert der bislang gezählten Perioden des Ausgangssignals SA an seinem Ausgang 54 ab und wird gleichzeitig zurückgesetzt. Der Zähler ermittelt so die Anzahl der Taktperioden des Ausgangssignals SA bezüglich jeder Taktperiode des Referenzsignals SR.
Der Ausgang 54 des Zählers 5 ist an den zweiten Eingang des Differenzelements 52 angeschlossen. Der von dem Zähler 5 abgegebene Wert wird durch das Differenzglied 52 von dem ersten Frequenzwort abgezogen. Als Ergebnis ergibt sich somit am Ausgang des Differenzglieds 52 ein Fehlerwort, welches die Differenz zwischen dem ersten Frequenzwort und dem von dem Zähler 5 abgegebenen Wert darstellt.
Im Weiteren soll nun die Funktionsweise der Korrekturschaltung 4 näher erläutert werden. Dazu wird beispielhaft und in keiner Weise einschränkend angenommen, dass der in 1 dargestellte Phasenregelkreis ein Ausgangssignal bei 4,160060 GHz erzeugen soll. Die Frequenz f_SR des Referenzsignals SR beträgt 104 MHz. Daraus lässt sich das erste Frequenzwort FwI ermitteln, das einen ganzzahligen Anteil darstellt. Es gilt für den ganzzahligen Anteil: FwI = integer(fSA/fSR),wobei f_SA die gewünschte Ausgangsfrequenz des Phasenregelkreises und f_SR die Frequenz des Referenzsignals SR ist. Für das vorgestellte Beispiel ergibt sich für das erste Frequenzwort FwI der Wert 40.
In gleicher Weise lässt sich das zweite Frequenzwort FwF ermitteln, das den gebrochenen Anteil, sozusagen den Rest zu der gewünschten Frequenz des Ausgangssignals, darstellt. Es gilt hierfür: FwF = integer((fSA – FwI·fSR)/fSR·2#Bits)
Dabei repräsentiert der Wert "#Bits" die Länge des dem Akkumulator bzw. Integrator 10 zugeführten Frequenzeinstellwortes in Bits. Für eine Auflösung von 1,5 Hz ist es notwendig, diesen Wert "#Bits" auf 25 Bits zu setzen. Unter dieser Bedingung ergibt sich für das zweite Frequenzwort der Wert 38716.
Beim Einspeisen der beiden Frequenzworte FwI und FwF in den dargestellten Phasenregelkreis erzeugt der Regelkreis ein Ausgangssignal mit der gewünschten Frequenz zuzüglich eines hochfrequenten Rauschens. Dieses entsteht aufgrund der Tatsa che, dass der wertdiskret abstimmbare Oszillator 6 in der Praxis nur eine endliche Zahl wohldefinierter Ausgangsfrequenzen erzeugen kann.
Das Ausgangssignal SA wird dem Zähler 5 zugeführt, der die Taktperioden in bezug auf die Referenzfrequenz ermittelt. Da die gewünschte Ausgangsfrequenz von 4160_060 GHz um 60 kHz höher liegt als das 40-fache der Referenzfrequenz von 104 MHz, ergibt sich am Ausgang des Zählers 5 eine Folge von den Werten 40 bzw. 41. Das Verhältnis dieser beiden Werte beträgt 1733:1, dem Frequenzverhältnis f_SA/f_SR.
Diese Werte werden von dem zugeführten ersten Frequenzwort abgezogen. Am Abgreifpunkt A des Phasenregelkreises ergibt sich somit eine periodische Sequenz von den Werten 0 und –1. Dabei folgt der Wert –1 jedes 1734-mal. Der nachgeschaltete Integrator 10 wird diese Sequenz aus den Werten 0 und –1 multipliziert um den Faktor 2²⁵ zuzüglich des zweiten Frequenzworts FwF integrieren. Dabei ist es das zweite Frequenzwort FwF deutlich kleiner als der Faktor 2²⁵. Am Eingang des Integrators liegt demnach 1733-mal das zweite Frequenzwort FwF an. Jedes 1734. Mal jedoch wird dem Eingang des Integrators 10 ein Wert zugefügt, der sich darstellen lässt durch –2^#Bits + FwF = –2²⁵ + 38716. Dieser Wert liegt im Verhältnis zu dem Faktor 2²⁵ nahe bei –1.
Eine Integration der Werte ergibt am Ausgang des Integrators 10, eine Überlagerung des Frequenzeinstellwortes mit einem periodischen Fehleranteil FS in Form einer Sägezahnfolge, dessen Frequenz 60 kHz beträgt. Das dem Integrator 10 nachgeschaltete Schleifenfilter 9 weist jedoch eine höhere Eckfrequenz auf und ist so nicht imstande, das sägezahnförmige Signal ausreichend zu unterdrücken. Dies führt im Ausgangssignal SA zur Erzeugung eines Störsignals bei 60 kHz bzw. dem ganzzahligen Vielfachen davon. Die maximale Amplitude des sägezahnförmigen Signals im Frequenzeinstellwort beträgt im Maximalfall 2^#Bits also im vorliegenden Ausführungsbeispiel 2²⁵, Teilfigur A zeigt das Phasenrauschen des Phasenregelkreises für das vorgestellte Beispiel. Deutlich zu erkennen sind die zusätzlichen Störsignale SP1, SP2 und SP3 bei 60 kHz, 120 kHz und 180 kHz Abstand vom Trägersignal.
Zur Unterdrückung dieses periodischen Fehlers im Frequenzeinstellwort ist die Korrekturschaltung 4 vorgesehen. In diesem Ausführungsbeispiel ist vorgesehen, ein entsprechendes Korrekturwort mit gleicher Periode und Amplitude wie der Fehleranteil FS auf das integrierte Frequenzeinstellwort zu addieren, wobei das Korrekturwort bezüglich des Fehleranteils zeitlich gespiegelt ist.
Dies ist in 1 durch den sägezahlförmigen Verlauf des Korrekturwortes KS dargestellt, welcher einen zeitlich gespiegelten Verlauf des Fehleranteils FS darstellt. Eine Addition des Korrekturwortes FS zu dem integrierten Frequenzwort mit dem Fehleranteil FS führt zu einem konstanten Wert, wodurch die Frequenzdrift des wertdiskret abstimmbaren Oszillators 6 korrigiert wird. Darüber hinaus lässt sich dieser konstante Wert durch das Schleifenfilter 9 ohne größere Schwierigkeiten unterdrücken. Dies ist insbesondere dann der Fall, wenn das Schleifenfilter 9 ein integrierendes Übertragungsverhalten aufweist.
Zur Erzeugung des Korrekturwortes umfasst die Korrekturschaltung 4 einen Summenbildner 14 mit einem ersten Eingang 15 und einem zweiten Eingang 15A. Ausgangsseitig ist der Summenbild ner 14 an den Ausgang 42 der Korrekturschaltung angeschlossen. Ebenso ist der Ausgang des Summenbildners 14 mit einem Speichermodul 16 verbunden, welches wiederum an den Eingang 15A des Summenbildners 14 zurückgeführt ist. Dem Summenbildner 14 wird an seinem Eingang 15 ein Korrekturwort FwF zugeführt, welches durch die Differenz zwischen 2^#Bits - FwF gebildet ist. Es gilt für dieses zugeführte Frequenzwort FwF: FwF = 2#Bits – FwF.
Durch die Rückführung des Ausgangs des Summenbildners 14 auf den zweiten Eingang 15A über das Speichermodul 16 addiert der Summenbildner 14 das zugeführte Wort FwF zu dem Resultat der vorangegangenen Rechenoperation. Damit ergibt sich am Ausgang 42 der Korrekturschaltung 4 ein sägezahnförmiger Verlauf des Korrekturwortes KS, der die gleiche Periode aufweist wie der Fehleranteil FS im Frequenzeinstellwort des Phasenregelkreises.
Darüber hinaus erzeugt der Summenbildner 14 einen Überlaufwert C an seinem Ausgang 142. Dieser zeigt an, wenn die Summe am Ausgang des Summenbildners 14 den Wert 2#^Bits überschritten hat.
Der Überlaufwert C wird einer Schaltung 13 an einem Eingang 132 zugeführt. Ein weiterer Eingang 131 der Schaltung 13 ist mit dem ersten Eingang 41 der Korrekturschaltung 4 verbunden. Ausgangsseitig ist die Schaltung 13 an den Speicher 16 angeschlossen.
Eine Korrektur des Fehleranteils FS im Frequenzeinstellwort durch das Korrekturwort KS ist nur dann erfolgreich, wenn Fehleranteil FS und Korrekturwort KS in ihrer Phase übereinstimmen. Mit anderen Worten ist es notwendig, dass das Korrekturwort im vorliegenden Ausführungsbeispiel immer dann seinen maximalen Wert erreicht, wenn der Fehleranteil minimal ist. Die Schaltung 13 gewährleistet eine Übereinstimmung der Phase des Fehleranteils FS mit der Phase des Korrekturwortes KS. Dazu überwacht sie die Differenz aus dem ersten Frequenzwort FwI und dem vom Zähler 5 gelieferten Wert sowie den Wert des Überlaufwerts C. Sofern ein Überlauf des Summenbildners 14 am Eingang 132 und der Wert –1 am Überwachungspunkt A registriert wird, gibt die Schaltung 13 das Speicherregister 16 frei und setzt den Summenbildner 14 zurück. Ab diesem Zeitpunkt wird das Korrekturwort KS erzeugt und dem Vorwärtspfad des Regelkreises bzw. dem Frequenzeinstellwort über den Addierer 11 zugeführt. Es korrigiert damit den Fehleranteil FS in den über dem Integrator 10 integierten Frequenzeinstellwort.
2 zeigt eine Abwandlung des erfindungsgemäßen Phasenregelkreises. Wirkungs- bzw. funktionsgleiche Bauelemente tragen die gleichen Bezugszeichen. In dieser Ausgestaltungsform ist zwischen dem Integrator 10 und dem Schleifenfilter 9 ein Differenzglied 11a vorgesehen. Dieses bildet die Differenz aus dem vom Integrator 10 abgegebenen integrierten und mit dem Störanteil FS beaufschlagten Frequenzeinstellwort und dem Korrekturwort KS'. Das Korrekturwort KS' wird wiederum durch die Korrekturschaltung 4 erzeugt. Hier wird jedoch dem Eingang 15 des Summenbildners das zweite Frequenzwort FwF zugeführt. Das so erzeugte Korrekturwort KS' entspricht in seiner Periode und Amplitude dem von dem Integrator 10 abgegebenen Fehleranteil FS des Frequenzeinstellworts. Auch hier ist wieder die Schaltung 13 vorgesehen, welche die Phasen des Fehleranteils im integrierten Frequenzeinstellwort sowie dem Korrekturwort KS' ermittelt und die Erzeugung und Abgabe des Korrekturwortes KS' steuert.
Die 6B zeigt das Phasenrauschen im Frequenzabstand bei einem digitalen Phasenregelkreis mit der dargestellten Korrekturschaltung. Hier ist deutlich zu erkennen, dass die in 6A auftretenden Störsignale nicht mehr vorhanden sind. Darüber hinaus hat sich der weitere Verlauf des Phasenrauschens nicht wesentlich verschlechtert.
3 zeigt eine weitere Ausgestaltungsform eines Phasenregelkreises mit der Korrekturschaltung 4. In dieser Ausführungsform ist vorgesehen, das zweite Frequenzwort FwF, welches den gebrochenen Anteil zur Regelung der Ausgangsfrequenz darstellt, einem Sigma-Delta-(Σ-Δ)-Modulator 81 zuzuführen. Der Ausgang des Σ-Δ-Modulators 81 ist wiederum an das Addierglied 12 angeschlossen. Diese Ausführungsform hat den Vorteil, dass eine Multiplikation des ganzzahligen Anteils FwI vor einer Addition nicht mehr notwendig ist. Dadurch kann auch die Auflösung in dem Integrator 10 sowie dem nachgeschalteten Schleifenfilter 9 verringert werden. Eine Multiplikation mit dem Faktor 2^#Bits bzw. eine Aufspaltung des ersten Frequenzwortes FwI auf "#Bits" ist nicht mehr notwendig.
Daneben ist auch zwischen dem Ausgang 42 der Korrekturschaltung 4 und dem Addierer 11 ein Σ-Δ-Modulator 80 für das Korrekturwort KS vorgesehen. Die verwendeten Σ-Δ-Modulatoren 80 bzw. 81 sind als kaskadierte Modulatoren aufgebaut. Dadurch wird der Fehleranteil in dem von den Modulatoren 80 und 81 erzeugten Signal nochmals reduziert.
4 zeigt einen schematischen Aufbau des Σ-Δ-Modulators 80, der als kaskadierter Modulator dritter Ordnung ausgeführt ist. Er enthält drei hintereinander, zum Teil parallel angeordnete Glieder. Jedes der Glieder umfasst in einem Vorwärtspfad einen Integrator 90a, 90b, 90c und je einen daran angeschlossenen Quantisierer 92a, 92b, 92c. Die Ausgänge A, B, C der Quantisierers sind an den jeweiligen Eingang des Gliedes zurückgeführt. Zusätzlich sind die Ausgänge eines jeden Gliedes mit je einem Eingang eines Differenziators 93 verbunden.
Ebenso ist der Ausgangsabgriff des ersten Gliedes mit dem Eingang des zweiten Gliedes, der Ausgangsabgriff B des zweiten Gliedes mit dem Eingang des dritten Gliedes C gekoppelt. Die Kopplung erfolgt über einen Subtrahierer, der das Signal vom jeweiligen Ausgang von einem nach den Integratoren 92a, 92b abgegriffenen Signal subtrahiert.
7 zeigt ein Ausführungsbeispiel des Verfahrens. In einem ersten Schritt S1 wird ein digitaler Phasenregelkreis bereitgestellt und bestimmt, welche Frequenz das Ausgangssignal des Phasenregelkreises haben soll. Dazu wird in Schritt S2 ein erstes und ein zweites Frequenzwort ermittelt, wobei das erste Frequenzwort einen ganzzahligen Anteil bezüglich einer Referenzfrequenz und das zweite Frequenzwort den gebrochenen Anteil bezüglich der Referenzfrequenz darstellt.
In Schritt S3 wird das erste und das zweite Frequenzwort dem Phasenregelkreis zugeführt und daraus ein Frequenzeinstellwort erzeugt. Bevorzugt erfolgt dies durch eine Addition des zweiten Frequenzeinstellwortes mit einem aus dem ersten Frequenzeinstellwort abgeleiteten Wort und anschließende Integration sowie Tiefpassfilterung über ein Schleifenfilter. Das so erzeugte integrierte und gefilterte Wort wird zur Einstellung eines wertdiskret abstimmbaren Oszillators verwendet.
Weiterhin wird in Schritt S3 die Anzahl an Taktperioden des Ausgangssignals bezüglich einer Taktperiode eines Referenzsignals ermittelt. Dieser Wert wird von dem ersten Frequenzwort abgezogen und so das von dem ersten Frequenzwort abgeleitete Wort gebildet.
In Schritt S4 wird das von dem ersten Frequenzwort abgeleitete Wort überwacht. Bei Auftreten eines bestimmten Wertes des abgeleiteten Wortes wird in Schritt S4 die Erzeugung des Korrekturwortes vorgenommen. Dazu wird das zweite Frequenzwort zu einem Wert einer vorangegangenen Operation addiert. Dadurch erhöht sich das Korrekturwort mit jedem Schritt um den Wert des zweiten Frequenzwortes. Das so erzeugte Korrekturwort wird dem integrierten und mit dem Fehleranteil beaufschlagten Frequenzeinstellwort in Schritt S5 zugeführt. Das erzeugte Korrekturwort wird von dem integrierten Frequenzeinstellwort vor dem Zuführen an ein Filter subtrahiert.
Ganz allgemein werden demnach in einem Verfahren zur Regelung eines Signals ein erstes und ein zweites Frequenzwort bereitgestellt. Daraus wird ein Frequenzeinstellwort, beispielsweise durch Addition des ersten und des zweiten Frequenzeinstellwortes erzeugt. Das Frequenzeinstellwort wird verarbeitet, bevorzugt integriert und gefiltert. Aus dem verarbeiteten Frequenzeinstellwort wird ein Einstellwort gebildet und mit diesem ein Ausgangssignal erzeugt. Dieses Ausgangssignal weist eine Frequenz auf, die von dem erzeugten Stellwort abhängig ist.
Zur Regelung und Frequenzstabilisierung wird das Ausgangssignal zurückgeführt und die Anzahl der Taktperioden in dem Ausgangssignal ermittelt. Die Anzahl wird mit dem ersten Frequenzwort verrechnet, beispielsweise wird der Wert der Anzahl Taktperioden von dem ersten Frequenzwort abgezogen.
Aus dem Ergebnis wird mit Hilfe des zweiten Frequenzwortes ein Korrekturwort gebildet. Das Korrekturwort weist dabei eine Taktperiode auf, die von dem zweiten Frequenzwort abgeleitet ist. Das Korrekturwort wird mit dem teilweise verarbeiteten Frequenzeinstellwort addiert oder von diesem subtrahiert. Damit wird ein Fehleranteil reduziert, der im Frequenzeinstellwort aufgrund der Verarbeitung, beispielsweise durch die Integrierung erzeugt wird.
Das dargestellte Verfahren sowie die Korrekturschaltung lassen sich in einem digitalen bzw. digital regelbaren Phasenregelkreis dauerhaft verwenden. Dabei ist die Regelung und die Korrektur unabhängig davon, welche Ausgangsfrequenz der digitale Phasenregelkreis erzeugen soll. Eine Korrektur wird vor allem jedoch dann wirksam, wenn Störsignale unterdrückt werden sollen, deren Frequenz geringer als die Tiefpass-Eckfrequenz des Schleifenfilters sind. Hierbei ist zu bemerken, dass sowohl die zeitliche Periode als auch die Amplitude des Störanteils im Frequenzeinstellwort bekannt sind. Lediglich die Phase wird durch die zusätzliche Schaltung 13 ermittelt und davon abhängig der Startzeitpunkt für das Korrekturwort bestimmt. Amplitude und Periode des Störsignals ergeben sich aus dem zweiten Frequenzeinstellwort.

1,2: Eingangsanschluss
3: Ausgangsabgriff
4: Korrekturschaltung
5: Zähler
6: wertdiskret abstimmbarer Oszillator
7: Sigma-Delta-Modulator, Σ-Δ-Modulator
8: Addierer
9: Schleifenfilter
10: Integrator
11: Addierer
12: Addierer
13: Schaltung
14: Summenbildner
15,15A: Eingang
16: Speicher
41: Eingang
42: Ausgang
51: Abgriff
53: Signaleingang
54: Ausgang
52: Subtrahierer
61: Steuereingang
62: Ausgang
64,64A: Transistoren
65,65A: Transistoren
66: regelbare Stromquelle
67: Massepotenzial
80,81: Σ-Δ-Modulatoren
90a,90b,90c: Glieder
91a,91b,91c: Verzögerungsglieder
92a,92b,92c: Glieder

93: Differenziator
121: Multiplizierer
801: Eingang
802: Ausgang
FwI: erstes Frequenzwort, ganzzahliger Anteil
FwF: zweites Frequenzwort, gebrochener Anteil
FS: Fehleranteil
DW: Ausgangswort
SW: Frequenzeinstellwort, Stellwort
DCOW: Einstellwort
SP1,SP2,SP3: Störsignale
PR: Phasenrauschen
SA: Ausgangssignal
Int: ganzzahliger Anteil
Frac: gebrochener Anteil

Claims

Digitaler Phasenregelkreis, umfassend: – einen ersten Anschluss (1) zur Zuführung eines ersten Frequenzwortes (FwI) und einen zweiten Anschluss (2) zur Zuführung eines zweiten Frequenzwortes (FwF); – einen wertdiskret abstimmbaren Oszillator (6) zur Abgabe eines Signals (SA) mit einer Frequenz; – einen Integrator (10), der mit einem Eingang mit dem ersten und mit dem zweiten Anschluss (1, 2) gekoppelt ist und ausgangsseitig über ein Schleifenfilter (9) an einen Einstelleingang (61) des wertdiskret abstimmbaren Oszillators (6) angeschlossen ist; – einen Rückführungszweig mit einer Zähleinrichtung (5), wobei die Zähleinrichtung (5) zur Abgabe eines Wortes abgeleitet aus dem Signal (SA) des wertdiskret abstimmbaren Oszillators (6) und einem Referenzsignal (SR) eingerichtet und ein Ausgang (54) der Zähleinrichtung (6) mit dem ersten Anschluss (1) gekoppelt und; – eine Korrekturschaltung (4), die eingangsseitig an einen Eingang des Integrators (10) und ausgangsseitig an einen Ausgang des Integrators (10) angeschlossen und zur Erzeugung eines Korrekturwortes (KS, KS') eingerichtet ist, das aus einem dem Eingang des Integrators (10) zugeführten Frequenzeinstellwort (DW, SW) und einem von dem zweiten Frequenzwort (FwF) abgeleiteten Wort (FwF, FwF) abgeleitet ist.
Phasenregelkreis nach Anspruch 1, bei dem die Korrekturschaltung (4) einen Summenbildner (14) umfasst, dem an einem ersten Eingang (15) das von dem zweiten Frequenzwort (FwF) abgeleiteten Wort (FwF, FwF) zuführbar ist und dessen zweiter Eingang (15a) mit einem Ausgang des Summenbildners (14) gekoppelt ist und der Ausgang des Summenbildners (14) einen Ausgang (42) der Korrekturschaltung (4) bildet.
Phasenregelkreis nach einem der Ansprüche 1 bis 2, bei dem in der Korrekturschaltung (4) eine Steuerschaltung (13) vorgesehen ist, die mit einem ersten Eingang (131) den Eingang (41) der Korrekturschaltung (4) bildet, der an einem zweiten Eingang (132) ein Startwert (C) zuführbar ist und die ausgeführt ist, bei Vorliegen eines bestimmten Wortes am ersten Eingang (131, 41) und des Startwertes (C) die Erzeugung des Korrekturwortes (KS, KS') freizugeben.
Phasenregelkreis nach Anspruch 2 und 3, bei dem der Summenbildner (14) zur Abgabe eines Überlaufwortes ausgeführt ist, welches den Startwert (C) bildet.
Phasenregelkreis nach einem der Ansprüche 1 bis 4, bei dem das von dem zweiten Frequenzwort (FwF) abgeleitete Wort das zweite Frequenzwort (FwF) ist.
Phasenregelkreis nach einem der Ansprüche 1 bis 5, bei dem das von dem zweiten Frequenzwort (FwF) abgeleitete Wort (FwF) aus einer Differenz eines maximal zuführbaren Wertes (2^#Bits) des zweiten Frequenzwortes und dem an dem zweiten Anschluss (2) zugeführten Wert des zweiten Frequenzwortes (FwF) abgeleitet ist.
Phasenregelkreis nach einem der Ansprüche 1 bis 6, bei dem der Ausgang der Korrekturschaltung (4) über einen Addierer (11) mit dem Ausgang des Integrators (10) gekoppelt ist.
Phasenregelkreis nach einem der Ansprüche 1 bis 7, bei welchem dem Integrator (10) ein Addierer (12) vorgeschaltet ist, dessen erster Eingang mit dem ersten Anschluss (1) sowie der Korrekturschaltung (4) und dessen zweiter Eingang mit dem zweiten Anschluss (2) gekoppelt ist.
Phasenregelkreis nach einem der Ansprüche 1 bis 8, bei welchem dem Ausgang (42) der Korrekturschaltung (4) ein Sigma-Delta-Modulator (80) nachgeschaltet ist.
Phasenregelkreis nach einem der Ansprüche 1 bis 9, bei welchem dem zweiten Anschluss (2) des Phasenregelkreises ein Sigma-Delta-Modulator (81) nachgeschaltet ist.
Phasenregelkreis nach einem der Ansprüche 1 bis 10, bei dem ein Ausgang des Schleifenfilters (9) an einen Sigma-Delta-Modulator (7) angeschlossen ist, der zur Zuführung eines Einstellwortes (DCOW) an den Stelleingang (61) des wertdiskret einstellbaren Oszillators (6) ausgeführt ist.
Phasenregelkreis nach einem der Ansprüche 9 bis 11, bei dem der Sigma-Delta-Modulator (7, 80, 81) als ein kaskadierter Sigma-Delta-Modulator ausgeführt ist.
Phasenregelkreis nach einem der Ansprüche 1 bis 12, bei dem die Zähleinrichtung (5) zur Ermittlung und Abgabe der Anzahl an Taktperioden des von dem wertdiskret abstimmbaren Oszillators (6) abgegebenen Signals (SA) bezüglich einer Taktperiode des Referenzsignals (SR) ausgeführt ist.
Phasenregelkreis nach einem der Ansprüche 1 bis 13, bei dem ein Subtrahierglied (52) vorgesehen ist, das mit einem ersten Eingang an den ersten Anschluss (1) und mit einem zweiten Eingang an den Ausgang (54) der Zähleinrichtung (5) angeschlossen ist und eingerichtet ist, eine Differenz (DW) eingangsseitig anliegender Worte an einen Ausgang abzugeben, der mit der Korrekturschaltung (4) verbunden ist.
Phasenregelkreis nach einem der Ansprüche 1 bis 14, bei dem das Schleifenfilter (9) eine Tiefpasscharakteristik aufweist.
Verfahren zur Korrektur von Störanteilen in einem Ausgangssignal eines digitalen Phasenregelkreises; umfassend die Schritte: – Bereitstellen eines digitalen Phasenregelkreises; – Bereitstellen eines ersten Frequenzwortes (FwI) und eines zweiten Frequenzwortes (FwF); – Erzeugen eines Frequenzeinstellwortes (SW) aus den bereitgestellten Frequenzworten; – Erzeugen eines Ausgangssignals (SA) mit einer Taktperiode aus dem Frequenzeinstellwort (SW); – Ermitteln der Anzahl an Taktperioden des Ausgangssignals (SA) bezüglich einer Taktperiode eines Referenzsignals (SR) – Erzeugen eines Korrekturwortes (KS, KS') mit einer Taktperiode, die von dem zweiten Frequenzwort (FwF) abgeleitet ist und einer Phase; die von dem ersten Frequenzwort (FwI) und der Anzahl an Taktperioden des Ausgangssignals (SA) abgeleitet ist; – Zuführen des Korrekturwortes (KS, KS') an den Phasenregelkreis.
Verfahren nach Anspruch 16, bei dem der Schritt des Ermittelns der Anzahl an Taktperioden die Schritte umfasst: – Ermitteln der Anzahl der Taktperioden des Ausgangssignals (SA) zwischen wenigstens zwei aufeinanderfolgenden Taktperioden des Referenzsignals (SR); – Ableiten eines Wertes aus der ermittelten Anzahl.
Verfahren nach einem der Ansprüche 16 bis 17, bei dem der Schritt des Erzeugens eines Frequenzeinstellwortes die Schritte umfasst: – Bilden eines Differenzwortes (DW) aus dem ersten Frequenzwort (FwI) und der ermittelten Anzahl an Taktperioden des Ausgangssignals (SA); – Addieren des zweiten Frequenzwortes (FwF) zu dem Differenzwort (DW); – Integrieren der Summe aus dem zweiten Frequenzwort (FwF) und dem Differenzwort (DW).
Verfahren nach einem der Ansprüche 16 bis 18, bei dem der Schritt des Zuführens des Korrekturwortes wenigstens einen der folgenden Schritte umfasst: – Addieren des Korrekturwortes (KS) zu dem integrierten Frequenzeinstellwort (SW) vor einer Filterung; – Subtrahieren des Korrekturwortes (KS') von dem integrierten Frequenzeinstellwort (SW) vor einer Filterung.