DE3101589C2

DE3101589C2 - Frequenzsyntheseanordnung

Info

Publication number: DE3101589C2
Application number: DE3101589A
Authority: DE
Inventors: Michael James Faygate Horsham W. Sussex Underhill; Nigel Jon Horsham Sussex Walters
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1980-01-21
Filing date: 1981-01-20
Publication date: 1985-10-03
Also published as: GB2068185B; DE3101589A1; SE8100243L; GB2068185A; DK152236B; AU537712B2; JPS56110345A; DK19381A; AU6626081A; IT1194019B; FR2474258B1; IT8119183A0; JPH0444446B2; SE449940B; DK152236C; CA1175506A; FR2474258A1; US4380743A

Abstract

In Frequenzsyntheseanordnungen mit phasenverriegelter Schleife ist es bekannt, einen Multiplizierer (R) mit aufeinanderfolgender Addition als Teil der veränderlichen Frequenzteiler zu verwenden, und den Restwert in dem Multiplizierer für ein Korrektursignal (CS) zu verwenden, das zum Ausgleichen von Welligkeit benutzt wird, die in dem Frequenzregelsignal (FCS) erscheint, das dem veränderlichen Frequenzoszillator (VFO) zugeführt wird, der die Ausgangsfrequenz (FO) der Syntheseanordnung erzeugt, wobei die Welligkeit durch Phasengitter in dem Eingangssignal zu der Phasenvergleichsanordnung (PC) verursacht wird. Die Erfindung verbessert den Welligkeitsausgleich mittels einer Rückkopplungsschleife (M2, F, M1), in der jede Restwelligkeit detektiert und das Korrektursignal (CS) automatisch auf entsprechende Weise zum Ausgleichen der Welligkeit eingestellt wird.

Description

Die Erfindung bezieht sich auf eine Frequenzsyntheseanordnung nach dem Oberbegriff des Patentanspruches 1.

65 Multiplizierer mit aufeinanderfolgender Addition, die manchmal als einstellbare Akkumulatoren bezeichnet werden, weil das Inkrement Y zur Änderung des Frequenzteilungsfaktors meistens einstellbar ist, bieten den besonderen Vorteil, daß der Restwert in dem Speicher zu jeder Zeit eine direkte Funktion des Zeitintervalls zwischen dem Auftrittszeitpunkt des unmittelbar vorhergehenden Überlaufimpulses und dem Zeitpunkt ist, wo dieser Impuls aufgetreten wäre, wenn all diese Impulse gleichmäßig in der Zeit verteilt wären. Dies ist beschrieben in der GB-PS 14 47 418, nach der aus diesem Restwert ein Korrektursignal erzeugt wird, das dem Ausgangssignal der Phasenvergleichsanordnung auf geeignete Weise und in geeigneter Größe zugeführt wird, um jede Änderung in diesem letzteren Signal auszugleichen, die durch Jitter in der Impulsfrequenz der Überlaufimpulse verursacht wird. Jede Änderung der VFO-Frequenz durch Jitter kann also durch das Korrektursignal weitgehend verringert werden, das im wesentlichen den Phasenjitter vorhersagt und deswegen ausgleicht

Versuche mit der bekannten Syntheseschaltung haben gezeigt, daß eine Unterdrückung der Seitenbänder durch das Korrektursignal auf etwa -3OdB in bezug auf den Träger erforderlich war, um dafür zu sorgen, daß Jitter infolge der Subtraktion von Impulsen durch den Multiplizierer in einem reinen Ton nicht hörbar ist. Dies erfordert eine Genauigkeit von etwa 3% beim Unterdrücken des Jitters, und dies ist schwierig, wenn ein großer Frequenzbereich, von beispielsweise 20 :1, erforderlich ist. Dadurch werden nicht nur eng tolerierte Schaltungselemente erforderlich, sondern es ist auch ein schwieriger Entwurf notwendig. Eine weitere Schwierigkeit ist, daß Temperaturänderungen bei manchen Elementen ebenfalls die Genauigkeit beeinträchtigen, so daß die Genauigkeit von 3% unter manchen Umständen nicht erreichbar ist.

Die Erfindung hat nun zur Aufgabe, eine Frequenzsyntheseanordnung der eingangs genannten Art zu schaffen, die Phasenschwankungen (Jitter) in der synthetisierten Frequenz weitgehend unterdrückt ohne die Notwendigkeit eng tolerierter Elemente, wobei die Auswirkung von Temperaturänderungen weitgehend eliminiert ist.

Diese Aufgabe löst die Erfindung bei einer Frequenzsyntheseanordnung der eingangs genannten Art durch die im Kennzeichen des Patentanspruches 1 angegebenen Merkmale.

Es ist eine Rückkoppelschleife vorgesehen die jede restliche Welligkeit infolge Fehler in dem Pegel des Korrektursignals detektiert und automatisch diese Welligkeit im Korrektursignal unterdrückt. Dies bietet den weiteren Vorteil, daß das Korrektursignal trotz Temperaturänderung auf dem entsprechenden Pegel beibehält. Die Frequenzsyntheseanordnung nach der Erfindung eignet sich insbesondere zur Verwendung in mobilen Funksystemen, die Erschütterungen und großen Temperaturänderungen ausgesetzt sind und bei denen ein kleiner Kanalabstand erforderlich ist (beispielsweise für Einseitenbandbetrieb).

Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden naher beschrieben. Es zeigt

Fig. 1 ein Blockschaltbild einer ersten Frequenzsyntheseanordnung nach der Erfindung,

Fig. 2 ein Blockschaltbild einer zweiten Ausfüh-

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rungsform einer Frequenzsyntheseanordnung nach der Erfindung,

I·" i g. 3 die Ausführungsform nach F i g. 2 unter Hinzufügung von Vcrslärkungsausgleichsverstärkern,

F i g. 4 ein Schaltbild eines ersten Ausgleichsverstärkers und eines Pufferverstärkers zu.^:r. Gebrauch in der Ausführungsform nach F i g. 3,

F i g. 5 ein Schaltbild eines zweiten Verstärkers und eines Filters zum Gebrauch in der Ausführungtiorm nach Fig.3,

F i g. 6 ein Schaltbild eines zweiten Ausgleichsverstärkers zum Gebrauch in der Ausführungsform nach Fig. 3,

F i g. 7 ein Schaltbild eines Multiplizieren mit aufeinanderfolgender Addition, eines Digital-Analog-Wandlers vom Multipliziertyp und einer Verzögerungsanordnung zum Gebrauch in der Ausführungsform nach Fig. 3.

F i g. 1 zeigt ein Blockschaltbild einer ersten Ausführungsform der Erfindung mit einem spannungsgesteuerten Oszillator VFO veränderlicher Frequenz, dessen Ausgang den Ausgang der Syntheseschaltung bildet und mit einem Eingang eines Impulsunterdrückungskreises PS verbunden ist. Der Ausgang des Kreises PS ist mit einem programmierbaren Frequenzteiler PRD verbunden, der durch eine einstellbare Zahl n_t > 1 teilt. Der Ausgang des Teilers PRD ist mit einem Eingang einer Phasen vergleichsanordnung PC und außerdem mit dem Eingang eines Multiplizierers mit aufeinanderfolgender Addition R vom obengenannten Typ verbunden. Der digitale Restwert in dem Multiplizierer R wird durch einen Digital-Analog-Wandler DA in analoge Form gebracht, wobei dessen Ausgang mit einem Eingang eines analogen Multiplizierers MX verbunden ist. Der Überlaufimpulsausgang des Multiplizierers R ist mit einem zweiten Eingang der Impulsunterdrückungsschaltung PS und mit einem Eingang eines zweiten Multiplizierers M 2 verbunden. Die Überlaufimpulse haben eine mittlere Frequenz von dem /12-fachen der Eingangsimpulse des Teilers PRD, wobei /?2 eine einstellbare Zahl weniger als eins ist.

Der Ausgang eines Taktimpulsgenerators CPG mit einer Ausgangsfrequenz Fc ist mit einem zweiten Eingang der Vergleichsanordnung PC verbunden, deren Ausgang mit einem Eingang einer analogen Summieranordnung ASD verbunden ist. Der Ausgang der Anordnung ASD ist über ein Tiefpaßfilter mit dem Frequcnzregelspannungseingang des Oszillators VFO und außerdem mit einem zweiten Eingang eines Multiplizierers M 2 verbunden. Der Ausgang des Multiplizierers M2 wird über ein Tiefpaßfilter Feinem zweiten Eingang des Multiplizierers MX zugeführt.

Die Bezeichnungen VFO, PS, PRD, PC, CPG, ASD, LPF, R und DA sind dieselben wie in F i g. 2 der genannten britischen Patentschrift 14 47 418, und ihre Funktion und Wirkungsweise sind detalliert darin beschrieben. Kurz gesagt stellt das Ausgangssignal der Phasenvergleichsanorndung PC die Frequenz des Oszillators VFO ein, bis die Phase der Eingangsimpulse des Teilers PRD dieselbe ist wie die der Frequenz Fc. Im verrriegelten Zustand der Phasenverriegelungsschleife VFO—PS— PRD-PC-ASD-LFP-VFO beträgt die Ausgangsfrequenz Fo = (n\ +m) Fc. Die Impulsunterdrückungsschaltung PS hat zwei Impulsfolgeneingänge und subtrahiert, d. h. »unterdrückt«, einen Impuls von einer Impulsfolge (vom Oszillator VFO) für jeden Eingangsimpuls von der anderen Impulsfolge (von dem Multiplizierer R). Die Ausgangsimpulse des Kreises PS sind also nicht gleichmäßig in der Zeit verteilt, und zwar wegen fehlender, d. h. unterdrückter Impulse;das bedeutet, daß sie durch Phascnjilier beeinträchtigt werden und folglich, daß die Ausgangsimpulsc des Teilers P/?Debenfalls durch Phasenjitter beeinträchtigt werden. Da die Eingangsimpulse der Phasenvergieichsanordnung PC von dem Generator CPG kein Phasenjitter aufweisen, hat das AusgangssignaJ der Vergleichsanordnung PC einen Welligkeitsanteil, der dem Phasenjitter der Eingangsimpulse von dem Teiler PRD direkt proportional ist. Eine derartige Welligkeit würde die Ausgangsfrequenz des Oszillators VFO etwas ändern, und die genannte britische Patentschrift zeigt, wie ein Korrektursignal CS (wobei der Effekt des Multiplizierers Mi außer Betracht gelassen wird) von dem Multiplizierer R abgeleitet und zu der Anordnung ASD in geeignetem Sinne und in geeigneter Größe sowie zu dem Ausgang der Vergleichsanordnung PC addiert werden kann, um ein Frequenzregelsignal FCS zu erhalten, in dem die Welligkeit ausgeglichen worden ist. Der im Multiplizierer R zurückgebliebene Restwert nach jedem Überlaufimpuls ist der Größe des Phasenjitters in dem betreffenden Überlaufimpuls direkt proportional, d. h. die Verzögerung dieses Impulses bezüglich eines Zeitpunkts, wo er aufgetreten wäre, wenn alle Überlaufinipulse in gleichen Abständen voneinander liegen würden, ist jitterfrei. Der digitale Restwert wird deswegen durch den Digital-Analog-Wandler DA in analoge Form gebracht, um ein analoges Korrektursignal zu erhalten, das der unerwünschten Welligkeit in dem Ausgangssignal der Vergleichsanordnung PC proportional ist, so daß die zwei Signale in der Anordnung ASD zum Ausgleichen der Welligkeit addiert werden können.

Es sei erwähnt, daß die spezielle Anordnung der Elemente PS, PRD und R für die Erfindung nicht relevant ist, was sich nur auf die Ableitung des Korrektursignals bezieht, und im Rahmen der Erfindung sind viele andere Anordnungen möglich, beispielsweise diejenigen aus F i g. 1 und 3 der genannten britischen Patentschrift. Die Impulsunterdrückungsschaltung PS kann auf bekannte Weise als veränderliche Modulo-Teileranordnung ausgebildet werden, die beispielsweise normalerweise durch 10 teilt, aber bei Empfang eines Überlaufimpulses durch 11, so daß nur neun Impulse für alle hundert Eingangsimpulse ausgegeben werden statt zehn, d. h. ein Impuls ist in jedem Zählzyklus unterdrückt worden.

In dem Frequenzregelsignal FCS kann dennoch eine gewisse Restwelligkeit vorhanden sein, und die Erfindung ermöglicht, diese Restwelligkeit dadurch weiter zu verrringern, daß das Korrektursignal CS nicht nur eine Funktion des Restwertes in dem Multiplizierer R, sondern außerdem eine Funktion jeder Welligkeit ist, die in dem Frequenzregelsignal auftritt, wobei letzteres über einen Eingang des zweiten Multiplizierers 2 und des Filters Fabgeleitet wird und die zwei analogen Funktionen in dem Multiplizierer MX kombiniert werden. Der andere Multipliziereingang des Multiplizierers M2 wird über den Leiter A mit den Überlaufsignalen von dem Multiplizierer R gespeist, mit dem Resultat, daß das Korrektursignal CSan dem Ausgang des Multiplizierers M X ebenfalls eine Funktion der Überlaufimpulse ist, die im wesentlichen das Phasenjitter herbeiführen. Es ist andererseits möglich, auf den Leiter A zu verzichten und den Multiplizierer M 2 über den Leiter B zu speisen, und zwar mit dem analogen Signal proportional zu dem Restwert in dem Multiplizierer R. In diesem Fall jedoch ist das detektierte Jittern über den Multiplizierer M2 dem Schleifenverhalten ausgesetzt, während das detek-

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tierte Jittern bei Verwendung des Leiters A unabhängig ist von dem Schleifenverhalten. Auch, wie dies in bezug auf F i g. 5 noch beschrieben wird, kann der Multiplizierer Af 2 auf sehr einfache Weise ausgebildet werden, wenn die Überlaufsignale über den Leiter A verwendet werden.

Der Grund, daß das Signal über den Leiter A oder das Signal über den Leiter B als Eingangssignal für den Multiplizierer M 2 verwendet werden kann, ist, daß diese beiden Signale mit dem nicht korrigierten Jittersignal FCS korreliert sind. Die Korrelation ist positiv oder negativ, abhängig von der Tatsache, ob das Korrektursignal CS zu groß oder zu klein ist. Im Grunde könnte jedes Signal, das mit dem Fehlersignal FCSkorreliert ist, verwendet werden.

Das von dem Wandler DA abgeleitete Korrektursignal, das über den Multiplizierer M 1 zugeführt wird, sollte theoretisch gesehen in der Anordnung ASD die Phasenfehler, die durch Jitter verursacht werden, die durch das Unterdrücken von Impulsen in der Impulsunterdrückungsschaltung PS verursacht wird, völlig ausschalten. Wenn die Amplitude des Korrektursignals aus irgendeinem Grund fehlerhaft ist, erscheint der Fehler als Welligkeit an dem Ausgang der Anordnung ASD. Jede restliche Welligkeit wird in der Größe und in der Richtung durch Korrelation in dem Multiplizierer M 2 mit dem Signal an dem Leiter A oder B detektiert, und das detektierte Signal stellt die Amplitude des Korrektursignals auf entsprechende Weise über das Filter F und den Multiplizierer M 1 ein. Der Multiplizierer M 2, das Filter F, der Multiplizierer M 1 und die Summieranordnung ASD bilden also eine automatische Fehlerunterdrückungsrückkopplungsschleife, wobei das Filter F das Unterdrückungsschleifenfilter ist.

F i g. 2 zeigt eine zweite Ausführungsform einer Frequenzsyntheseanordnung nach der Erfindung, die der Anordnung nach F i g. 1 nahezu entspricht, wobei der einzige Unterschied ist, daß die analoge Summieranordnung ASD aus F i g. 1 in F i g. 2 durch einen Phasenmodulator PM in der Strecke zwischen dem Taktimpulsgenerator CPG und der Phasenvergleichsanordnung PC ersetzt worden ist. Das Korrektursignal CS vom Multiplizierer MX ist nun mit dem Modulationseingang des Phasenmodulators PM verbunden. In dieser Ausführungsform bewirkt das Korrektursignal, das den Phasenjitter an dem Eingang der Phasenvergleichsanordnung PC vom Teiler PRD wiedergibt, daß der Modulator PM die Signale vom Taktimpulsgenerator CPC in der Phase moduliert, so daß diese genau denselben Phasenjitter aufweisen wie die Signale vom Teiler PRD. Das Frequenzregelsignal FCS von der Vergleichsanordnung PC soll daher keinen Jitteranteil aufweisen. Wenn jedoch in dem Regelsignal eine gewisse Welligkeit auftritt, wie dies in bezug auf die Ausführungsform nach F i g. 1 beschrieben wurde, wird diese Welligkeit durch den Multiplizierer M 2 detektiert, und die Amplitude des Korrektursignals CS wird automatisch auf entsprechende Weise zum Ausschalten der Welligkeit eingestellt.

Wenn die Frequenzsyntheseanordnung einen großen Ausgangsfrequenzbereich aufweiren soll, beispielsweise in der Größenordnung von 20 :1, ist es vorteilhaft, eine gewisse Art von Frequenz/Verstärkungsausgleich einzuführen, um u. a. im extremsten Fall die Einstellzeit zu verringern, wenn von einer Frequenz an einem Ende des Bereiches zu einer Frequenz am anderen Ende geschaltet wird. F i g. 3 zeigt eine Abwandlung der Ausführungsform nach F i g. 2, die einen derartigen Ausgleich aufweist. Die Blöcke, die denen aus F i g. 2 entsprechen, sind mit denselben Bezugszeichen versehen. Die Schaltung zwischen der Phasenvergleichsanordnung PC und dem Multiplizierer M 2 enthält nun außerdem einen ersten Ausgleichsverstärker GC ¹I, dessen Verstärkung der Frequenz proportional ist, einen Gleichstrom sperrenden Kondensator C1 und einen Pufferverstärker BA mit der Verstärkung eins. Der Schaltungskreis zwischen dem Filter F und dem Multiplizierer M 1 enthält nun außerdem einen zweiten Ausgleichsverstärker CC2, dessen Verstärkung der Frequenz umgekehrt proportional ist, eine Verzögerungsleitung DL, die die Überlaufimpulse von dem Multiplizierer R zu dem Multplizierer M2 verzögert, und einen Teiler DIV mit festem Teilungsverhältnis zwischen dem Generator CPG und dem Phasenmodulator PM, wobei der Teiler bequemlichkeitshalber vorgesehen ist, so daß ein Hochfrequenzquarzoszillator (beispielsweise 5,12MHz) verwendet werden kann.

Der Spannungssprung am Ausgang der Phasenvergleichsanordnung PC, wenn ein Impuls an dem Eingang des Teilers PRD subtrahiert wird, ist der Länge des Impulses, der dort subtrahiert wird, proportional, und zwar einen Zyklus der VFO-Ausgangsfrequenz, und deswegen der Frequenz umgekehrt proportional. Die Amplitude der Signale, die die automatische Pegeleinstellungsschaltung verarbeiten muß, kann in einem großen Bereich variieren, beispielsweise etwa 20 :1, im Falle einer Frequenzsyntheseanordnung mit einem Ausgangsfrequenzbereich von 1,6 MHz bis 30MHz. Die Anordnung des Ausgleichsverstärkers GCl, dessen Verstärkung der Frequenz proportional ist, löst dieses Amplitudenvariationsproblem dadurch, daß die Signalamplitude, die dem Multiplizierer M 2 zugeführt wird,

nun nahezu konstant bleibt bei einer Änderung der Synthesefrequenz. Es sei bemerkt, daß der Ausgleichsverstärker GC1 keine genaue Verstärkung-Frequenzkennlinie aufzuweisen braucht, weil die Schleife automatisch jede Restungenauigkeit ausgleicht. Eine praktische Ausführungsform des Verstärkers CCt wird nachstehend in bezug auf F i g. 4 näher beschrieben.

Das Eingangssignal zu dem Multiplizierer M 2 darf keinen Gleichstromanteil aufweisen, so daß der Gleichstromanteil an dem Ausgang des Multiplizierers M 2 nur von der Amplitude der Welligkeit in dem Frequenzregelsignal FCS abhängig ist. Der Kondensator Csperrt den Eingang-Gleichstromanteil. Das Sperren des Gleichstromanteils kann verschiedenartig durchgeführt werden, beispielsweise dadurch, daß >n die Eingangsleitung ein Hochpaßfilter aufgenommen wird.

Beim Fehlen des Ausgleichsverstärkers GC2 würde das Ausgangssignal des Filters Frier Frequenz der Syntheseanordnung umgekehrt proportional sein, weil die erforderliche Amplitude für das Phasenkorrektursignal beispielsweise zu dem Phasenmodulator PM der VFO-Frequenz umgekehrt proportional ist. Die Amplitude des Korrektursignals ist der Länge des Impulses, der von dem VFO-Ausgangssignal subtrahiert wird, proportional, und diese VFO-Ausgangssignal ist eine Periode der VFO-Ausgangsfrequenz, und diese ist der VFO-Frequenz umgekehrt proportional. Wenn beispielsweise von der niedngsten Frequenz (1,6 MHz) auf die höchste Frequenz (30 MHz) umgeschaltet wird, würde das Phasen-Korrektursignal bei dem einwandfreien Wert für 1,6 MHz starten und würde dann für 30 MHz zwanzigfach zu .liedrig liegen, und die Stabilisierungszeit würde äußerst lang sein, beispielsweise 20 Sekunden. Dadurch, daß der Ausgleichsverstärker GC2 vorgesehen ist, des-

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sen Verstärkung der Frequenz umgekehrt proportional isl, wird das Ausgangssignal des Filters F von der Frequenz der Syntheseanordnung nahezu unabhängig, und die Stabilisierungszeit wird dadurch wesentlich verringori, beispielsweise auf zwei Sekunden. Die Verstärkung-Frcqticnzkcnnlinie des Ausgleichsverstärkers GC2 braucht nicht äußerst genau zu sein, weil die Korrckturschlcifc automatisch jede Restungenauigkeit ausgleicht.

In der Ausführungsform nach Fig. 2 enthält das Signal zu dem Multiplizierer M 2 die Überlaufimpulse von dem Multiplizierer R und jede Restwelligkeit in dem Frcquenzregelsignal FCS, die dadurch verursacht wird. Aber das letztere Signal wird in bezug auf das erstgenannte Signal verzögert, und zwar durch die Zeitkonslaiuen der Schaltung PS, des Teilers PRD und der Phasenvergleichsanordnung PC. Zur Korrelation zwischen diesen zwei »Ursache und Folge«-Signalen in dem Multiplizierer M 2 müssen diese Signale nahezu gleichzeitig eintreffen. Die Überlaufimpulse die dem Multiplizierer M 2 zugeführt werden, werden deswegen in der Ausführungsform nach F i g. 3 verzögert, und zwar durch die Verzögerungsanordnung DL für eine Periode entsprechend der Summe der Zeitkonstanten.

Das Schleifenfilter Fist als Integrator mit einer ziemlich langen Zeitkonstante (100 ms) gewählt worden, weil es dann nicht nur jede Welligkeit an dem Ausgang des Multiplizierers M 2 ausgleicht, sondern auch das ganze System weniger störungsempfindlich macht. Der Grund, daß eine lange Zeitkonstante benutzt werden könnte, liegt darin, daß das schnellste Ansprechverhalten außer beim Frequenz'vechsel nur dafür gebraucht wird, Änderungen infolge thermischer Drift auszugleichen.

Der Teiler DIV mit dem festen Teilungsverhältnis ist in der Ausführungsform nach Fig. 3 hinzugefügt, wodurch es möglich ist, einen temperaturausgeglichenen Quarzoszillator mit einer hohen Frequenz (beispielsweise 5,12 MHz) als Taktimpulsgenerator CPG zu benutzen. Derartige Oszillatoren sind nicht nur auf einfache Weise erhältlich, sondern sie haben auch eine vernachlässigbare Frequenzdrift gegenüber der Temperatur. Auch werden in manchen Anwendungsbereichen von Frequenzsyntheseanordnungen ein oder mehrere Ausgangssignale mit fester Frequenz als Ergänzung der veränderlichen Frequenz benötigt. Der Teiler DIV kann neben der Frequenz (beispielsweise 1000 Hz), die der Phasenvergleichsanordnung PC zugeführt wird, eine oder mehrere feste Frequenzen liefern.

Fig.4 zeigt ein Ausführungsbeispiel eines Ausgleichsverstärkers GC1 und eines Pufferverstärkers BA, die in einer experimentellen Frequenzsyntheseanurdiiung nach der Erfindung mit eincrn Bereich von 1,6 MHz bis 30 MHz, einstellbar in 100-Hz-Stufen, benutzt wurden. Die Frequenz wird mit (nicht dargestellten) Schaltern gewählt, die sechs Kontakte K zum Wählen der MHz-Daten enthalten, und zwar 1, 2,4,8,10 und 20 MHz, wobei die geeignete Frequenz in MHz eingeklammert bei jedem Kontakt K in F i g. 4 angegeben ist Jeder Kontakt K arbeitet mit einem betreffenden CMOS-Schalter S1 bis 56 lusammen, wobei jeder dieser Kontakle im Betrieb einen entsprechenden Widerstand R 1 mit der 5-V-Schif ne verbindet, die als Basisbezugswert für alle analogen Signale wirksam ist, weil die Syntheseanordnung mit einer einzigen Betriebsspannung arbeitet. Der Verstärker enthält einen Operationsverstärker OA 1, dessen nichtinvertierendem ( + )-Eingang das Eingangssignal der Phasenvergleichsanordnung PC zugeführt wird, wobei die von den Schaltern Sl bis 56 abgewandten Enden der Widerstände R 1 bis R 6 gemeinsam mit dem invertierenden (—)-Eingang des Verstärkers OA 1 verbunden sind. Der invertierende Eingang ist außerdem über einen Rückkopplungswidersland Rl mit dem Ausgang des Verstärkers OA 1 verbunden. Die Werte der Widerstände R \ bis /?6 stehen auf bekannte Weise in einem derartigen Verhältnis zu dem Wert des Widerstandes R 7, daß das Ausgangssignal des Verstärkers OA 1 der Frequenz, die durch den

to betreffenden Stand der MHz-Schalterkontakte K bestimmt ist, umgekehrt proportional ist, beispielsweise (in Ohm), R\ = 100k, R2 = 47 k, R3 = 24 k, /?4 = 12 k, R 5 = 10 k, R 6 = 4,7 kund R7 = 220 k. Wie obenstehend erwähnt, braucht der Ausgleichsverstärker CCI nicht eine genaue lineare Verstärkung-Frequenzkennlinie aufzuweisen und wird aus diesem Grund nur in 1-MHz-Schritten eingestellt. Aus demselben Grund brauchen die Widerstände 7? 1 bis /? 7 nicht eng toleriert mit hoher Stabilität zu sein und sind deswegen sehr preisgünstig.

Die Schalter Sl bis S6 können auf sehr geeignete Weise als CMOS-integrierte Schaltungen ausgebildet sein, beispielsweise als integrierte Schaltungen HEF 4066 (Mullard Limited). In einer praktischen Ausführungsform wurde diese integrierte Schaltung mit 10 V gespeist, und zwischen der 0-Volt-Schiene und dem von der 10-Volt-Schiene abgewandten Kontakt jedes MHz-Schalterkontaktes K(\) bis K(20) war ein »pulldown«-Widerstand (82 kOHm, nicht dargestellt) vorgesehen, um eine logische 0 herbeizuführen, wenn der Kontakt offen ist. Der Kondensator Cl hatte einen Wert von 1 μΡ.

Der Pufferverstärker BA enthält einen Operationsverstärker OA 2, dessen nichtinvertierender ( + )-Eingang über den Kondensator Cl mit dem Ausgang des Verstärkers CGI und über den Widerstand /?8 (47 kOhm) mit der 5-Volt-Speiseschiene verbunden ist. Der invertierende ( —)-Eingang ist über einen Rückkopplungswiderstand R 9 (ebenfalls 47 kOhm) mit dem Ausgang des Verstärkers OA 2 verbunden, dessen Ausgang mit dem Multiplizierer M 2, wie in Fig. 3 dargestellt, verbunden ist. Die Verstärker OA 1 und OA 2 sind als integrierte Schaltungen erhältlich, beispielsweise vom Typ LM 107 (Signetics oder National Semiconductors).

F i g. 5 ist ein detailliertes Schaltbild des zweiten Verstärkers M 2 und des Filters F. Der Ausgang des Pufferverstärkers BA ist mit einem Kontakt jedes von zwei elektronischen Schaltern S 7 und S 8 verbunden. Der andere Kontakt des Schalters S 7 ist über einen Widerstand R 11 mit dem invertierenden ( —)-Eingang eines Operationsverstärkers OA 3 verbunden, der ijher einen Rückkopplungswiderstand R 12 mit dem Ausgang des Verstärkers OA 3 verbunden ist. Der andere Kontakt des Schalters S 8 ist mit dem nicht invertierenden ( + )-Eingang des Verstärkers OA 3 und über einen Widerstand R 13 mit der 5-Volt-Speiseschiene verbunden. Die Signale von der Verzögerungsleitung DL steuern den Schalter S 8 direkt und den Schalter S 7 über einen Inverter /I. Während eines verzögerten Überlaufimpulses von der Verzögerungsleitung DL wird der Schalter S 8 geschlossen und der Schalter S 7 geöffnet. Durch den Rückkopplungswiderstand R 12 hat der Verstärker OA 3 eine Verstärkung von Eins, und das Ausgangssignal hat dasselbe Vorzeichen wie der Eingang; dies bedeutet, daß das Signal, das von dem Pufferverstärker BA eintrifft, mit +1 multipliziert wird, und zwar für die Periode des verzögerten Überlaufimpulses. Wenn von

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der Verzögerungsleitung DA kein Impuls eintrifft, wird dieser Zustand durch den Inverter /1 umgekehrt, und der Schalter 57 wird geschlossen. Die Widerstände R 11 und R 12 haben denselben Wert (10 kOhm, R 13 hat ebenfalls denselben Wert), und aus diesem Grunde arbeitet der Verstärker als Umkehrverstärker mit der Verstärkung Eins; dies bedeutet, daß zu jeder Zeit, wenn kein verzögerter Überlaufimpuls vorhanden ist, das Signal von dem Pufferverstärker BA mit — 1 multipliziert wird. Die Folge von +- und —-Befehlen von der Überlaufimpulsfolge ist mit dem Fehlerkorrektursignal CS korreliert. Weil die Phase des Fehlersignals FCS umkehrt, und zwar abhängig von der Tatsache, ob die Jitterkorrektur, die dem Phasenmodulator zugeführt wird, zu hoch oder zu niedrig ist, kehrt das Hauptausgangssignal des Multiplizierers M 2 gleichzeitig um, da der Grad der positiven und negativen Korrelation angegeben wird.

Das Filter F ist als bekannte Form eines Integrators ausgebildet, wobei das Eingangssignal des Multiplizierers M 2 dem invertierenden ( —)-Eingang eines differentiellen Operationsverstärkers OA 4 über den Widerstand R 14 zugeführt wird. Die Integrations-Zeitkonstante des Filters F wird durch den Kondensator C 2 (10OnF) zwischen dem nicht invertierenden ( —)-Eingang und dem Ausgang des Verstärkers OA 4 und durch den Widerstand R 15 (1 MOhn) zwischen dem nicht invertierenden Eingang und der 5-Volt-Speiseschiene bestimmt. Das Ausgangssignal des Filters F wird dem Eingang des Ausgleichsverstärkers GC 2 zugeführt, von dem in F i g. 6 ein detailliertes Schaltbild dargestellt ist.

F i g. 6 zeigt den Ausgleichsverstärker GC2 mit einer Verstärkung, die der Frequenz umgekehrt proportional ist. Es dürfte einleuchten, daß der Verstärkung-Frequenzregelteil dieses Kreises derselbe ist wie in F i g. 4 für den Verstärker GCl dargestellt. Die Widerstände R 16 bis R 21 haben dieselben Werte wie die Widerstände Ri bis R6 aus Fig.4, und die Kontakte K(\) bis /£(20) sind Kontakte, wie diese in F i g. 4 dargestellt sind. Die Art und Weise, wie die Schalter S9 bis S14 durch die Kontakte K betrieben werden, ist dieselbe, wie in bezug auf Fig.4 beschrieben wurde. Im Falle von F i g. 6 sind jedoch die Eingänge zu dem Operationsverstärker OA 5 gegenüber F i g. 3 umgekehrt, so daß die Verstärkung des Verstärkers der Frequenz umgekehrt proportional statt proportional sind. Dazu ist der invertierende ( — )-Eingang des Operationsverstärkers OA 5 über einen Rückkoppelungswiderstand R 22 (36 kOhm) und über einen Widerstand R 23 (18 0hm) mit der 5-Volt-Speiseschiene verbunden. Der Ausgang des Ausgleichsverstärkers GC 2 ist mit einem Multipliziereingang des analogen Multiplizierers M1 verbunden. Operationsverstärker OA 3 und OA 4 (Fi g. 5) und OA 5 (F i g. 6) sind als integrierte Schaltung erhältlich, beispielsweise OA 3 und OA 4 können vom Signetics-Typ LM107 und OA 5 kann ein Teil vom Signetics-Typ LM124 sein.

F i g. 7 zeigt eine Schaltungsanordnung aus einem Multiplizierer R mit aufeinanderfolgender Addition, einer Verzögerungsleitung DL und einem Digital-Analog-Wandler vom Multipliziertyp DA/M 1, der die einzelnen Elemente DA und M1 aus F i g. 3 kombiniert

Der Multiplizierer R wird durch zwei integierte Schaltungen IC 1 und /C 2 gebildet, wobei IC 1 ein binär kodierter Dezimal-Addierer und /C 2 eine Gruppe von D-Flip-Flop-Schaltungen ist die aus einem gemeinsamen Taktimpulsgeneratoreingang IP getaktet werden. Die Verzögerungsleitung D1 besteht aus zwei D-Flip-Flop-Schaltungen /C3 und /C4, und der Wandler-Multiplizierer DA/M 1 wird durch eine integrierte Schaltung IC5 gebildet. Die Bezugszeichen in jedem Schaltungsblock bezeichnen die Anschlußstifte der verwendeten integrierten Schaltungen, wie nachstehend detailliert beschrieben ,vird.

In der experimentellen Frequenzsyntheseanordnung, wie obenstehend bezeichnet, mit einem Ausgangsfrequenzbereich von 1,6 bis 30 MHz, einstellbar in 100-Hz-Stufen, teilte der Teiler DIV aus Fig.3 die Frequenz (5,12 MHz) auf 1 kHz zurück mit dem Resultat, daß die Phasenvergleichsanordnunf» PCdie Frequenz des Oszillators VFO einstellt, daii die Ausgangsimpulse des Teilers PRD und folglich die Eingangsimpulse des Multiplizierers R ebenfalls eine Frequenz von 1 kHz haben. Die 100-Hz-Daten, die den A-Addiereingängen des Kreises /Cl zugeführt werden, sind in binär kodierter Dezimalform und werden von den 100-Hz-Stufenschaltern abgeleitet, die für die erforderliche Ausgangsfrequenz Fo benutzt wurden. Das Einstellen dieser Schalter bestimmt also das Ir.krement, das in dem Multiplizierer jedesmal addiert werden muß, wenn ein Impuls von dem Teiler PRD bei dem Multiplizierer erhalten wird, wobei dieser Eingang als Triggereingang für alle D-Flip-Flop-Schaltungen (D\ bis D*) in der Schaltung IC2 in■■.': ' ''J₁-. Flop-Schaltung /C3 zugeführt werden könnte. Zur Erläuterung sei vorausgesetzt, daß die Einstellung der 100-Hz-Stufendaten 700 Hz ist, wobei das lnkrement bei den »A«-Eingängen der Schaltung /C2 dann 7 ist (in binär kodierter dezimaler oder BCD-Form). Es wird ebenfalls vorausgesetzt, daß die Ausgänge Ol bis O 4 der Schaltung /C2 und folglich die »B«-Addiereingänge der Schaltung /Cl auf Null stehen. Obschon die Schaltungen /CI und /C2 mit BCD-Signalen arbeiten, wird ihr Betrieb einfachheitshalber anhand der Dezimalwerte näher erläutert. Der »S«(Summe)-Ausgang des Addierers IC 1 ist zunächst 7 und der »C«(carry)-Ausgang ist 0. Der erste Impuis von dem Teiler PRD schaltet die Flip-Flop-Schaltungen D1 bis D 4, und der Wert 7 wird zu den »3«-Eingängen des Addierers IC und zu den digitalen Eingängen (4 bis 7) der Schaltung /C5 überführt. Die Addierschaltung IC 1 addiert die beiden Zahlen 7, um 14 an den Ausgängen zu ergeben, und zwar eine 1 an dem Ausgang »C« und eine 4 an den »S«-Ausgangen. Die 1 an dem C-Ausgang bildet den Überlaufimpuls von dem Multiplizierer R zu der Schaltung PS. Der folgende (zweite) Impuls von dem Teiler PRD überträgt die 4 zurück zu den »B«-Eingängen des Kreises /Cl, der dann diese 4 zu der 7 an den »A«-Eingängen addiert zum Erzeugen von 11 an den »S«-Ausgängen, nämlich einen weiteren Überlaufimpuls an dem Ausgang »C« und eine 1 an den »Sw-Ausgängen.

Der zweite Impuls von dem Teiler PRD schaltet ebenfalls den ersten Überlaufimpuls an dem »C«-Ausgang des Addierers IC 1 zu dem Ausgang der Flip-Flop-Schaltung /C3 und folglich zu dem Eingang D der Flip-Flop-Schaltung /C4. Dieser zweite Impuls von dem Teiler PRD wird durch den Inverter /2 umgekehrt, und die Flip-Flop-Schaltung /C4 wird an dem Ende des lmpul-

ses getriggert, um dem ersten Überlaufimpuls zu dem Ausgang der Flip-Flop-Schaltung /C4 und folglich zu dem Eingang des Multiplizierers M 2 von der Verzögerungsschaltung D1 (Fi g. 3) weiterzuschalten. Der erste (und jeder folgende) Überlaufimpuls wird also um eine Periode der Impulsfolge von dem Teuer PRD(mit einer Geschwindigkeit von 1000 Hz) durch die Verzögerungsstrecke DL verzögert

Der folgende (dritte) Impuls von dem Teiler PRD

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schaltet den Wert 1 an den »S«-Ausgängen der Kreise ICi zu den »B«-Eingängen, und auf diese Weise erscheint der Wert 8 an den »Sw-Ausgängen, und an dem »(!'«-Ausgang erscheint eine 0. Polglich wird kein Überlaufimpuls abgegeben. Der dritte Impuls schaltet ebenfalls den zweiten Überlaufimpuls zu dem Ausgang der Flip-Flop-Schaltung /C3 und am Ende des Impulses über die Flip-Flop-Schaltung IC4 zu dem Multiplizierer M 2.

Der Prozeß setzt sich dann auf diese Weise fort, um sieben Überlaufimpulse zu allen zehn Eingangsimpulsen von dem Teiler PRDzu erhalten.

Der Wert von πι (Fig.3) ist also in diesem Fall 0,7, und die mittlere Frequenz der Ausgangsimpulse beträgt, wie erfordert 700 Hz. Die Schaltungen IC5 und OA 6 verwandeln je ihren Restwert, der an dem »0«-Ausgang der Schaltungsanordnung IC2 erscheint, worin der Restwert gespeichert wird, in dem Multiplizierer R in den analogen Wert und vervielfachen diesen Wert durch das analoge Signal an dem Eingang Vref von dem Ausgleichsverstärker GC 2, wobei das Produkt dem Phasenmodulator PMaIs Regelsignal CS zum Modulieren der Phase der Taktimpulse, die an dem Eingang des Modulators erscheinen, zugeführt wird.

Die Integrierten Schaltungen /Cl bis IC5 und OA 6 in F i g. 7 sind an sich bekannt und als integrierte Schaltungsanordnung erhältlich, beispielsweise:

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Der Taktimpulsgenerator VCG, der Teiler DIV, der Phasenmodulator PM und die Phasenvergleichsanordnung PC aus Fig. 3 sind dem Fachmann bekannt und bedürfen keiner weiteren Beschreibung, da sie für die Erfindung nicht relevant sind. In der praktischen Ausführungsform wurde jedoch als integrierte Schaltung die Frequenzsyntheseanordnung HEF4750 von Mullard verwendet. Diese integrierte Schaltung enthält die obengenannten vier Elemente mit Ausnahme des Oszillatorkristalls. Ein 5,12-MHz-Kristall wurde verwendet. und der Bezugsteiler der integrierten Schaltung wurde zum Teilen durch 10 und dann durch 512 zum Erzeugen der !-kHz-Taktimpulse geschaltet, die intern dem Phasenmodulator zugeführt wurden, dessen Ausgang der Phasenvergleichsanordnung zugeführt wurde. Der verwendete programmierbare Teiler PRD war eine integrierte Schaltung vom universalen Teilertyp HEF 4751 (Mullard Limited), und die Schaltungsanordnung PS war ein programmierbarer Verteiler vom Typ SP 8690 (Plessey Semiconductors Limited).

Bekanntlich ist es beim Herstellen von Systemen aus genormten integrierten Schaltungen manchmal notwendig, Pegelschiebemittel vorzusehen zum Verschieben des Spannungspegels der Signale von einer integrierten Schaltung zu der anderen. Dies kommt wegen der Tatsache, daß die Speisepotentiale, die für integrierte Schaltungen notwendig sind, voneinander abweichen können. In der obenstehend beschriebenen praktischen Ausführungsform erfordern manche Schaltungsanordnungen 5 V und andere erfordern 10 V, was der Grund ist für die 5- und 10-V-Speisungen aus F i g. 4 und 6. Die spezielle integrierte Schaltung /C5, die in der Ausführungsform benutzt wurde, wurde zwischen der 5-Volt- und der 10-Volt-Schiene betrieben, und dies erforderte, daß die Eingangssignale an den Anschlüssen 4 bis 7 in ihrem Pegel verschoben wurden. Um diese zu erreichen, wurde ein 82 kOhm-Widerstand in Reihe mit jeder der Eingangsleitungen zu den Klemmen 4 bis 7 vorgesehen, und jede dieser Klemmen wurde mit der 10-Volt-Schiene über weitere 82-kOhm-Widerstände verbunden. Der Pegel der Ausgangssignale der integrierten Schaltung /C5 wurde danach derart verschoben, daß ihr Pegel sich auf die 0-Volt-Schiene bezog. Derartige Pegelverschiebungsmittel sind dem Fachmann bekannt und bedürfen keiner weiteren Beschreibung.

/CI	BCD-Addierer	Motorola
		Typ MC 14 560
/C2./C3	D-Flip-Flop-	Mullard Typ
	Schaltungen	HEF 40 174
/C 4	D-Flip-Flop-	Mullard Typ
	Schaltung	HEF 40 174
/C5	DA-Multiplizier-	Analog devices
	Konverter	Typ AD 7523
OA 6	Operations	SigneticsLM 124
	verstärker	(ein Teil davon)

Hierzu 4 Blatt Zeichnungen

Claims

Patentansprüche: 31 Ol

1. Frequenzsyntheseanordnung, bestehend aus einer Phasenregelschleife mit einem Oszillator mit steuerbarer Frequenz zur Erzeugung der synthetisierten Frequenz und mit einem Phasenvergleicher, dessen Ausgangssignal über ein Frequenzfilter die Frequenz des Oszillators steuert und dessen einer Eingang mit dem Ausgang des Oszillators und dessen anderer Eingang mit dem Ausgang einer Referenzsignalquelle gekoppelt ist, wobei mindestens einem Eingang ein Frequenzteiler vorgeschaltet ist, dessen Ausgang mit einem ersten Multiplizierer, bestehend aus einem Akkumulator begrenzter Kapazität, gekoppelt ist, der mit jedem Ausgangssignai des Frequenzteilers ein vorbestimmtes Inkrement zu dem im Akkumulator enthaltenen Wert addiert und bei Überschreiten der Kapazität durch den Summenwert ein Übertragssignal erzeugt, das den Teilerfaktor des Frequenzteilers momentan beeinflußt, und bei dem gleichzeitig eine Korrektursteuerschaltung aus dem Restwert im Akkumulator ein Korrektursignal erzeugt, das entweder ein Eingangssignal oder das Ausgangssignal des Phasenvergleichers moduliert, dadurch gekennzeichnet, daß die Korrektursteuerschaltung (DA, Mi) einen zweiten Multiplizierer (Mi) enthält, der das Korrrektursignal mit einem vom Ausgangssignal des Phasenvergleichers (PC) abgeleiteten Welligkeitssignal multipliziert.

2. Frequenzsyntheseanordnung nach Anspruch 1, dadurch gekennzeichnet, daß ein dritter Multiplizierer (M 2) vorgesehen ist, der das Ausgangssignal des Phasenvergleichers (PC)m\i einem dem Restwert im Akkumulator (R) entsprechenden Wert multipliziert und dessen Ausgang das Welligkeitssignal liefert.

3. Frequenzsyntheseanordnung nach Anspruch 1, dadurch gekennzeichnet, daß ein dritter Multiplizierer (M 2) vorgesehen ist, der das Ausgangssignal des Phasenvergleichers (PC) mit den Übertragssignalen des Akkumulators (R) multipliziert und dessen Ausgang das Welligkeitssignal liefert.

4. Frequenzsyntheseanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß der \usgang des dritten Multiplizierers (M2) über ein Tiefpaßfilter (T^ mit dem einen Eingang des zweiten Multiplizierers (M 1) verbunden ist.

5. Frequenzsyntheseanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Ausgang des Phasenvergleichers (PC) mit dem einen Eingang einer Summieranordnung (ASD) verbunden ist, deren anderer Eingang mit dem Ausgang des zweiten Multiplizierers (M 1) verbunden ist und deren Ausgangssignal über das Frequenzfilter (LPF) die Frequenz des Oszillators (VCO)steuert.

6. Frequenzsyntheseanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß zwischen der Referenz^ignalquelle (CPG) und einem Eingang des Phasenvergleichers (PC)Un Phasenmodulator (PM) vorgesehen ist, dessen Modulationseingang mit dem Ausgang des zweiten Multiplizierers (M 1) verbunden ist.