DE60208597T2

DE60208597T2 - Volldigitale Phasenregelschleife und Schaltung zu deren Verwendung

Info

Publication number: DE60208597T2
Application number: DE60208597T
Authority: DE
Inventors: Hideaki Takahashi
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2001-03-15
Filing date: 2002-03-12
Publication date: 2006-09-21
Anticipated expiration: 2022-03-13
Also published as: EP1241790A3; DE60208597D1; JP2002280897A; US20020130724A1; EP1241790A2; US6593815B2; EP1241790B1

Description

HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Die vorliegende Erfindung betrifft allgemein Frequenzgeneratoren und insbesondere Schaltungen zum Erzeugen einer phasenverriegelten Taktimpulsfolge einer gewünschten Frequenz unter Verwendung volldigitaler Schaltungsbestandteile und eine Schaltung zur Verwendung der phasenverriegelten Taktimpulsfolge zum Erzeugen eines frequenzmodulierten Signals.
Beschreibung des Standes der Technik
3, 4 und 5 sind Darstellungen typischer Beispiele von Phasenregelschleifen, die allgemein in Frequenzgeneratoren des Standes der Technik verwendet werden. In 3 besteht die Phasenregelschleife aus einem spannungsgesteuerten Oszillator 1 (oder spannungsgesteuertem Kristalloszillator), einem Phasendetektor 2 zum Durchführen eines Phasenvergleichs zwischen einer Referenzfrequenz (Fref) und der Ausgabe des spannungsgesteuerten Oszillators und einem Tiefpassfilter 3 zum Glätten der Ausgabe des Phasendetektors 2, um ein Gleichstromfrequenzsteuerungssignal zu erzeugen, das den spannungsgesteuerten Oszillator 1 ansteuert, um ein Ausgangssignal einer gewünschten Frequenz (Fout) zu erzeugen. In 4 wird eine vorgegebene Frequenz mit einer Referenzfrequenz synchronisiert, indem der Ausgang des spannungsgesteuerten Oszillators 1 mit einem Teile-durch-N-Zähler 4 verbunden wird. Durch die Verwendung eines zweiten Teile-durch-M-Zählers 5 wird die Referenzfrequenz durch M geteilt, so dass die Referenzfrequenz auf ein Niveau verringert wird, das an den Eingängen des Phasendetektors 2 mit den Ausgaben des Teile-durch-N-Zählers 4 vergleichbar ist.
Wenn die Ausgabe des spannungsgesteuerten Oszillators 1 gleich (N/M) × Fref (Referenzfrequenz) ist, kann der Frequenzgenerator eine Ausgangsfrequenz mit dem gleichen Stabilitätsniveau wie die Referenzfrequenz erzeugen. Außerdem wird die Phasenregelschleife dieser Art in den meisten Fällen verwendet, um ein Signal zu erzeugen, das dazu dient, die Übertragungsfrequenz eines drahtlosen Systems bei einer gewünschten Frequenz auf Bedarfsbasis festzulegen. Wenn die Notwendigkeit besteht, die Ausgangsfrequenz zu ändern, wird die ganze Zahl N entsprechend der gewünschten Frequenz gesteuert. Hinsichtlich der Schleifenstabilität und der Zeit, die für eine Frequenzänderung benötigt wird, ist die Phasenregelschleife aus 4 jedoch nicht befriedigend. Um dieses Problem zu lösen, ist ein Direktdigitalgenerator (DDS) entwickelt worden, wie in 5 gezeigt. In der DDS-Phasenregelschleife wird die Referenzfrequenz gesteuert, um eine gewünschte Ausgangsfrequenz zu erzeugen. Ein hochstabiler Oszillator ist mit einem Nur-Lesespeicher 6 verbunden, in dem verschiedene Wellenformen an unterschiedlichen Adressorten gespeichert sind. Durch Umschalten zwischen den unterschiedlichen Adressorten können die Referenzfrequenzen verändert werden. Da die Geschwindigkeit, mit der die Referenzfrequenz geändert wird, von der Geschwindigkeit abhängt, mit der die Adressorte umgeschaltet werden, ist es mögliche eine Hochgeschwindigkeitsumschaltung der Referenzfrequenz durchzuführen. Durch Verwendung des erzeugten Signals als Referenzfrequenz einer Phasenregelschleife wird das Ausgangssignal des spannungsgesteuerten Oszillators 1 mit hoher Geschwindigkeit geschaltet. Da der Betrieb der Phasenregelschleife dieser Art für die Basisparameter der Phasenregelschleife, d.h., die Empfindlichkeit des spannungsgesteuerten Oszillators, die Empfindlichkeit des Phasendetektors und den Filterkoeffizienten, unerheblich ist, kann eine sehr hohe Schleifenstabilität erhalten werden.
Die Phasenregelschleifen des Standes der Technik erfordern jedoch die Verwendung von analogen Schaltungsbestandteilen, wie etwa einem spannungsgesteuerten Oszillator und einem Tiefpassfilter. Außerdem leidet der Stand der Technik, während er für den Betrieb bei relativ hohen Frequenzen befriedigend ist, unter einer geringen Stabilität für den Betrieb bei relativ niedrigen Frequenzen. Die geringe Stabilität kann nur durch die Verwendung eines großen Kondensators und eines großen Widerstandes für das Tiefpassfilter gelöst werden.
Weiterer technologischer Hintergrund, der digitale Phasenregelschleifen betrifft, ist in WO-A-00/04642, US-A-6,052,152 und S. M. Walters et al., "DIGITAL PHASE-LOCKED LOOP WITH JITTER BOUNDED", IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS, IEEE INC., NEW YORK, US, Bd. 36, Nr. 7, 1. Juli 1989 offenbart.
Es ist daher eine Aufgabe der vorliegenden Erfindung, eine volldigitale Phasenregelschleife vorzusehen, die eine stabilisierte Ausgangsfrequenz ohne die Verwendung analoger Schaltungsbestandteile erzeugt.
Diese Aufgabe wird durch eine volldigitale Phasenregelschleife gemäß Anspruch 1 und ein Verfahren zur Erzeugung einer gewünschten Frequenz gemäß Anspruch 9 verwirklicht. Die abhängigen Ansprüche betreffen bevorzugte Ausführungsformen.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die vorliegende Erfindung wird unter Bezug auf die folgenden Zeichnungen ausführlich beschrieben, wobei:
1 ein Blockdiagramm einer erfindungsgemäßen volldigitalen Phasenregelschleife ist;
2 ein Blockdiagramm einer veränderten erfindungsgemäßen Ausführungsform ist; und
3, 4 und 5 Blockdiagramme von Phasenregelschleifen des Standes der Technik sind.
AUSFÜHRLICHE BESCHREIBUNG
In 1 ist ein Frequenzgenerator gezeigt, der durch eine erfindungsgemäße volldigitale Phasenregelschleife implementiert ist.
Die volldigitale Phasenregelschleife, die innerhalb eines gestrichelten Rechtecks 30 gezeigt ist, umfasst einen (L + M)-Bit Binärzähler 11 zum kontinuierlichen Zählen einer Taktimpulsfolge bei der Frequenz F_in von einem Taktgenerator 10 eines Typs, der für mäßige Präzisions- und Stabilitätsanforderungen entworfen ist (wobei L ein ganzzahliges Vielfaches von dezimaler 4 und M ein ganzzahliges Vielfaches von dezimaler 2 ist). Der Zähler 11 erzeugt (L + M)-Binärausgaben, die den momentanen Wert einer modulo-(L + M)-binären Zählnummer der Taktimpulsfolge wiedergeben.
Die Phasenregelschleife 1 enthält einen Addierer 12 mit einem Satz von Augend-Anschlüssen A₀~A_L+M-1, einem Satz von Addend-Anschlüssen B₀~B_n, und einem Satz von Ausgangsanschlüssen S₀~S_L+M-1, wobei die binären Ausgaben von modulo-(L + M)-summierten Augend- und Addend-Eingaben erzeugt werden. Die binären Ausgänge des Zählers 11 werden mit den Augend-Anschlüssen A₀~A_L+M-1 verbunden.
Wenn die Addend-Anschlüsse B₀~B_n des Addierers 12 alle Nullen sind, erscheinen die binären Eingaben der Augend-Anschlüsse A₀~A_L+M-1 jeweils an den Summierungs-Ausgabeanschlüssen S₀~S_L+M-1. Unter diesen Umständen erscheint eine Pulsfolge der Frequenz F = F_in/(L × M) an den Summierungs-Ausgabeanschlüssen S_L+M-1. Diese Pulsfolge wird an einen ersten Eingang eines Exklusiv-ODER-Gatters 13 als Phasenvergleichssignal zugeführt.
Eine gewünschte Ausgangsfrequenz F_out kann an einem der Summierungs-Ausgabeanschlüsse S₀~S_L+M-1 erhalten werden. In der dargestellten Ausführungsform wird die gewünschte Ausgangsfrequenz F_out z. B. vom Ausgabeanschluss S_L-1 erhalten.
Die Phasenregelschleife 1 empfängt eine Referenzimpulsfolge bei einer Frequenz F_ref von einer Referenzimpulsquelle 14. Ein Teile-durch-N-Zähler 15 teilt diese Referenzfrequenz durch eine ganze Zahl N und liefert ein Ausgangssignal bei einer Frequenz F_ref/N an den zweiten Eingang des Exklusiv-ODER-Gatters 13 als Phasenreferenzsignal zum Vergleich mit dem Phasenvergleichssignal vom Addierer 12.
Als Ergebnis erzeugt das Exklusiv-ODER-Gatter 13 einen Ausgabeimpuls einer Dauer, die der momentanen Phasendifferenz zwischen dem Phasenvergleichssignal und dem Phasenreferenzsignal entspricht.
Der Ausgang des Exklusiv-ODER-Gatters 13 wird mit einem Freigabeeingang eines Zählers 16 verbunden. Solange der Zähler 16 freigegeben ist, erhöht der Letztere seinen Zählwert als Antwort auf Referenzimpulse von der Referenzimpulsquelle 14 und erzeugt eine binäre Zählnummer der Referenzimpulse, die der momentanen Phasendifferenz entspricht.
Um den Phasenvergleich in periodischen Zeiträumen durchzuführen, wird der Zähler 16 durch eine Zeitgeberschaltung 17 zurückgesetzt, die mit der Referenzimpulsquelle 14 verbunden ist.
Die durch den Zähler 16 fortlaufend erzeugten Zählnummern werden durch die Differenzierschaltung, die mit einem Speicher 18 und einem Subtrahierer 19 implementiert ist, in eine binäre Frequenzdifferenzzählnummer umgewandelt.
Phasendifferenzzählnummern werden durch den Zähler 16 aufeinander folgend erzeugt und im Speicher 18 gespeichert. Eine Differenz zwischen aufeinander folgenden Phasendifferenzzählnummern wird durch den Subtrahierer 19 detektiert, um eine Frequenzdifferenzzählnummer zu erzeugen. Die Frequenzdifferenzzählnummer wird an die Addend-Anschlüsse B₀~B_n des Addierers 12 als ein Addend-Wert zugeführt, wo sie mit dem vom (L + M)-Bit-Zähler 11 zugeführten Augend-Wert summiert wird. Addierer 12 modulo-summiert die binären Frequenzdifferenzausgaben mit den binären Ausgaben des Zählers 11. Daher wird bewirkt, dass die Frequenz des Signals am Summierungsausgabeanschluss S_L+M-1 in einer Richtung variiert, die der Polarität des Frequenzdifferenzsignals entspricht, und in einem Betrag, welcher der Größenordnung der Frequenzdifferenz entspricht.
Während der Rückkopplungsvorgang voranschreitet, verringert sich die Frequenzdifferenz im Wesentlichen auf Null. Wenn dies geschieht, wird das Ausgangssignal des Summierungs-Ausgabeanschlusses S_L+M-1 phasengleich mit dem Phasenreferenzsignal verriegelt und daher wird auch die gewünschte Ausgangsfrequenz F_out phasengleich mit dem Refe renzsignal verriegelt. Da die Bit-Position des Summierungs-Ausgabeanschlusses S_L-1 niedriger ist als der Summierungs-Ausgabeanschluss S_L+M-1, wird eine gewünschte Frequenz erhalten, die 2^M-mal höher ist als die Frequenz F.
Es ist ersichtlich, dass die volldigitale Phasenregelschleife der vorliegenden Erfindung ohne die Verwendung analoger Schaltungsbestandteile, wie etwa eines spannungsgesteuerten Oszillators und eines Schleifenfilters, realisiert werden kann.
2 ist ein Blockdiagramm einer modifizierten erfindungsgemäßen Ausführungsform, bei welcher Teile, die im Wesentlichen jenen in 1 entsprechen, mit den gleichen Zahlen markiert sind.
Bei dieser Abwandlung wird die Frequenzdifferenz zwischen der Eingangsfrequenz F_in und der Ausgangsfrequenz F_out nicht auf Null verringert. Stattdessen lässt man die Ausgangsfrequenz mit einem Modulationssignal variieren, um ein frequenzmoduliertes Signal am Summierungs-Ausgabeanschluss S_L-1 des Addierers 12 zu erzeugen. Zu diesem Zweck umfasst der Frequenzgenerator der 2 zusätzlich einen Analog-/Digital-Wandler 20 und einen Addierer 21. Ein frequenzmodulierendes Analogsignal wird an den A/D-Wandler 20 angelegt, wo es abgetastet wird und ein Satz von binären Ausgaben, die dem Abtastwert entsprechen, erzeugt wird.
Die binären Ausgaben des A/D-Wandlers 20 werden den Augend-Eingabeanschlüssen A₀ bis A_n des Addierers 21 zugeführt, und die Ausgaben des Subtrahierers 19 werden den Addend-Eingabeanschlüssen B₀ bis B_n des Addierers 21 zugeführt. Ein Satz modulo-n-summierten binären Ausgaben erscheint an den Summierungs-Ausgabeanschlüssen So bis S_n des Addierers 21. Die Summierungs-Ausgabeanschlüsse S₀ bis S_n des Addierers 21 werden mit den Addend-Eingabeanschlüssen B₀ bis B_n des Addierers 12 verbunden.

Claims

Volldigitale Phasenregelschleife, die einen ersten Zähler (11) zum kontinuierlichen Zählen von Impulsen einer ersten Taktimpulsfolge und Erzeugen einer veränderlichen Zählnummer der gezählten Impulse, einen zweiten Zähler (15) zum Zählen von Impulsen einer zweiten Taktimpulsfolge und Erzeugen eines Referenzsignals, wenn eine vorgegebene Anzahl der zweiten Taktimpulse gezählt wird, und einen Phasendetektor (13) umfasst, gekennzeichnet durch: eine Summierungsschaltung (12) mit einer Anzahl von Augend-Eingabeanschlüssen zum Empfangen der veränderlichen Zählnummer aus dem ersten Zähler, einer Anzahl von Addend-Eingabeanschlüssen und einer Anzahl von Ausgabeanschlüssen, wobei einer der Ausgabeanschlüsse ein Vergleichsignal erzeugt; eine rücksetzbare Zählerschaltung (16, 17) zum Zählen von Impulsen der zweiten Impulsfolge während eines Intervalls zwischen dem Vergleichssignal aus der Summierungsschaltung (12) und dem Referenzsignal aus dem zweiten Zähler (15) und zum Erzeugen einer Zählnummer der Impulse, die während des Intervalls auftreten, eine Differenzierschaltung (18, 19) zum Differenzieren von Zählnummern, die nacheinander durch die rücksetzbare Zählerschaltung erzeugt werden, und zum Erzeugen einer differenzierten Zählnummer und Liefern der differenzierten Zählnummer an die Anzahl von Addend-Eingabeanschlüssen der Summierungsschaltung (12), und dadurch, dass das Intervall zwischen dem Vergleichsignal und dem Referenzsignal durch den Phasendetektor (13) erfasst wird, wodurch eine Ausgabe-Taktimpulsfolge einer gewünschten Frequenz an einem der Ausgabeanschlüsse der Summierungsschaltung (12) erhalten werden kann.
Volldigitale Phasenregelschleife nach Anspruch 1, wobei der Phasendetektor ein Exklusiv-ODER-Gatter (13) umfasst.
Volldigitale Phasenregelschleife nach Anspruch 1 oder 2, wobei die Ausgabe-Taktimpulsfolge an einem der Ausgabeanschlüsse der Summierungsschaltung (12) erzeugt wird, der sich von dem einen der Ausgabeanschlüsse, an dem das Vergleichssignal erzeugt wird, unterscheidet.
Volldigitale Phasenregelschleife nach Anspruch 1, 2 oder 3, wobei die Differenzierungsschaltung einen Speicher (18) zum Speichern der Zählnummern, die von dem rücksetzbaren Zähler geliefert werden, und einen Subtrahierer (19) zum Erfassen einer Differenz zwischen den gespeicherten Zählnummern umfasst, um die differenzierte Zählnummer zu erzeugen.
Volldigitale Phasenregelschleife nach einem der Ansprüche 1 bis 4, wobei zusätzlich ein Analog/Digital-Wandler (20) zum Wandeln eines Modulationssignals in ein Digitalsignal und eine zweite Summierungsschaltung (21) zum Summieren des Digitalsignals mit der differenzierten Zählnummer und Liefern der Ausgaben der zweiten Summierungsschaltung (21) an die Addend-Anschlüsse der ersten Summierungsschaltung (12) vorgesehen sind.
Frequenzsynthesegenerator, der eine volldigitale Phasenregelschleife nach einem der Ansprüche 1 bis 5 umfasst und zusätzlich einen ersten Impulsgenerator (10) zum Liefern der ersten Taktimpulsfolge an den ersten Zähler (11) der Phasenregelschleife; und einen zweiten Impulsgenerator (14) zum Liefern der zweiten Taktimpulsfolge an den zweiten Zähler (15) der Phasenregelschleife umfasst.
Frequenzmodulator, der eine volldigitale Phasenregelschleife nach einem der Ansprüche 1 bis 5 umfasst, gekennzeichnet durch: einen ersten Impulsgenerator (10) zum Liefern der ersten Impulsfolge an den ersten Zähler (11) der Phasenregelschleife; einen zweiten Impulsgenerator (14) zum Liefern der zweiten Impulsfolge an den zweiten Zähler (15) der Phasenregelschleife; und eine zweite Summierungsschaltung (21) zum Summieren eines digitalen Modulationssignals mit der differenzierten Zählnummer der Phasenregelschleife, um einen Satz von Ausgabesignalen zu erzeugen, welche die summierte differenzierte Zählnummer anzeigen, und Liefern des Satzes von Ausgabesignalen an die Addend-Anschlüsse der Summierungsschaltung (21) der Phasenregelschleife, wodurch ein frequenzmoduliertes Signal an einem der Summierungsausgabeanschlüsse der ersten Summierungsschaltung (12) erhalten werden kann.
Frequenzmodulator nach Anspruch 7, wobei das frequenzmodulierte Signal an einem der Ausgabeanschlüsse der Summierungsschaltung der Phasenregelschleife erzeugt wird, der sich von dem einen der Ausgabeanschlüsse, an dem das Vergleichssignal in der Phasenregelschleife erzeugt wird, unterscheidet.
Verfahren zur Erzeugung einer gewünschten Frequenz mit den Schritten: a) kontinuierliches Zählen von Impulsen einer ersten Taktimpulsfolge und Erzeugen einer veränderlichen digitalen Zählnummer der gezählten Impulse; b) Zählen von Impulsen einer zweiten Taktimpulsfolge und Erzeugen eines Referenzsignals, wenn eine vorgegebene Anzahl der Impulse gezählt wird; und c) Erfassen eines Intervalls zwischen dem Referenzsignal und einem Vergleichssignal gekennzeichnet durch: d) Summieren der veränderlichen digitalen Zählnummer aus Schritt a) mit einem digitalen Differenzsignal, um das Vergleichssignal aus Schritt c) zu erzeugen; e) Zählen von Impulsen der zweiten Impulsfolge aus Schritt b), die während des erfassten Intervalls auftreten, und Erzeugen einer digitalen Zählnummer der während des erfassten Intervalls gezählten Impulse; f) Differenzieren der digitalen Zählnummer, die laufend durch Schritt e) erzeugt wird, mit der digitalen Zählnummer, die vorher durch Schritt e) erzeugt wurde, um eine differenzierte digitale Zählnummer zu erzeugen; und g) Wiederholen der Schritte c) bis f) durch Verwenden der differenzierten digitalen Zählnummer aus Schritt f) als das digitale Differenzsignal aus Schritt d).
Verfahren nach Anspruch 9, wobei der Schritt f) die Schritte des Speicherns der digitalen Zählnummern, die nacheinander durch Schritt e) erzeugt werden, und des Erfassens einer Differenz zwischen den gespeicherten digitalen Zählnummern umfasst, um die differenzierte digitale Zählnummer zu erzeugen.
Verfahren nach Anspruch 9 oder 10, dass zusätzlich die Schritte des Wandelns eines analogen Modulationssignals in ein digitales Modulationssignal und des Summierens des digitalen Modulationssignals mit der differenzierten digitalen Zählnummer umfasst.