DE60313751T2 - Frequenzumsetzer und verfahren dazu - Google Patents

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Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft im Allgemeinen Frequenzumsetzer. Insbesondere betrifft die Erfindung einen digitalen Frequenzumsetzer, welcher eine Referenzfrequenz genau einstellt.
  • Hintergrund der Erfindung
  • In vielen Arten von elektrischen Systemen ist es wünschenswert, Taktsignale mit verschiedenen Frequenz- und Phasenbeziehungen, welche aus bestimmten Referenzsignalen hergestellt werden, zu erzeugen. Eine übliche Art, Derivate eines Referenzsignals zu erzeugen, basiert auf dem analogen Phasenregelkreisfrequenzumsetzer (PLL). Dementsprechend zeigt 1 einen analogen PLL 100, welcher eine digitale Quellfrequenz SCLK als eine Eingabe an einem Quellenteiler 104, welcher SCLK durch einen Ganzzahlwert S teilt, um eine Referenzfrequenz fREF zu erzeugen, aufnimmt. Eine negativ rückgekoppelte PLL-Steuerschleife 105 ist mittels eines Phasendetektors 106, einer Ladungspumpe 108, eines Tiefpassschleifenfilters 110, eines spannungsgesteuerten Oszillators (VCO) 112 und eines Rückkopplungsteilers 114 ausgebildet. Der Phasendetektor 106 führt eine Phasendifferenzoperation auf fREF und einer Rückkopplungsfrequenz fBACK aus. Das heißt, der Phasendetektor 106 erzeugt ein Phasenfehlersignal UERR, welches Null ist, wenn fREF und fBACK gleich sind, und sich umgekehrt mit deren Differenz ändert. Der Vorwärtskopplungspfad 107 der PLL-Steuerschleife erzeugt eine Ausgabe- oder Zielfrequenz DCLK aus dem VCO 112, dessen Ausgabefrequenz von UERR über eine Spannung gesteuert wird, die von der Ladungspumpe 108 und dem Tiefpassfilter 110 erzeugt wird. Insbesondere wandelt die Ladungspumpe 108 UERR in ein Spannungssignal um, welches von dem Tiefpassschleifenfilter 110 geglättet wird, wodurch dem VCO 112 eine Steuerspannung bereitgestellt wird. Der Rückkopplungspfad 113 der PLL-Steuerschleife gibt eine Frequenzausgabe DCLK in den Rückkopplungsteiler 114 ein, welcher das FBACK-Signal durch Teilen von DCLK durch eine Ganzzahl F erzeugt. Die Ausgabefrequenz von DCLK ist ein Vielfaches oder ein Bruchteil der Quellfrequenz SCLK, wie durch das Verhältnis
    Figure 00020001
    bestimmt.
  • Ein PLL-Phasenjitter, eine Schleifenstabilität und eine Antwortzeit werden prinzipiell durch Komponenten der analogen Ladungspumpe 108 und des Tiefpassschleifenfilters 110 bestimmt. Kapazitive Elemente in diesen Komponenten des analogen PLL bringen erhebliche Schleifenzeitkonstanten und Phasenjitter ein, welche zu einem Schleifenverhalten führen, welches schwierig zu verstehen und vorherzusagen ist, insbesondere wenn sich die Quellfrequenz SCLK rasch ändert. Ein Grund für diese Unsicherheit ist z.B., dass Kapazitäten einer thermischen Veränderung ihrer elektrischen Merkmale unterliegen. Überdies sind praxisnahe Realisierungen einer analogen PLL, welche auf Frequenzumwandlern basiert, häufig auf eine kleine Vergleichsperiode (d.h., kleine Werte von F und S) beschränkt, da eine große Vergleichsperiode eine größere Kapazität im Filter 110 erfordert, welche in vielen Anwendungen unmöglich ist. Zumindest aus diesen Gründen sind analoge PLLs praktisch sehr schwierig für eine genaue Frequenzumwandlung zu verwenden, insbesondere wenn die Quellfrequenz SCLK kein konstanter Wert ist. In vielen Arten von Systemen wird z.B. anstatt eines Festfrequenzanalogoszillators ein digital gesteuerter Generator für DCLK benötigt. Eine herkömmliche und wichtige Komponente des Generators wird zeitdiskreter Oszillator (discrete time oszillator, DTO) genannt und ist in Form eines Beispiels in 2 als DTO 200 gezeigt. Der DTO 200 weist einen n-Bit-Addierer 202, welcher einen n-Bit-Erhöhungswert SF (Skalierungsfaktor) zu dem vorherigen Ausgabewert von Register 204 addiert, auf, wodurch der Ausgabewert von Register 204 mit dem neu erhöhten Wert mit der nächsten steigenden Flanke eines Referenztaktsignals RCKL aktualisiert wird, wodurch über eine Anzahl von RCLK-Zyklen die n-Bit-Treppenausgabe, welche von Signal 206 dargestellt wird, erzeugt wird. Die Dauer einer jeden Stufen des Treppenausgabesignals 206 ist gleich der RCLK-Periode TRCLK. Nach jeder Periode des DTO-Ausgabesignals 206 wird ein Übertragsbit 208 erzeugt. Übertragsbit 208 stellt den Ganzzahlteil der DTO-Ausgabeperioden dar und das DTO-Treppenausgabesignal 206 enthält eine Information über den gebrochenen Teil einer jeden Periode. Die DTO-Oszillationsperiode wird durch das Moduln des DTO-Addierers, dem Wert von SF und der RCLK-Frequenz ERCLK gemäß der folgenden Gleichung (1) bestimmt:
    Figure 00030001
  • Wobei SF der n-Bit-Skalierungsfaktor ist, welcher die Ausgabefrequenz des DTO linear bestimmt. Typischerweise sind die RCLK-Frequenz und das Moduln fest und die gewünschte DTO-Ausgabefrequenz wird dynamisch von dem Wert von SF gesteuert. Der Wert des Modulos ist üblicherweise 2n, wobei n die Anzahl der DTO-Addiererbits ist. Das DTO-Treppenausgabesignal muss von irgendeiner Ausgabebaugruppe zu einem DCLK-Signal umgewandelt werden. Somit ist die erste Funktion der Ausgabebaugruppe, eine rechteckige Wellenform aus DCLK zu erzeugen. Die zweite Funktion ist, den Jitter der DTO-Ausgabeperiode zu reduzieren, um gleich TRCLK zu sein. Ein bekanntes Beispiel einer Ausgabebaugruppe ist in Form des Blockdiagrams in 3 dargestellt. In dem Diagramm stellt ein n-Bitwert SF die Frequenz des n-Bit-DTO-Signals FDTO ein, welches in einer Formgebungsbaugruppe 307 einer Ausgabebaugruppe 305 zur Signalaufbereitung geführt wird. Die Formgebungsbaugruppe 307 erzeugt eine willkürliche Wellenform mit dergleichen Periode wie FDTO, indem die Ausgabe von DTO 304 als eine Speicheradresse für eine Nachschlagetabelle (LUT) 308 verwendet wird, welche die geeigneten Werte von jeder entsprechenden LUT-Adressstelle in einen Digital/Analog-Umwandler (DAC) 310 eingibt, welcher dadurch die gewünschte Wellenform erzeugt, welche von einem Tiefpassfilter 312 geglättet wird. Die LUT und das Filter werden üblicherweise einbezogen, um eine Oberwellenverzerrung in der DTO-Frequenz zu verringern, indem die höchsten Oberwellen blockiert werden und der Haupttaktfrequenz prinzipiell ermöglicht wird, durchzulaufen, wodurch ferner ein Phasenjitter reduziert wird, aber nicht eliminiert wird. Ein Schmitt-Trigger 314 wandelt die Analogdarstellung von FDTO in eine binäre Frequenz DTO_CLK um, welche in einen PLL 316 für eine Frequenzumwandlung eingegeben wird. Alternativ kann DTO_CLK in einigen Anwendungen als die DCLK-Ausgabe ohne PLL 316 verwendet werden. Eine weitere nützliche Komponente bei der Frequenzumwandlung von diskreten Signalen ist ein digitaler Direktsynthesizer (DDS), welcher in Form eines Beispiels in 4a gezeigt ist. Der DDS führt üblicherweise eine Frequenzabstuffunktion aus. Eine Summierbaugruppe 402 addiert den im SF-Register 404 gespeicherten n-Bit-Wert SF zu dem n-Bit-Wert von dem Ausgang des Phasenakkumulators 406. Die Summe wird mit jeder steigenden Flanke von SCLK synchron aktualisiert. Der Phasenakkumulator 406 führt die n-Bit-DDS-Frequenz FDDS der Ausgabebaugruppe zu und führt FDDS der Summiereinheit 402 zurück, wodurch über eine Anzahl von SCLK-Zyklen ein periodisches Treppensignal 408 mit einer durch die Formel der nachfolgenden Gleichung (2) gegebenen Frequenz erzeugt wird:
    Figure 00050001
    wobei FSCLK der Frequenzwert von SCLK ist. Die Ausgabebaugruppe 410 wandelt das DDS-Frequenzsignal FDDS in einen Zieltakt DCLK um. Die Ausgabebaugruppe 410 könnte z.B. die Treppenwellenform in ein binäres Taktsignal mit einer Frequenz FDDS umwandeln. Es sollte angemerkt werden, dass der Jitter in der Periode des periodischen Treppensignals 408 gleich der SCLK-Periode ist. Wenn die SCLK-Periode sich über einen weiten Bereich ändert (d.h., einen großen Jitter aufweist), dann kann es schwierig (oder unmöglich) sein, die Ausgabebaugruppe auszugestalten, um den Jitter wirksam zu verringern.
  • Eine weitere Art eines maßgeblichen DDS-Frequenzumwandlers 450 ist in Form eines Beispiels in 4b dargestellt. Ein Quellenteiler 452 teilt SCLK durch einen Ganzzahlwert SDIV, um ein Referenzsignal REF zu erzeugen. Ein Zielteiler 464 teilt DCLK durch einen Ganzzahlwert DDIV, um ein Rückkopplungssignal zu erzeugen. Ein Phasendetektor 454 vergleicht die Positionen des REF- und des Rückkopplungssignals zu jeder Vergleichsperiode, wobei die Vergleichsperiode die Zeit zwischen zwei aufeinanderfolgenden REF-Signalen ist. Die Freq_Einstellungs-Ausgabewerte des Phasendetektors sind im Allgemeinen proportional zu der Differenz zwischen einer Vergleichsperiode und einer Rückkopplungsperiode. Ein Frequenzwertgenerator 456 akkumuliert die Freq_Einstellungs-Werte von dem Phasendetektor 454 und erzeugt den Ausgabewert Freq_Wert, welcher als eine Eingabe zu einem DTO 457 zugeführt wird. Der DTO 457 besteht aus einem Addierer 458 und einem Register 460. Die DTO-Ausgabe wird dann von einer Ausgabebaugruppe 462 aufbereitet, um die DCLK-Frequenz zu erzeugen.
  • Wichtige Gebiete, wo Frequenzumwandler häufig verwendet werden, weisen Computerkatodenstrahlröhren und LCD-Bildschirme auf. In derartigen Vorrichtungen folgen die Ausgabetaktperiode TDCLK und die Eingabetaktperiode TSCLK der nachfolgenden Gleichung (3): ShTOTAL × SvTOTAL × TSCLK = DhTOTAL × DvTOTAL × TDCLK (3) wobei
    • ShTOTAL
    die Anzahl der SCLK-Perioden in der Quellzeile ist;
    SvTOTAL
    die Anzahl der Zeilen in dem Quellrahmen ist;
    DhTOTAL
    die Anzahl der DCLK-Perioden in der Zielzeile ist;
    DvTOTAL
    die Anzahl der Zeilen in dem Zielrahmen ist;
    TSCLK
    die Dauer der Quelltaktperiode ist; und
    TDCLK
    die Dauer der Zieltaktperiode ist.
  • Frequenzumwandler in Vorrichtungen, wo eine Rahmenratenumwandlung verwendet wird, folgen im Allgemeinen der nachfolgenden Gleichung (4): m × ShTOTAL × SvTOTAL × TSCLK = n × DhTOTAL × DvTOTAL × TDCLK (4)wobei m, n Ganzzahlen sind.
  • Der maximale Wert von SDIV, welcher in dem Frequenzumwandler 450 benötigt wird, ist gleich m × ShTOTAL × SvTOTAL und die Vergleichsperiode beträgt m Quellrahmen. Der SDIV und die Vergleichsperiode können verringert werden, wenn die Werte m × ShTOTAL × SvTOTAL und n × DhTOTAL × DvTOTAL einen gemeinsamen Nenner aufweisen. In einigen Fällen ist es jedoch unmöglich einen großen gemeinsamen Nenner zu haben. Wenn eine Stufenänderung in der SCLK-Periode TSCLK auftritt, dann wird die DCLK-Periode TDCLK in dem Frequenzumwandler 450 allmählich zu einem neuen stabilen Zustand konvergieren. Die Zeit, die es dauert, um zu konvergieren (d.h. eine Antwortzeit) hängt von der Vergleichsperiode ab. Je länger die Vergleichsperiode ist, umso länger braucht der Frequenzumwandler 450, um zu konvergieren, was bis zu einigen Rahmen sein kann. In vielen CRT/LCD-Bildschirmanwendungen ist jedoch eine lange Antwortzeit nicht annehmbar.
  • Der Phasendetektor 454 muss einen weiten Bereich von Situationen richtig klären. Eine derartige Situation ist z.B., wenn TDCLK größer als zwei mal mehr oder weniger als TSCLK ist. Wie einzusehen ist, führt der Phasendetektor 454 sowohl logische als auch Berechnungsvorgänge durch und ist deshalb im Allgemeinen schwierig auszugestalten. Obwohl Frequenzumwandler im Allgemeinen in vielen Fällen gut arbeiten, gibt es einen fortgesetzten Bedarf für verbesserte digitale Frequenzumwandlerausführungen. Insbesondere gibt es einen allgemeinen Bedarf nach Frequenzumwandlern, welche eine schnelle Antwortzeit und einen einfachen Phasenfehlererfassungsmechanismus aufweisen. Für diese Frequenzumwandler wäre es wünschenswert, auch in CRT/LCD-Bildschirmanwendungen gut zu arbeiten.
  • Die US-6232952 , auf welcher der Oberbegriff der beigefügten Ansprüche 1 und 10 basiert, beschreibt ein Verfahren und eine Vorrichtung zum Vergleichen der Phase eines Zieltaktsignals mit einer Phase eines Referenztaktsignals mit einem kurzen Vergleichszyklus. Eine Ausführungsform weist einen Phasenvergleicher, welcher einen Phasenakkumulator umfasst, Register und einen Frequenzteiler auf. Der Schaltkreis kann ermög lichen, dass ein Zieltaktsignal mit dem Referenztaktsignal synchronisiert wird.
  • Die US-5382913 betrifft ein Verfahren und eine Vorrichtung zum Erzeugen von zwei phasenkohärenten ersten und zweiten Signalen mit einem willkürlichen Frequenzverhältnis. Eine Ausführungsform weist zwei numerisch gesteuerte Oszillatoren (NCOs) auf. Ein erstes Frequenzwort stellt ein erstes Signal von dem ersten NCO bereit. Ein zweites Frequenzwort stellt ein zweites Ausgabesignal von dem zweiten NCO bereit. Das zweite Frequenzwort wird durch Multiplizieren des ersten Frequenzworts und einer Phase, welche das Ergebnis bezogen auf das erste Frequenzwort korrigiert, berechnet.
  • Die Proceedings-Seiten 373–376 von Hikawa et al., „A Digital Frequency Synthesizer with a Phase Accumulator", IEEE International symposium an circuits and systems, Espoo, Finland 1988, betreffen einen Frequenzsynthesizer mit einem Phasenfrequenzdetektor, welcher einen Phasenakkumulator und einen Referenzgenerator verwendet.
  • Zusammenfassung der Erfindung
  • Um die vorhergehenden und weitere Aufgaben zu lösen und gemäß dem Zweck der vorliegenden Erfindung wird ein Verfahren, eine Vorrichtung und ein Computerprogrammprodukt für eine digitale Frequenzumwandlung unter Verwendung von nur digitalen Komponenten, wie durch die beigefügten Ansprüche 1, 10 und 18 definiert, bereitgestellt.
  • In einer Ausführungsform der Erfindung erzeugt eine Zielphasenakkumulatoreinheit ein Zielphasensignal für eine Phasendetektoreinheit. Die Zielphasenakkumulatoreinheit empfängt Ein gaben von einer Referenzsignaleingabe, einem Zielphaseneingabewert und einem Phasenkorrekturwert. Die digitale Phasendetektoreinheit ist ausgestaltet, das Referenzsignal, ein aktuelles Phasenrückkopplungseingabesignal und das Zielphaseneingangssignal zu empfangen. Die Phasendetektoreinheit gibt ein erstes Frequenzeinstellsignal zu einer Frequenzwerterzeugereinheit aus. Die Frequenzwerterzeugereinheit ist ausgestaltet, ein Frequenzwertsignal zu einer digitalen Oszillatoreinheit auszugeben, welche ein entsprechendes digitales Ausgabesignal erzeugt, welches direkt zu dem aktuellen Phasenrückkopplungseingang der Phasendetektoreinheit zurückgeführt wird. In einigen Ausführungsformen weist das aktuelle Phasenrückkopplungssignal sowohl eine ganzzahlige als auch eine bruchzahlige Phaseninformation auf. In weiteren Ausführungsformen kann nur eine bruchzahlige Phaseinformation erforderlich sein.
  • Der Phasenkorrektureingabewert wird verwendet, um das geeignete Zielphasensignal zu erzeugen. In anderen Fällen kann die Zielphasenakkumulatoreinheit ein zweites Referenzsignal verwenden, welches nicht die gleiche Phase wie die erste Referenzsignaleingabe, welche von der Phasendetektoreinheit verwendet wird, haben muss. Ferner kann die Zielphasenakkumulatoreinheit in einigen Anwendungen mit einer Multiplexereinheit ausgestaltet sein, welche das zweite Referenzsignal als ein Steuersignal verwendet, um einen von zwei Eingabewerten für nachfolgende Berechnungen von der Zielphasenakkumulatoreinheit auszuwählen. Z.B. kann der Multiplexer verwendet werden, um entweder den Zielphaseneingabewert auszuwählen, oder alternativ eine Information zu verwenden, welche von einem Phasenkorrektureingabewert abgeleitet wurde, um sie beim Erzeugen der Zielphasensignalausgabe zu verwenden.
  • In einigen Ausführungsformen erzeugt die Phasendetektoreinheit ein erstes Frequenzeinstellsignal, welches proportional zu der Differenz zwischen dem aktuellen Phasenrückkopplungseingangssignal und dem Zielphaseneingangssignal ist. Überdies erzeugt in weiteren Ausführungsformen die Phasendetektoreinheit ein zweites Frequenzeinstellsignal, welches proportional zu der Differenz zwischen dem aktuellen Phasenrückkopplungseingangssignal und dem Zielphaseneingangssignal ist.
  • Die Phasendetektoreinheit kann in einigen Ausführungsformen steuern, wann das erste Frequenzeinstellsignal ausgegeben wird. In diesen Ausführungsformen weist die Phasendetektoreinheit einen Multiplexer auf, welcher das erste Referenzsignal als eine Auswahlleitung verwendet, um auszuwählen, wann das erste Frequenzeinstellsignal zu dem Frequenzwertgenerator ausgegeben wird.
  • Die Referenzsignale, welche in der vorliegenden Erfindung verwendet werden, können in einer Vielzahl möglicher Arten erzeugt werden. In einigen Ausführungsformen wird ein Quelltakt in einen Frequenzteiler, welcher die erforderlichen Referenzsignale erzeugt, eingegeben.
  • In einigen Ausführungsformen wird weiterhin das digitale Ausgabesignal von dem digitalen Oszillator von einer Ausgabebaugruppe aufbereitet, um ein für die jeweilige Anwendung geeignetes Ausgabesignal zu erzeugen.
  • Eine Ausführungsform eines Verfahrens zum Erzielen einer Frequenzumwandlung in den vorhergehenden Vorrichtungsausführungsformen ist, eine erste Vergleichsperiode basierend auf dem ersten Referenzsignal zu bestimmen, und einen Zielphasenwert unter Verwendung eines Phasenkorrekturwerts, welcher verwendet wird, um einen Frequenzeinstellparameter zu berechnen, zu berechnen. Die Berechnung basiert auf der Differenz zwischen dem aktuellen Phasenwert und dem Zielphasenwert, wobei der aktuelle Phasenwert eine ganzzahlige und eine bruchzahlige Phaseninformation aufweist. In einigen Realisierungen ist der Frequenzeinstellparameter proportional zu der Differenz. Ein Frequenzwert, welcher den digitalen Oszillator bei der entsprechende Ausgabefrequenz steuert, wird von einem Frequenzeinstellparameter abgeleitet und wird verwendet, um den digitalen Oszillator zu aktualisieren, um bei der aktualisierten Frequenzeinstellung zu schwingen.
  • In einigen Ausführungsformen werden der Frequenzwert und der Frequenzeinstellparameter während der ersten Vergleichsperiode berechnet. In anderen Ausführungsformen tritt ein Berechnen des Zielphasenwertes während einer zweiten Vergleichsperiode auf, welche auf dem zweiten Referenzsignal basiert.
  • Weitere Merkmale, Vorteile und Aufgaben der vorliegenden Erfindung werden aus der nachfolgenden detaillierten Beschreibung, welche in Verbindung mit den beigefügten Zeichnungen gelesen werden sollte, deutlicher und leichter verständlich werden.
  • Die vorliegende Erfindung ist in den Figuren der beigefügten Zeichnungen, in welchen gleiche Bezugszeichen gleiche Elemente betreffen, in Form von einem Beispiel und nicht in Form von einer Beschränkung dargestellt, in denen:
  • 1 ein exemplarisches Blockdiagram eines bekannten Phasenregelkreisfrequenzumwandlers (PLL) darstellt;
  • 2 eine Darstellung ist, welche eine exemplarische digitale Schaltkreisrealisierung eines herkömmlichen zeitdiskreten Oszillators (DTO) darstellt;
  • 3 ein exemplarisches Blockdiagram eines bekannten DTO-basierten Frequenzumwandlers darstellt;
  • 4a ein Diagram ist, welches eine exemplarische digitale Schaltkreisrealisierung eines herkömmlichen digitalen Direktsynthesizers (DDS) darstellt;
  • 4b eine Darstellung ist, welche eine exemplarische digitale Schaltkreisrealisierung eines weiteren herkömmlichen digitalen Direktsynthesizers (DDS) darstellt;
  • 5 ein Blockdiagram eines rein digitalen Frequenzumwandlungssystems, welches ein DDS-Einstellsystem realisiert, zum Verständnis der vorliegenden Erfindung darstellt;
  • 6 ein Ablaufdiagram darstellt, welches das grundlegende Verfahren zum Erreichen einer digitalen Frequenzumwandlung genau beschreibt und zum Verständnis der vorliegenden Erfindung nützlich ist;
  • 7 ein Blockdiagram eines rein digitalen Frequenzumwandlungssystems darstellt, welches ein DDS-Einstellsystem realisiert und für ein Verständnis der vorliegenden Erfindung nützlich ist;
  • 8 ein Blockdiagram eines rein digitalen Frequenzumwandlungssystems darstellt, welches ein DDS-Einstellsystem gemäß einer Ausführungsform der vorliegenden Erfindung realisiert; und
  • 9 eine Diagramdarstellung eines Mehrzweckcomputersystems ist, welches zum Realisieren der vorliegenden Erfindung geeignet ist.
  • Detaillierte Beschreibung der Ausführungsformen
  • Die vorliegende Erfindung wird nun unter Bezugnahme auf eine Ausführungsform davon, wie in den beigefügten Zeichnungen dargestellt, beschrieben werden. In der nachfolgenden Beschreibung werden spezielle Details dargelegt, um ein besseres Verständnis der vorliegenden Erfindung bereitzustellen. Für einen Fachmann ist jedoch klar, dass die vorliegende Erfindung ohne einige oder aller dieser speziellen Details ausgeführt werden kann. In weiteren Fällen wurden wohlbekannte Schritte und/oder Systemkomponenten nicht im Detail beschrieben, um die vorliegende Erfindung nicht unnötigerweise zu verschleiern.
  • In Anbetracht des vorhergehenden und um weitere Aufgaben der Erfindung zu lösen, wird ein rein digitaler Frequenzumwandler bereitgestellt, welcher eine schnelle Antwortzeit und eine verhältnismäßig einfache Ausführung aufweist. Das allgemeine digitale Direktsynthesestellsystem (DDS), welches für ein Verständnis der vorliegenden Erfindung nützlich ist, ist in Form des Blockdiagrams in 5 dargestellt. Das DDS-Frequenzumwandlungsstellsystem, welches in der Figur gezeigt ist, ist ein Frequenzumwandler, welcher den Eingangsquellentakt SCLK mit einer ersten Frequenz in einen Zielausgangstakt DCLK bei einer zweiten Frequenz umwandelt.
  • Ein Quellenteiler 504 teilt SCLK durch einen ganzzahligen Wert SDIV, um ein Referenzsignal Ref zu erzeugen. Das Ref- Signal stellt die Vergleichsperiode (TCMP) ein, welche ein Detektor 502 als das Zeitfenster verwendet, um die anderen Eingabesignale zu vergleichen und die Ausgabesignale des Detektors zu erzeugen. Andere Beispiele können auch keinen Eingabequelltaktteiler 504 aufweisen und stattdessen ein geeignetes Ref-Signal durch irgendeinen anderen bekannten Ansatz bereitstellen. Das Ref-Signal wird in einen Phasenakkumulator 503 und einen Detektor 502 eingegeben. Ein Phasen_Ziel-Eingabewert am Phasenakkumulator 503 ist die Konstante für eine spezielle Betriebsart, welche die Anzahl der DCLK-Perioden pro Vergleichsperiode bestimmt. Für eine gegebene Phasen_Ziel-Eingabe akkumuliert der Phasenakkumulator 503 die Phase von DCLK, welche von dem Stellsystem unterstützt werden soll. Die Ziel_Wert-Ausgabe des Phasenakkumulators 503 ist die ideale DCLK-Phase (d.h., die Zielphase), welche der Detektor 502 mit der tatsächlichen aktuellen Phase Phase_aktuell während jeder Vergleichsperiode vergleicht, um die geeigneten Phase_Fehler- und Freq_Einstellung-Steuerausgaben zu bestimmen. Phase_aktuell ist ein Rückkopplungssignal, welches eine ganzzahlige und eine bruchzahlige Phaseninformation der aktuellen DCLK-Ausgabe umfasst. Der Detektor 502 gibt ein Freq_Einstellung-Signal aus, welches im Wesentlichen proportional zu der Differenz zwischen der idealen vom Zielwert eingestellten DCLK-Phase und einer beobachteten aktuellen durch Phase_aktuell angezeigten DCLK-Phase ist. Ein Frequenzwertgenerator 506 akkumuliert die Freq_Einstellung-Werte von dem Detektor 502 und erzeugt den Ausgabewert Freq_Wert, welcher die Eingabe von DTO 510 ist. DTO 510 weist bruchzahlige und ganzzahlige Ausgaben auf. Der ganzzahlige Teil akkumuliert die Anzahl von DTO-Perioden, welche seit dem Start des Einstellvorgangs aufgetreten sind. Die bruchzahlige Ausgabe von DTO 510 ist die Phase der aktuellen DTO-Ausgabeperiode, welche exemplarisch als das Treppensignal 512, welches in ei ne Ausgabebaugruppe 514 eingegeben wird, dargestellt ist. Die Kombination von den ganzzahligen und bruchzahligen Ausgaben von DTO 510 wird als das Signal Phase_aktuell zurückgekoppelt, um die tatsächliche Phase der aktuellen DTO-Ausgabe anzuzeigen. Die Ausgabebaugruppe 514 bereitet das bruchzahlige DTO-Ausgabesignal auf bekannte Arten und Weisen geeignet auf. Z.B. kann eine DCLK-Frequenz als gleich oder proportional zu der DTO-Frequenz aufbereitet werden. Im einfachsten Fall hält die Ausgabebaugruppe 514 die DCLK-Frequenz im Wesentlichen gleich der DTO-Frequenz.
  • 6 stellt ein zum Verständnis der vorliegenden Erfindung nützliches Ablaufdiagram dar, welches ein Verfahren 600 genauer beschreibt, um eine digitale Frequenzumwandlung mit einer verhältnismäßig geringen Antwortzeit zu erzielen. Das Verfahren 600 startet bei 602 durch geeignetes Initialisieren verschiedener Systemparameter. Z.B. werden die Ausgabebits, welche den ganzzahligen Teilen von DTO 510 und einem Phasenakkumulator 503 entsprechen, auf Null gesetzt. Zusätzlich werden die Register in dem Frequenzwertgenerator 506 auf den Zustand gesetzt, welcher der gewünschten DCLK-Frequenz entspricht. Benutzerdefinierte Konstanten, wie z.B. Phasen_Ziel und SDIV, werden z.B. auch bei 602 geladen. Bei 604 wartet das Stellsystem bei 604 bis eine neue Vergleichsperiode beginnt. Bei dem Start einer neuen Vergleichsperiode schreitet das Verfahren 600 in Richtung 606 voran, wo der Phasenakkumulator einen neuen Ziel_Wert durch Addieren von Phase_Ziel zu dem vorherigen Ziel_Wert berechnet, wodurch die ideale DTO-Ausgabephase an dem Ende der Vergleichsperiode aktualisiert wird. Bei 608 wird die Differenz zwischen Ziel_Wert und der realen Phase des DTO Phase_aktuell berechnet. Diese Differenz wird bei 610 durch Multiplizieren z.B. der Differenz mit konstanten Koeffizienten zu den geeigneten Freq_Einstellung- Werten umgewandelt. In weiteren Ausführungsformen kann alternativ anstatt eines Multiplizierens ein Verschieben nach rechts von der Differenz verwendet werden. Die Freq_Einstellung-Werte und der aktuelle Freq_Wert werden bei 612 in einen neuen Freq_Wert umgewandelt, welcher dem Eingang von DTO 519 während der nächsten Vergleichsperiode zugeführt wird. Beispielsweise kann der neue Freq_Wert die Summe des vorhergehenden Freq_Werts und des Freq_Einstellung-Wertes sein. In Abhängigkeit von der Anwendung wird das DTO-Ausgabesignal bei 614 zu einem geeigneten Signal für eine Verwendung in einem externen System aufbereitet. In einigen Beispielen ist Schritt 614 optional, wenn das DTO-Ausgabesignal direkt von weiteren Systemkomponenten verwendet werden kann. Es sollte klar sein, dass unter bestimmten Umständen die Reihenfolge der verschiedenen Schritte geändert werden kann, einige Schritte weggelassen werden können und andere hinzugefügt werden können.
  • Nachdem ein allgemeines Verfahren zum Erreichen einer digitalen Frequenzumwandlung gemäß der vorliegenden Erfindung beschrieben wurde, wird ein detaillierteres DDS-Einstellsystem, welches zum Verständnis der vorliegenden Erfindung nützlich ist, in Form des Blockdiagramms in 7 dargestellt. Das DDS-Frequenzumwandlungseinstellsystem, welches in der Figur gezeigt ist, ist das gleiche wie das in 5 gezeigte DOS-System, außer dass einige Realisierungsdetails des Phasenakkumulators und des DTO-Blocks gezeigt sind. Diese Unterschiede und weitere Realisierungsdetails der vorliegenden Erfindung werden hierin in dem Zusammenhang mit 7 beschrieben werden. Ein Phasenakkumulator 703 umfasst einen Addierer 704 und ein Register 706. Der Phase_Ziel-Eingabewert des Phasenakkumulators 703 ist die Konstante für eine spezielle Betriebsart, welche die Anzahl der DCLK-Perioden pro Ver gleichsperiode bestimmt und weist die Anzahl der akkumulierten DCLK-Perioden (d.h., den ganzzahligen Teil) und die DCLK-Phase in der aktuellen Periode (d.h. den bruchzahligen Teil) auf. Der Ausgabewert von Addierer 704 wird synchron in ein Register 706 in Form des Ref-Signals bei der Flanke eines Referenztaktes mit konstanter Frequenz, RCLK, eingegeben. D.h. Register 706 akkumuliert die Phase von DCLK, welche die ganzzahligen und bruchzahligen Teile der Phase, welche das Stellsystem erreichen soll, aufweist. Ein DTO 711 weist bruchzahlige und ganzzahlige Teile DTO_frac bzw. DTO_int auf. Der ganzzahlige Teil, DTO_int, ist die gesamte Anzahl von DTO-Perioden, welche in der DTO-Ausgabe, wie von Zähler 716 akkumuliert, aufgetreten sind. Der bruchzahlige Teil, DTO_frac, von DTO 711 weist einen Addierer 712 und ein Register 714 auf und bestimmt die Phase der aktuellen DTO-Ausgabeperiode. Wenn an dem Ende einer Periode von dem Addierer 712 ein Übertrag erzeugt wird, wird der Zähler 716 um eins erhöht, wodurch der ganzzahlige Teil von DTO 711 erzeugt wird. Die Ausgabe von Register 714 ist das Treppensignal 718 (DTO_frac), welches dem Eingang von der Ausgabebaugruppe 720 eingegeben wird. Das Signal Phase_aktuell wird durch die Kombination von DTO_int und DTO_frac ausgebildet und bestimmt den echten Phasenwechsel in dem DTO-Ausgabesignal von dem Beginn des Einstellverfahrens. Die Ausgabebeaugruppe 720 realisiert beliebige gewünschte Signalbearbeitungsfunktionen auf DTO_frac und hängt von der speziellen Anwendung ab.
  • Realisierungsaspekte werden nachfolgend detaillierter dargestellt werden. Angefangen mit der Phasen_Ziel-Steuereingabe, soll das Stellsystem den Phasenwechsel des Ziel-DCLK pro Vergleichsperiode TCMP erreichen. Der Wert von Phasen_Ziel wird durch das Verhältnis von TCMP und TDCLK wie nachfolgend in Gleichung (5) gezeigt bestimmt: Phasen_Ziel = TCMP/TDCLK (5)
  • Um eine bestimmte Ziel-DCLK-Frequenz für den Frequenzumwandler der vorliegenden Erfindung zu erzielen, wählt somit der Systemkonstrukteur den geeigneten SDIV-Wert in dem Quellentaktteiler 702 aus und gibt das Phasen_Ziel wie zuvor in Gleichung (5) berechnet ein. Die DTO-Ausgabe wird initialisiert, um gleich dem Phasenakkumulator zu sein, dem Teil eines vollen Phasenwechsels an dem Beginn eines Einstellvorgangs. Es sollte erwähnt werden, dass die Anzahl der Bits in dem ganzzahligen Teil des Phasenakkumulatorregisters 706 ausreichend sein muss, damit der Detektor 708 die Differenz zwischen Ziel_Wert und Phase_aktuell richtig auflösen kann. Der Detektor 708 vergleicht Ziel_Wert und Phase_aktuell an dem Ende einer jeden Vergleichsperiode und berechnet die entsprechenden Freq_Einstellung-Werte für den Vorwärtskopplungspfad der DDS-Einstellschleife.
  • Im Gegensatz zu bekannten Phasenregelstellschleifen gibt es keinen Rückkopplungsteiler in dem Rückkopplungspfad zwischen dem hergestellten Ausgabesignal 718 und dem Rückkopplungseingang zum Detektor 708, statt dessen koppelt die vorliegende Erfindung eine hochauflösende Information, Phase_aktuell, welche unmittelbar von DTO 711 bereitgestellt wird, zu dem Detektor 708 zurück. Die Abtastauflösung des Phase_aktuell-Signals ist ein kleiner Bruchteil der DCLK-Periode und ist ausreichend, um genaue Phasenfehlerwerte von Zyklus zu Zyklus zu berechnen. Es gibt einen kleinen deterministischen Fehler in dem Phasen_Ziel-Signal, welcher dem niederwertigsten Bit von DTO 711 entspricht. Dieser Rundungsfehler bestimmt die maximale Frequenzeinstellungsgenauigkeit von Phase_Ziel. Wenn die Genauigkeit unzureichend ist, wird dem Phasenakkumulator 703 eine (nicht gezeigte) Phasen_Korrektur-Eingabe gemäß der vorliegenden Erfindung bereitgestellt, um diesen Auflösungsfehler zu kompensieren. Die Korrektur wird genauer in der Ausführungsform der 8 beschrieben und wird einmal pro mehrere Vergleichsperioden durchgeführt, z.B. nach dem Ende eines Rahmens oder nach dem Ende von m Rahmen gemäß Gleichungen (1) und (2).
  • Um die Steuerparameter für den vorwärtsgekoppelten Schleifenpfad zu erzeugen, bestimmt der Detektor 708 die Differenz zwischen der DTO-Ausgabephasenänderung und der von dem Phasenakkumulator eingestellten idealen Phasenänderung und berechnet die Freq_Einstellung-Korrekturwerte, welche benötigt werden, um die DTO-Ausgabephase der idealen Ziel_Wert-Phase anzugleichen. Als ein Beispiel eines proportionalen Einstellsystems kann Freq_Einstellung durch Multiplizieren der Phasendifferenz mit einer Konstanten berechnet werden.
  • Die Freq_Einstellung-Steuerparameter werden nach jeder Vergleichsperiode, TCMP, wieder berechnet, von Ref eingestellt und werden bis zu dem Ende der nächsten Vergleichsperiode konstant gehalten. Es sollte klar sein, dass eine längere TCMP die Antwortzeit der Steuerschleife erhöhen kann. Da der Detektor 708 augenblickliche, hochauflösende Phaseninformation von dem Phase_aktuell-Rückkopplungssignal empfängt, hängt eine Schleifenstabilität jedoch nicht signifikant von der Dauer von TCMP ab, da der Frequenz_Wert sofort berechnet wird. Weiterhin sollte erwähnt werden, dass die Werte von Phase_Ziel und TCMP, wie sie sich durch Gleichung (5) ergeben, über einen weiten Bereich geeignet verändert werden können, während die gewünschte Ausgabefrequenz beibehalten wird.
  • Der Vorwärtskopplungspfad der DDS-Einstellschleife umfasst einen Frequenzwertgenerator 710 und den DTO 711. Der Detektor 708 gibt die Freq_Einstellung-Paramter zu dem Frequenzwertgenerator 710 aus, welcher den Wert Freq_Wert berechnet, welcher von dem DTO 711 benötigt wird, um die gewünschte Ausgabefrequenz von DCLK zu erzeugen. Im Gegensatz zu bekannten zeitdiskreten Oszillatoren weist der DTO 711 einen zusätzlichen ganzzahligen Teil über das übliche Bruchteilausgabesignal DTO_frac hinaus auf, welches in den Eingang einer bekannten Ausgabebaugruppe 720 zur Signalaufbereitung eingegeben wird. Um das Ausgabesignal DTO_frac in ein binäres Taktsignal umzuwandeln, kann die Ausgabebaugruppe 720 z.B. eine Nachschlagetabelle und einen Digital/Analog-Konverter (DAC) als eine Eingangsstufe und einen Tiefpassfilter mit Schmitt-Trigger als eine Ausgangsstufe aufweisen, wie in 3 gezeigt. Der ganzzahlige Teil von DTO 711, DTO_int, stellt zusammengenommen mit dem bruchzahligen Teil, DTO_frac, die aktuelle Phase, Phase_aktuell, des DTO dar und stellt die volle Phasenänderung des DTO-Ausgabesignals von dem Beginn des Einstellvorgangs dar. Die Anzahl der Bits in dem ganzzahligen Teil von DTO 711 muss ausreichend sein, um die Differenz zwischen Ziel_Wert und Phase_aktuell genau zu bestimmen.
  • Es sollte klar sein, dass die in 5 gezeigten verschiedenen DDS-Einstellsystemblöcke auf viele unterschiedliche Arten und Weisen realisiert werden können, welche am besten zu der speziellen Anwendung passen. Eine Ausführungsform gemäß der vorliegenden Erfindung, welche sich auf eine Frequenzumwandlung in Computeranzeigebildschirmen bezieht, ist in 8 dargestellt. Diese Ausführungsform ist die gleiche wie das System der 7, außer dass einige Systemblöcke mit speziellen Hardwarekomponenten implementiert wurden und es zu sätzliche Eingänge an dem Phasenakkumulator, wie z.B. Ref_Rahmen und Phasen_Korrektur, gibt.
  • Bei dieser Computerbildschirmausführungsform der vorliegenden Erfindung empfängt ein Phasenakkumulator 803 zwei Eingangsreferenzsignale: ein Ref_Zeile, welches das gleiche wie Ref in 6 ist, und ein Ref_Rahmen, welches das Ende von den m Rahmen markiert, wobei m eine Ganzzahl ist. Der Phasenakkumulator weist einen Addierer 804, einen Multiplexer 806, einen Addierer 808 und ein Register 810 auf. Der neue Ziel_Wert wird in dem Register 810 an der Flanke des Referenztaktes RCLK gespeichert, welche auftritt, wenn das Ref_Zeile-Signal an dem Ende einer Vergleichsperiode aktiv ist, wobei RCLK eine konstante Frequenz aufweist. Das Ref_Zeile-Signal ist während einer RCLK-Periode aktiv. Wenn das Ref_Rahmen-Signal aktiv ist, dann liegt die Summe von Phasen_Ziel und Phasen_Korrektur an dem Eingang des Addierers 808 vor. In anderen Vergleichsperioden wird Phasen_Ziel durch den Multiplexer 806 zu dem Eingang von Addierer 808 durchgeleitet. Der Detektor 811 enthält einen Subtrahierer 812, welcher die Differenz (diff) zwischen Ziel_Wert und dem Rückkopplungssignal Phase_aktuell berechnet. Zwei Multiplizierer 814 und 816 werden in dem Detektor 811 verwendet, um die Detektorausgabewerte zu berechnen: Freq_Einstellung1 und Freq_Einstellung2. Koeffizienten K1 und K2 sind Konstanten für die aktuelle Betriebsart. Einfache Rechtsschiebevorrichtungen können anstatt von Multiplizierern in anderen Ausführungsformen verwendet werden. Diese Koeffizienten können z.B. eingestellt werden, um die Qualität des Einstellsystems und die Geschwindigkeit des Übergangsverfahrens (d.h., die Systemantwortzeit) einzustellen.
  • Multiplexer 818 leitet den Freq_Einstellung1-Wert zu dem nächsten Block während einer RCLK-Periode, die an dem Ende einer Vergleichsperiode auftritt, weiter. Ein Frequenzwertgenerator 819 weist einen Addierer 820, ein Register 822, einen Addierer 824 und ein Ausgaberegister 826 auf. Während jeder Vergleichsperiode wird der Wert in dem Register 822 durch einen Wert Freq_Einstellung1 geändert. In dem stabilen Zustand des Einstellsystems ist der Wert in dem Register 822 im Wesentlichen gleich zu Freq_Wert an dem Eingang von DTO 827, was benötigt wird, um eine DTO-Ausgabefrequenz zu erzielen, welche dem Phasen_Ziel entspricht. Register 826 speichert die Summe, Freq_Wert, von dem Wert in dem Register 822 und Freq_Einstellung2 von Detektor 811. Es sollte erwähnt werden, dass sowohl Addierer 824 als auch Register 826 optional sind. Sie wurden einbezogen, um den Übergangsvorgang schnell und stabil zu gestalten. Dementsprechend können sie in Applikationen, welche diese Merkmale nicht benötigen, weggelassen werden.
  • DTO 827 besteht aus einem Addierer 828, einem Register 830 und einem Zähler 832. Der Addierer 828 und das Register 830 stellen den bruchzahligen Teil der DTO-Ausgabe dar. Die Ausgabe des Registers 830 ist das m-Bit Treppensignal DTO_frac, welches als Eingabe zu der Ausgabebaugruppe 834 verwendet wird. Der Zähler 832 stellt den ganzzahligen Teil der DTO-Ausgabe dar. Er wird durch Übertragssignale von dem Addierer 828 erhöht. Die Kombination der Ausgabe des Zählers 832 und der Ausgabe des Registers 830 bildet Phase_aktuell und wird zu einem Eingang des Detektors 811 zurückgekoppelt. Das Phase_aktuell Rückkopplungssignal stellt die gesamte Phasenänderung in dem DTO-Ausgabesignal von dem Beginn des Einstellvorgangs dar.
  • Es sollte angemerkt werden, dass das Einstellsystem in 8 aus einem beliebigen Ausgangszustand richtig arbeiten kann, aber die Dauer des Übergangsvorgangs kann erheblich verringert werden, wenn während der ersten Stufe des Übergangsvorgangs (wenn die Differenz zwischen Ziel_Wert und Phase_aktuell groß ist) die ganzzahligen Teile von Ziel_Wert in dem Register 810 und der ganzzahlige Teil von DTO in dem Zähler 832 nach dem Start einer jeden neuen Vergleichsperiode auf Null gesetzt werden. Demzufolge stellt die Ausgabe des Subtrahierers 812 die Differenz zwischen einer idealen DTO-Phasenänderung und einer realen DTO-Phasenänderung von der letzten Vergleichsperiode dar. Andere Ansätze, um die Phasendifferenz zu berechnen, werden den Fachleuten ersichtlich sein und werden als innerhalb des Umfangs der vorliegenden Erfindung angesehen. Einige grundlegende Systemparameter werden hierin als Beispiel berechnet werden. Um die Berechnungen zu vereinfachen, wird bevorzugt, SDIV = ShTOTAL zu wählen; jeder geeignete Wert wird jedoch funktionieren. Wenn SDIV = ShTOTAL eingestellt ist und die DCLK-Frequenz gleich der DTO-Ausgabefrequenz ist, dann kann Phasen_Ziel durch nachfolgende Gleichung (6) bestimmt werden:
    Figure 00230001
  • Detektor 811 in 8 berechnet geeignete Werte für Freq_Einstellung1 und Freq_Einstellung2 basierend auf der Differenz zwischen dem Ziel_Wert und Phase_aktuall-Werten an den Enden einer Vergleichsperiode. Die allgemeine Formel zum Berechnen von Freq_Einstellung1 wird nachfolgend durch Gleichung (7) angegeben: Freq_Einstellung1 = K1 × dPh (7) wobei dPh die Differenz zwischen einer gewünschten Phasenänderung und einer aktuellen Phasenänderung an dem Ende einer Vergleichsperiode ist, und K1 eine Konstante für eine spezielle Betriebsart des Einstellsystems ist. Eine ähnliche Formel zum Berechnen von Freq_Einstellung2 ist nachfolgend durch Gleichung (8) angegeben: Freq_Einstellung2 = K2 × dPh (8)
  • Konstrukteure, welche in der Technik erfahren sind, können leicht geeignete Werte für die Koeffizienten K1, K2 bestimmen. Für eine robuste Konvergenz zu einem stabilen Zustand werden jedoch K1 und K2 vorzugsweise unterhalb einem Maximalwert KMAx gewählt, welcher durch nachfolgende Gleichung (9) vorgegeben ist:
    Figure 00240001
    wobei TRCLK die Referenztaktperiode und TCMP die Dauer der Vergleichsperiode – die Zeit zwischen zwei aufeinander folgenden Ref_Zeile-Signalen in 8 – ist. Die Werte der Koeffizienten K1, K2 können wie durch die nachfolgenden Gleichungen (10) und (11) gezeigt, berechnet werden:
    Figure 00240002
    wobei n1 < 1, n2 < 1. Es sollte verständlich sein, dass je kleiner die Koeffizienten n1, n2 sind, die Antwortzeit auf Jitter in der Quellperiode SCKL umso länger ist.
  • Eine Eingangsbetrachtung bei einem Ausgestalten des vorliegenden Frequenzumwandlers ist ein Bestimmen des annehmbaren Phasenfehlers der Anwendung während einer vorgegebenen Vergleichsperiode und eines Zielrahmens. Ein deterministischer Faktor, welcher einen Phasenfehler in der vorliegenden Ausführungsform beeinflusst, ist die Anzahl der Bits, n, in dem bruchzahligen Teil des DTO (d.h., Addierer 828 und Register 830). Die gleiche Anzahl von Bits wird in dem bruchzahligen Teil des Phasenakkumulators (d.h., Register 810) und in der Ausgabe des Frequenzwertgenerators (Freq_Wert) verwendet. Es ist wünschenswert, dass die Anzahl der Bits in dem bruchzahligen Teil von Phasen_Ziel die gleiche wie in dem Eingang des Phasenakkumulators ist.
  • Aspekte, welche eine DTO-Ausführung betreffen, werden nachfolgenden detaillierter beschrieben werden. Wie zuvor beschrieben, zählt der ganzzahlige Teil der DTO-Ausgabe die Anzahl der DTO-Perioden, und der gebrochenzahlige Teil löst die aktuelle Phase der DTO-Ausgabe mit einer diskreten Genauigkeit, welche dem niederwertigsten Bit des DTO entspricht, auf. Somit kann ein maximaler Phasenfehler durch geeignetes Auswählen der Anzahl n von DTO-Bits, welche durch die nachfolgende Gleichung (12) bestimmt werden kann, ausgestaltet werden:
    Figure 00250001
    wobei 1 < Freq_Wert < MODULO und MODULO = 2n.
  • Wenn das niederwertigste Bit von Freq_Wert geändert wird, dann wird der Fehler pro DCLK-Periode aufgrund der Änderung (dTDCLK) durch nachfolgende Gleichung (13) bestimmt:
    Figure 00260001
    unter der Annahme, dass TCMP die Dauer der Vergleichsperiode ist, dTCMP der Fehler der Vergleichsperiode, welcher dTDCLK entspricht, ist, und dass dNCMP die Anzahl der DCLK-Perioden ist, welche dTCMP entspricht, dann wird dNCMP wie durch nachfolgende Gleichung 14 gezeigt berechnet: dNCMP = dTCMP/TDCLK = [TCMP/(TDCLK)2] × dTDCLK = + TCMP/TRCLK × 2n (14)
  • Wenn z.B. die Vergleichsperiode 100*10**6 ps ist und TRCLK 4000 ps ist, dann gilt
    Figure 00260002
  • Wenn die Anzahl der DTO-Bits in dem gebrochenzahligen Teil n = 20 ist, rechnet sich dies somit näherungsweise zu einem Fehler von 0,025 in der DCLK-Periode pro Vergleichsperiode um. Der ideale Phasenwechsel in der DTO-Ausgabe (Ph_Rahmen_ideal) während m-Quellrahmen wird in dem Phasenakkumulator wie nachfolgend in Gleichung (15) gezeigt bestimmt: Ph_Rahmen_ideal = Phasen_Ziel × m × SvTOTAL (15)wobei Phasen_Ziel durch Gleichung (6) bestimmt ist.
  • Wenn der bruchzahlige Teil von Phasen_Ziel n Bit aufweist, dann ergibt die Änderung des niederwertigsten Bit den Fehler dPh_Rahmen_ideal, welcher durch nachfolgende Gleichung (16) bestimmt wird: dPh_task = (m × SvTOTAL)/2n (16)Wenn die Variablen z.B. wie nachfolgend gewählt werden: m = 31, SvTOTAL = 2000 und n = 20, dann ist dPh_task = 0,06 einer DCLK-Periode. Der Phasen_Korrektur-Wert am Eingang des Phasenakkumulators 803 wird verwendet, um den Fehler aufgrund des Rundens von Phasen_Ziel auszuschließen.
  • 9 stellt ein Computersystem 900 dar, welches verwendet wird, um die Erfindung zu realisieren. Wie in dem Stand der Technik wohl bekannt, wirkt ein ROM, um Daten und Befehle unidirektional zu den CPUs 902 zu übertragen, während ein RAM typischerweise verwendet wird, um Daten und Befehle in einer bidirektionalen Art und Weise zu übertragen. Die CPUs 902 können im Allgemeinen eine beliebige Anzahl von Prozessoren aufweisen. Beide Primärspeichervorrichtungen 904, 906 können ein beliebiges geeignetes computerlesbares Medium aufweisen. Ein Sekundärspeichermedium 908, welches typischerweise eine Massenspeichervorrichtung ist, ist auch bidirektional mit den CPUs 902 gekoppelt und stellt zusätzliche Datenspeicherkapazität bereit. Die Massenspeichervorrichtung 908 ist ein computerlesbares Medium, welches verwendet werden kann, um Programme zu speichern, welche Computercodes, Daten und dergleichen aufweisen. Typischerweise ist eine Massenspeichervorrichtung 908 ein Speichermedium wie z.B. eine Festplatte oder ein Band, welches im Allgemeinen langsamer als die Primärspeichervorrichtungen 904, 906 sind. Massenspeichervorrichtung 908 kann die Ausgestaltung eines Magnet- oder Papier bandlesers oder einer anderen wohlbekannten Vorrichtung annehmen. Es wird verständlich sein, dass die Information, welche auf der Massenspeichervorrichtung 908 gehalten wird, in geeigneten Fällen in üblicher Art und Weise als ein Teil des RAM 906 als virtueller Speicher eingebaut sein kann. Eine spezielle Primärspeichervorrichtung 904, wie z.B. ein CD-ROM, kann auch Daten unidirektional zu den CPUs 902 weiterleiten.
  • Die CPUs 902 sind ferner mit ein oder mehreren Eingabe-/Ausgabevorrichtungen 910 gekoppelt, welche Vorrichtungen wie z.B. Videobildschirme, Trackballs, Mäuse, Tastaturen, Mikrophone, berührungsempfindliche Anzeigen, Kartenleserumsetzer, Magnet- oder Papierbandleser, Tabletts, Stifte, Sprach- oder Handschrifterkennungsvorrichtungen, oder weitere gut bekannte Eingabevorrichtungen, wie z.B. natürlich weitere Computer, aufweisen können, aber nicht darauf beschränkt sind. Schließlich können die CPUs 902 optional unter Verwendung einer wie mit 912 allgemein gezeigten Netzwerkverbindung mit einem Computer- oder Telekommunikationsnetzwerk gekoppelt sein, z.B. einem Internetnetzwerk oder einem Intranetnetzwerk. Mit einer derartigen Netzwerkverbindung wird in Betracht gezogen, dass die CPUs 902 in dem Verlauf eines Durchführens der zuvor beschriebenen Verfahrensschritte Informationen von dem Netzwerk empfangen können oder Informationen zu dem Netzwerk ausgeben können. Eine derartige Information, welche häufig als eine Abfolge von Befehlen, die unter Verwendung der CPUs 902 ausgeführt werden, dargestellt wird, kann z.B. in der Ausgestaltung eines Computerdatensignals, welches in einer Trägerwelle enthalten ist, von dem Netzwerk empfangen und zu dem Netzwerk ausgegeben werden. Die zuvor beschriebenen Vorrichtungen und Materialien sind Fachleuten aus der Hardware- und Softwaretechnik vertraut.
  • Obwohl nur wenige Ausführungsformen der vorliegenden Erfindung im Detail beschrieben wurden, sollte verständlich sein, dass die vorliegende Erfindung in vielen speziellen Ausgestaltungen ausgeführt werden kann, ohne von dem Sinn oder Umfang der Erfindung abzuweichen. Insbesondere kann das Einstellsystem andere Eingabeparameter aufweisen, welche den beschriebenen Einstellschleifenmechanismus nicht wesentlich ändern. Ebenso können andere Ausführungsformen eine Vielfachheit von Ref-Eingängen als Eingänge zu dem Phasenakkumulator aufweisen. Außerdem ist in einigen Ausführungsformen möglicherweise aufgrund getrennter Ganzzahl- und Bruchzahlzähleinheiten die Phasen_aktuell-Rückkopplungsinformation in mehr als eine Eingabe aufgeteilt, wodurch das Einstellsystem ausgestaltet ist, diese aufgeteilte Rückkopplungsinformation wie in den dargestellten Ausführungsformen anzunehmen und zu verwenden. Obwohl die dargestellten Ausführungsformen mit einem Frequenzwertgenerator getrennt von einem Detektor gezeigt wurden, wird überdies als innerhalb des Umfangs der vorliegenden Erfindung betrachtet, dass der Detektor den geeigneten DTO-Frequenzwert direkt in den Eingang des DTO ausgeben kann. Deshalb sind die vorliegenden Beispiele als darstellend und nicht beschränkend zu betrachten und die Erfindung ist nicht auf die hierin angegeben Details zu beschränken, sondern kann innerhalb des Umfangs der beigefügten Ansprüche verändert werden.

Claims (19)

  1. Vorrichtung zur digitalen Frequenzumsetzung, die folgende Merkmale aufweist: eine digitale Phasen-Detektoreinheit (811), die ausgebildet ist, ein erstes Frequenz-Einstellsignal auf der Basis einer Mehrzahl von Eingangssignalen auszugeben, wobei die Mehrzahl von Eingangssignalen mindestens ein erstes Referenzsignal, das eine erste Frequenz entsprechend einer ersten Vergleichsperiode aufweist, ein Aktuellphasen-Rückführsignal und ein Zielphasensignal umfasst; eine digitale Zielphasen-Akkumulatoreinheit (803), die mit der Phasen-Detektoreinheit (811) gekoppelt ist, wobei die Zielphasen-Akkumulatoreinheit (803) ausgebildet ist, um das Zielphasensignal basierend auf einer Mehrzahl von Eingangssignalen, einschließlich einer zweiten Referenzsignaleingabe, und einen Zielphaseneingabewert auszugeben; eine digitale Frequenzwert-Erzeugereinheit (819), die mit der Phasen-Detektoreinheit (811) gekoppelt ist, wobei die digitale Frequenzwert-Erzeugereinheit (819) ausgebildet ist, um das erste Frequenz-Einstellsignal zu empfangen und ein Frequenzwert-Signal auszugeben; und eine digitale Oszillatoreinheit (827), die mit der Frequenzwert-Erzeugereinheit (819) gekoppelt ist, wobei die Oszillatoreinheit (827) ausgebildet ist, um das Frequenzwert-Signal zu empfangen, wobei die digitale Oszillatoreinheit (827) weiter ein digitales Ausgangssignal bei einer zweiten Frequenz hat, welches direkt in den Aktuellphasen- Rückführeingang der Phasen-Detektoreinheit (811) rückgeführt wird; dadurch gekennzeichnet, dass die Mehrzahl von Eingangssignalen der digitalen Zielphasen-Akkumulatoreinheit (803) einen Phasen-Korrektureingangswert umfasst, der zu dem Zielphasen-Eingabewert addiert wird, um den Fehler, der durch Runden des Zielphasen-Eingabewerts entsteht, auszuschließen.
  2. Vorrichtung gemäß Anspruch 1, weiter umfassend: ein Ausgangsmodul (834), das mit der Oszillatoreinheit (827) gekoppelt ist, wobei das Ausgangsmodul (834) ausgebildet ist, um das digitale Ausgangssignal der Oszillatoreinheit (827) zu empfangen, wobei das Ausgangsmodul (834) weiter ausgebildet ist, um das digitale Ausgangssignal zu modifizieren und ein modifiziertes Ausgangssignal auszugeben.
  3. Vorrichtung gemäß Anspruch 1, wobei das Aktuellphasen-Rückführsignal sowohl ganzzahlige als auch bruchzahlige Phaseninformationen des digitalen Ausgangssignals umfasst.
  4. Vorrichtung gemäß Anspruch 1, wobei das erste Frequenz-Einstellsignal proportional zu der Differenz zwischen dem Aktuellphasen-Rückführeingabesignal und dem Zielphasen-Eingabesignal ist.
  5. Vorrichtung gemäß Anspruch 1, wobei die Phasen-Detektoreinheit (811) weiter ausgebildet ist, um ein zweites Frequenz-Einstellsignal aufzuweisen, das proportional zu der Differenz zwischen dem Aktuellphasen-Rückführeingabesignal und dem Zielphasen-Eingabesignal ist.
  6. Vorrichtung gemäß Anspruch 1, wobei die Phasen-Detektoreinheit (811) weiter eine Multiplexer-Einheit (818) umfasst, die ausgebildet ist, das erste Referenzsignal als ein Kontrollsignal und das erste Frequenz-Einstellsignal als eine erste Eingabe zu empfangen, wobei die Multiplexer-Einheit (818) weiter mit einem Ausgang ausgestaltet ist, der die erste Eingabe basieren auf dem Zustand des Kontrollsignals ausgibt, wobei die Multiplexerausgabe von der Frequenzwert-Erzeugereinheit (819) zur weiteren Berechnung verwendet wird.
  7. Vorrichtung gemäß Anspruch 1, wobei das erste Referenzsignal durch eine Frequenz-Teilereinheit (802) erzeugt wird, die ein Eingabesignal empfängt, das eine dritte Frequenz aufweist.
  8. Vorrichtung gemäß Anspruch 1, wobei die zweite Referenzsignaleingabe an die Zielphasen-Akkumulatoreinheit (803) nicht die gleiche Phase wie die erste Referenzsignaleingabe an die Phasen-Detektoreinheit (811) hat.
  9. Vorrichtung gemäß Anspruch 1, wobei die Zielphasen-Akkumulatoreinheit (803) weiter eine Multiplexereinheit (806) umfasst, die ausgebildet ist, um das zweite Referenzsignal als ein Kontrollsignal, den Zielphasen-Eingabewert als erste Eingabe und von einem Phasenkorrektur-Eingabewert abgeleitete Informationen als eine zweite Eingabe zu empfangen, wobei die Multiplexereinheit (806) weiter ausgebildet ist, um auf der Basis des Zustandes des Kontrollsignals eine der ersten oder zweiten Eingaben auszuwählen, wobei das ausgewählte Eingabesignal durch die Zielphasen-Akkumulatoreinheit (803) zur weiteren Berechnung verwendet wird.
  10. Verfahren zur Frequenzumwandlung in einem rein-digitalen Frequenzumsetzgerät, wobei das Verfahren folgende Schritte aufweist: (a) Bestimmen einer ersten Vergleichsperiode, wobei die erste Vergleichsperiode auf einem ersten Referenzsignal basiert, das eine erste Frequenz aufweist; (b) Berechnen eines Zielphasenwertes auf der Basis einer Mehrzahl von Eingabewerten einschließlich eines zweiten Referenzsignalwerts und eines Zielphasen-Eingabewerts; (c) Berechnen eines ersten Frequenz-Einstellparameters auf der Basis der Differenz zwischen einem Aktuellphasen-Rückführwert und dem Zielphasenwert, wobei der Aktuellphasen-Rückführwert ganzzahlige und bruchzahlige Phaseninformationen umfasst; (d) Berechnen eines Frequenzwerts, der geeignet ist, um durch einen digitalen Oszillator verwendet zu werden, um ein Ausgangssignal zu generieren, das eine entsprechende zweite Frequenz aufweist, wobei beim Berechnen des Frequenzwerts der erste Frequenz-Einstellparameter verwendet wird; und (e) Aktualisieren des digitalen Oszillators mit dem Frequenzwert, um eine digitale Ausgabe bei einer zweiten Frequenz zu generieren, die direkt als das Aktuellphasen-Rückführsignal in Schritt (c) rückgeführt wird; dadurch gekennzeichnet, dass die Mehrzahl von Eingabewerten im Schritt (b) einen Phasenkorrektur-Eingabewert umfasst, der zu dem Zielphasen-Eingabewert addiert wird, um den Fehler, der durch Runden des Zielphasen-Eingabewerts entsteht, auszuschließen.
  11. Verfahren gemäß Anspruch 10, wobei das Berechnen in den Schritten (b) und (c) während der ersten Vergleichsperiode erfolgt.
  12. Verfahren gemäß Anspruch 10, wobei das Berechnen des Zielphasenwerts in Schritt (b) während einer zweiten Vergleichsperiode erfolgt, wobei die zweite Vergleichsperiode auf einem zweiten Referenzsignal basiert.
  13. Verfahren gemäß Anspruch 10, das weiterhin den Schritt des Berechnens eines zweiten Frequenz-Einstellparameters umfasst, der proportional zu der Differenz zwischen dem Aktuellphasenwert und dem Zielphasenwert ist.
  14. Verfahren gemäß Anspruch 13, wobei das Berechnen des Frequenzwerts im Schritt (d) weiter ein Verwenden des zweiten Frequenz-Einstellparameters umfasst.
  15. Verfahren gemäß Anspruch 10, wobei der erste Frequenz-Einstellparameter proportional zu der Differenz zwischen dem Aktuellphasenwert und dem Zielphasenwert ist.
  16. Verfahren gemäß Anspruch 10, wobei der Wert des ersten Frequenz-Einstellparameters außerhalb der ersten Vergleichsperiode null beträgt.
  17. Verfahren gemäß Anspruch 10, das weiterhin den Schritt des Konditionierens des Ausgangssignals umfasst, um ein konditioniertes Ausgangssignal zu generieren.
  18. Computer-Programmprodukt zur digitalen Frequenzumsetzung, wobei das Computer-Programmprodukt ein Computer-lesbares Medium umfasst, das einen Computer-Code speichert, der, wenn er durch ein Computersystem ausgeführt wird, das Computersystem anleitet, das Verfahren gemäß einem der Ansprüche 10 bis 17 auszuführen.
  19. Computer-Programmprodukt gemäß Anspruch 18, wobei das Computer-lesbare Medium eines ist, das aus einer Gruppe bestehend aus einem Datensignal verkörpert in einer Trägerwelle, einer CD-ROM, einer Festplatte, einer Diskette, einem Band-Laufwerk und einem Halbleiter-Speicher ausgewählt ist.
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