DE60008203T2 - Phasenregelschleife mit digital gesteuertem frequenzvervielfachendem Oszillator - Google Patents

Phasenregelschleife mit digital gesteuertem frequenzvervielfachendem Oszillator Download PDF

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Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft Elektronik und insbesondere Phasenregelkreise (phase-locked loops).
  • Beschreibung der damit zusammenhängenden Technik
  • Ein Phasenregelkreis (PLL) ist eine Schaltung, die ein periodisches Ausgangssignal erzeugt, das bezogen auf ein periodisches Eingangssignal eine konstante Phasenbeziehung hat. PLLs werden in vielen Arten von Mess-, Mikroprozessor- und Kommunikationsanwendungen weit verbreitet verwendet. Ein Typ von Phasenregelkreis ist der Ladungspumpen-PLL, der in Floyd M. Gardner, "Charge-Pump Phase-Lock Loops" IEEE Trans. Commun., Band COM-28, Seiten 1849 bis 1858, November 1980 beschrieben ist.
  • 1 zeigt ein Blockdiagramm eines herkömmlichen Ladungspumpen-Phasenregelkreises 100. Ein Phasendetektor (PD) 102 vergleicht die Phase θIN des Eingangssignals FIN mit der Phase θOUT des Rückkoppelsignals FOUT und erzeugt ein Fehlersignal: entweder ein UP-Signal U (wenn θIN gegenüber θOUT voreilt) oder ein DOWN-Signal D (wenn θOUT gegenüber θIN voreilt), wobei die Breite des Fehlersignalimpulses die Größe der Differenz zwischen θIN und θOUT anzeigt.
  • Eine Ladungspumpe 104 erzeugt einen Ladungsbetrag, der dem Fehlersignal (entweder U oder D) vom PD 102 entspricht. Abhängig davon, ob das Fehlersignal ein UP-Signal oder ein DOWN-Signal war, wird die Ladung entweder den Kondensatoren in einem Schleifenfilter 106 hinzu gefügt oder von diesen abgezogen. Zum Zwecke dieser Erläuterung hat das Schleifenfilter 106 einen relativ einfachen Aufbau, der aus einem Kondensator CS besteht, der sich in Parallelschaltung mit der Serienschaltung eines Widerstands R und eines relativ großen Kondensators CL befindet. An sich arbeitet das Schleifenfilter 106 als eine Integrationseinrichtung, die die Nettoladung von der Ladungspumpe 104 akkumuliert. Andere ausgefeiltere Schleifenfilter sind natürlich auch möglich. Die resultierende Schleifenfilterspannung VLF wird an einen spannungsgesteuerten Oszillator (VCO) 108 angelegt. Ein spannungsgesteuerter Oszillator ist eine Vorrichtung, die ein periodisches Ausgangssignal (FOUT in 1) erzeugt, dessen Frequenz eine Funktion der VCO-Eingangsspannung (VLF in 1) ist. Das VCO-Ausgangssignal FOUT wird zusätzlich dazu, dass es das Ausgangssignal von dem PLL 100 ist, als das Rückkoppelsignal für die PLL-Schaltung mit einem geschlossenen Regelkreis verwendet.
  • Ein optionaler Eingangsteiler 110 und ein optionaler Rückkoppelteiler 112 können in dem Eingangspfad bzw. dem Rückkoppelpfad angeordnet sein, falls die Frequenz des Ausgangssignals FOUT entweder ein Bruchteil oder ein Vielfaches der Frequenz des Eingangssignals FIN sein muss. Falls nicht, kann sowohl der Eingangsteiler als auch der Rückkoppelteiler derart betrachtet werden, dass sie Faktoren in der Höhe von 1 auf das Eingangssignal bzw. das Rückkoppelsignal anwenden.
  • Der Ladungspumpen-PLL 100 von 1 ist ein Beispiel eines analogen PLL, bei welchem der VCO 108 durch ein analoges Eingangssignal VLF gesteuert wird, das durch die Ladungspumpe 104 und das Schleifenfilter 106 erzeugt wird. Digitale Phasenregelkreise sind auch bekannt.
  • 2 zeigt ein Blockdiagramm eines herkömmlichen digitalen Phasenregelkreises 200. Der PLL 200 ähnelt dem PLL 100 von 1, außer dass die Ladungspumpe 104 und das Schleifenfilter 106 durch eine digitale Akkumulator- und Filterschaltung 204 ersetzt sind und der spannungsgesteuerte Oszillator 108 durch einen digital gesteuerten Oszillator (DCO) 208 ersetzt ist, der ein extern erzeugtes Hochfrequenztaktsignal mit einer Frequenz FHSCK erhält.
  • In Betrieb arbeiten ein Eingangsteiler 210, ein Phasendetektor 202 und ein Rückkoppelteiler 212 des PLL 200 analog zu dem Eingangsteiler 110, dem Phasendetektor 102 bzw. dem Rückkoppelteiler 112 des PLL 100. Anstatt ein analoges Spannungssteuersignal zu erzeugen, akkumuliert und filtert die digitale Akkumulator- und Filterschaltung 204 die UP- und DOWN-Signale, die durch den PD 202 erzeugt werden, um ein digitales Steuersignal M zu erzeugen, das einen positiven ganzzahligen Wert hat. Der DCO 208 verwendet das digitale Steuersignal M, um das Hochfrequenztaktsignal FHSCK gemäß der Gleichung (1) wie folgt in das PLL-Ausgangssignal FOUT zu wandeln: FOUT = FHSCK/M.
  • Da die Gleichung (1) eine Divisionsoperation darstellt, ist der DCO 208 bei einem herkömmlichen digitalen PLL als ein einfacher digitaler Teiler implementiert.
  • Eine Anwendung von PLLs sind Frequenzerzeugungseinrichtungen mit hohen Multiplikationsverhältnissen. Beispielsweise kann es wünschenswert sein, einen PLL mit einem Multiplikationsverhältnis bis zu 77750 zu implementieren, um ein Eingangssignal FIN mit einer Frequenz von 8 kHz in ein phasengeregeltes Ausgangssignal FOUT mit einer Frequenz von 622 MHz zu wandeln. Damit die Rückkoppelschleife eines Ladungspumpen-PLL stabil bleibt, darf die Frequenz der an den Phasendetektor gelieferten Eingangssignale nicht die Bandbreite des PLL bei geschlossener Regelschleife überschreiten. Ein typisches Verhältnis ist 10. Um ein Ladungspumpen-PLL für das vorstehende Beispiel einer Frequenzerzeugungseinrichtung mit einer hohen Multiplikation zu verwenden, bedeutet das, dass die Bandbreite des PLL bei geschlossener Regelschleife in der Größe von 0,8 Hz sein soll.
  • Eine andere Anwendung für PLLs ist Taktfilterung. Einige Taktfilterungsanwendungen, beispielsweise die SONET-Taktfilterung, erfordert Bandbreiten des PLL bei geschlossener Regelschleife, die so niedrig wie 0,1 Hz sind.
  • Ein Problem bei der Verwendung von Ladungspumpen-PLLs in Anwendungen wie Frequenzerzeugungseinrichtungen mit einer hohen Multiplikation oder Taktfilterung, die niedrige Bandbreiten bei geschlossener Regelschleife haben, betrifft Rauschen. Ladungspumpen-PLLs stellen keinen hohen Elimina tionsbetrag für Eigenrauschen bereit, das in der Rückkoppelschleife erzeugt wird. Folglich wird bei rauscharmen Anwendungen die Bandbreite eines PLL mit geschlossener Regelschleife üblicherweise maximiert.
  • Im Lichte dieser konkurrierenden Ziele sind Ladungspumpen-PLLs häufig nicht für Anwendungen geeignet, die sowohl ein hohes Maß an Stabilität als auch einen niedrigen Rauschbetrag erfordern.
  • Generell wäre es wünschenswert, PLLs für Anwendungen wie Frequenzerzeugungseinrichtungen mit einer hohen Multiplikation und Taktfilterung als Teil von digitalen ASICs (anwendungsspezifische integrierte Schaltungen; application-specific integrated circuits) zu implementieren. Ein bekannter Weg analoge PLLs in digitale ASICs zu integrieren ist, dass der VCO auf einem Ringoszillator basiert. Ein Ringoszillator ist ein Satz von Verzögerungszellen, die ringartig miteinander verbunden sind, deren Ausgangssignalfrequenz durch ein Spannungssteuerungssignal gesteuert wird, das an alle Verzögerungszellen angelegt wird. Wie oben erwähnt wurde, muss ein Ladungspumpen-PLL, damit er ein niedriges Rauschen hat, eine relativ hohe Schleifenbandbreite haben, um der PLL-Rückkoppelschleife zu ermöglichen, das intern erzeugte Rauschen zu eliminieren (oder zumindest signifikant zu reduzieren). Dies erfordert wiederum, dass die Frequenz an dem Phasendetektor (d.h. die Aktualisierungsrate des PD) auch hoch ist, damit der PLL stabil bleibt. Da jedoch PLL-Anwendungen wie Frequenzerzeugungseinrichtungen mit einer hohen Multiplikation und Taktfilterung relativ niedrige PLL-Schleifenbandbreiten erfordern und der große Multiplikationswert eine relativ niedrige Eingangssignalfrequenz bei einer festen Ausgangssignalfrequenz voraussetzt, ist es unpraktisch, herkömmliche Analog-PLLs, die auf Ringoszillatoren basieren, beispielsweise den Ladungspumpen-PLL 100 von 1, in digitale ASICs für derartige Anwendungen zu integrieren.
  • Es ist auch unpraktisch, herkömmliche digitale PLLs, beispielsweise den PLL 200 von 2, in Anwendungen wie Frequenzerzeugungseinrichtungen mit einer hohen Multiplikation zu verwenden. Da der digital gesteuerte Oszillator 208 einfach das Eingangstaktsignal FHSCK herunterteilt, um ein PLL-Ausgangs signal FOUT mit einer Frequenz bis zu 622 MHz genau zu erzeugen, muss FHSCK eine Frequenz haben, die viel höher als 622 MHz ist. Dies kann bei vielen Anwendungen unpraktisch sein. Dies gilt umso mehr für Anwendungen, die PLL-Ausgangssignale mit Frequenzen größer als 622 MHz (beispielsweise bis zu 1 GHz oder sogar höher) erfordern.
  • Zusammenfassung der Erfindung
  • US 5,790,614 beschreibt digitale Signalverarbeitungstechniken, die verwendet werden, um einen Bereich von Ausgangsfrequenzen zu erzeugen, die einem nicht einstellbaren Referenzoszillator nachgeregelt sind. Die erzeugte Ausgangssignalfrequenz wird in einem untergeordneten Phasenregelkreis mit niedriger Bandbreite verwendet. Jede gewünschte Auflösung von Ausgangssignalfrequenzen kann durch Erhöhen der digitalen Auflösung in einem Phasenakkumulationsregister erzeugt werden. Es kann ein verbessertes Rauschverhalten erreicht werden, während immer noch ein breiter Einstellbereich für den zusammengesetzten Phasenregelkreis beibehalten wird.
  • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung ist auf ein PLL-Design gerichtet, das auf die Beschränkungen des Standes der Technik eingeht. Insbesondere können PLLs der vorliegenden Erfindung in Anwendungen wie Frequenzerzeugungseinrichtungen mit einer hohen Multiplikation und Taktfilterung mit einer niedrigen Bandbreite verwendet werden, die in digitalen ASICs integriert sind, ohne dass man bezüglich rauscharmen Verhaltens Opfer bringen müsste.
  • Erfindungsgemäß wird eine integrierte Schaltung mit einem Phasenregelkreis bereitgestellt, wie sie in Anspruch 1 beansprucht wird.
  • Kurzbeschreibung der Zeichnung
  • Andere Aspekte, Merkmale und Vorteile der vorliegenden Erfindung werden von der folgenden detaillierten Beschreibung, den beigefügten Ansprüchen und den begleitenden Zeichnungen vollständig ersichtlich, wobei gilt:
  • 1 zeigt ein Blockdiagramm eines herkömmlichen Ladungspumpen-Phasenregelkreises (PLL);
  • 2 zeigt ein Blockdiagramm eines herkömmlichen digitalen PLL;
  • 3 zeigt ein Blockdiagramm eines PLLs gemäß einer Ausführungsform der vorliegenden Erfindung; und
  • 4 zeigt ein Blockdiagramm des digital gesteuerten Oszillators des PLL von 3 gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Detaillierte Beschreibung
  • 3 zeigt ein Blockdiagramm eines Phasenregelkreises 300 gemäß einer Ausführungsform der vorliegenden Erfindung. Ein Phasendetektor 302 und optionale Eingangs- und Rückkoppelteiler 310 und 312 können den entsprechenden Komponenten in einem herkömmlichen digitalen Phasenregelkreis 200 von 2 ähneln. Im Gegensatz zu einer digitalen Akkumulator- und Filterschaltung 208 des PLL 200 verwendet eine digitale Akkumulator- und Filterschaltung 304 des PLL 300 jedoch die UP- und DOWN-Signale vom PD 302, um ein digitales Steuersignal mit zwei Teilen zu erzeugen: einen ganzzahligen Anteil (INT) und einen Bruch-Anteil (FRAC), die dem ganzzahligen Anteil N bzw. dem Bruch-Anteil xxx eines positiven Werts (N xxx) entsprechen, der durch das digitale Steuersignal dargestellt wird. Im Gegensatz zu dem DOC 208 des PLL 200 verwendet ein digital gesteuerter Oszillator 308 des PLL 300 zusätzlich das zweiteilige digitale Steuersignal, um ein PLL-Ausgangssignal FOUT zu erzeugen, das eine Frequenz haben kann, die größer ist als die Frequenz des extern erzeugten Oszillatortakts FOCK.
  • 4 zeigt ein Blockdiagramm des DCO 308 des PLL 300 von 3 gemäß einer Ausführungsform der vorliegenden Erfindung. Im wesentlichen ist der DCO 308 ein analoger PLL, der einen Dual-Modulus-Teiler 412 in seinem Rückkoppelpfad aufweist. Insbesondere können ein Phasendetektor 402, eine Ladungspumpe 404, ein Schleifenfilter 406, ein spannungsgesteuerter Oszillator 408 und ein optionaler Eingangsteiler 410 den entsprechenden Komponenten in einem analogen PLL 100 von 1 ähneln. Anders als der PLL 100, der einen einfachen Teiler 112 in seinem Rückkoppelpfad aufweist, weist der Rückkoppelpfad des DCO 308 jedoch den Dual-Modulus-Teiler 412 auf, der durch eine Modulus-Steuereinrichtung 414 gesteuert wird. Bei einer bevorzugten Ausführungsform ist der DCO 308 eine Bruchanteil-N-Synthetisiereinrichtung, die ein digitales Steuerwort mit einem ganzzahligen Anteil und einem Bruch-Anteil erhält und ein Eingangstaktsignal mit einem (ganzzahligen + Bruch-) Wert multipliziert, der durch das digitale Steuerwort dargestellt wird, um ein Ausgangstaktsignal mit einer höheren Ausgangssignalfrequenz zu erzeugen.
  • Im Betrieb erhält der DCO 308 an der Modulus-Steuereinrichtung 414 das zweiteilige digitale Steuersignal (INT, FRAC), das durch die digitale Akkumulator- und Filterschaltung 304 von 3 erzeugt wurde, und an dem optionalen Eingangsteiler 410 das Oszillatortaktsignal FOCK. Der DCO 308 arbeitet wie ein herkömmlicher analoger PLL, um basierend auf dem Satz von Teilerwerten in dem optionalen Eingangsteiler 410 und der Dual-Modulus-Divisionseinrichtung 412 das DCO-Eingangssignal FOCK in das DCO-Ausgangssignal FOUT umzuwandeln, das auch das Ausgangssignal des PLL 300 von 3 ist.
  • Die Modulus-Steuereinrichtung 414 steuert, welcher der zwei spezifizierten Teiler gegenwärtig durch den Dual-Modulus-Teiler 414 zum Teilen des DCO-Rückkoppelsignals verwendet wird. Bei einer bevorzugten Ausführungsform sind die zwei spezifizierten Teilerwerte gleich INT (d.h. der ganzzahlige Anteil des zweiteiligen Steuersignals) und INT + 1. Die Modulus-Steuereinrichtung 414 steuert den Dual-Modulus-Teiler zwischen INT und INT + 1 basierend auf dem Wert des Bruch-Anteils FRAC hin und her, um über die Zeit einen effektiven Teilerwert von gleich N.xxx zu erzielen. Beispielsweise, falls INT 27 beträgt und FRAC ein 8-Bit-Binärwert ist, der 192 entspricht, dann steuert die Modulus-Steuereinrichtung 414 den Dual-Modulus-Teiler 414 derart, dass der Teiler 27 ein Viertel der Zeit und der Teilerwert 28 drei Viertel der Zeit angelegt wird, um über die Zeit einen effektiven Teilerwert von 27,75 zu erreichen, wobei gilt: 192/256 = 0,75.
  • Da das Teilen im Rückkoppelpfad den Effekt einer erhöhenden Multiplikation der Frequenz des Ausgangssignals relativ zu dem Eingangssignal hat, kann der DCO 308 verwendet werden, um ein Ausgangssignal FOUT zu erzeugen, das eine Frequenz hat, die höher ist als die Frequenz des DCO-Eingangssignals FOCK. Natürlich könnte bei Auswahl geeigneter Teilerwerte für den Eingangsteiler 410 und den Dual-Modulus-Teiler 412 das DCO-Ausgangssignal FOUT auch eine Frequenz haben, die kleiner oder gleich der Frequenz des DCO-Eingangssignals FOCK ist.
  • Indem der DCO 308 von 4 als der digital gesteuerte Oszillator fungiert, kann der PLL 300 in Anwendungen implementiert werden, bei denen es unpraktisch ist, PLLs des Stands der Technik, beispielsweise die PLLs 100 und 200 von 1 und 2, zu verwenden. Insbesondere durch Implementieren des VCO 408 von 4 mit Hilfe eines einen Ring von Verzögerungszellen aufweisenden Ringoszillators kann der PLL 300 in digitale ASICs integriert werden, um Anwendungen wie Frequenzerzeugungseinrichtungen mit einer hohen Multiplikation und eine Taktfilterung zu implementieren. Da der DCO 308 unter Verwendung eines analogen PLL implementiert ist, der die Oszillatortaktfrequenz hochmultiplizieren kann, kann die äußere Schleife des PLL 300 (in 3 gezeigt) eine beliebig niedrige Schleifenbandbreite haben, die nur durch die Frequenzdrift zwischen dem Eingangsreferenzsignal FIN und dem Oszillatortakt FOCK und Systembetrachtungen, beispielsweise der Erfassungszeit, beschränkt ist.
  • Wenn das Oszillatortaktsignal FOCK eine relativ hohe Frequenz hat, kann außerdem die innere Schleife des PLL 300 (in 4 gezeigt) eine extrem breite Schleifenbandbreite haben, um Rauschquellen in dem analogen Ladungspumpen-PLL, der den DCO 308 bildet, wesentlich zu eliminieren, was zu einem niedrigen Rauschen in dem PLL-Ausgangssignal FOUT führt.
  • Folglich kann die vorliegende Erfindung bei PLL-Anwendungen verwendet werden, die sowohl eine niedrige (äußere) Schleifenbandbreite als auch ein niedriges Ausgangssignalrauschen erfordern, ohne dass kostspielige, auf einem Quartz basierende spannungsgesteuerte Oszillatoren eingesetzt werden müssen, die gegenwärtig für Anwendungen wie die SONET-Taktverteilung verwendet werden. Dies führt zu einer signifikanten Kostenreduzierung, verglichen mit dem gegenwärtigen Stand der Technik.
  • Obwohl die vorliegende Erfindung im Zusammenhang mit PLLs beschrieben wurde, die unter Verwendung von Phasendetektoren, beispielsweise dem PD 302 von 3 und dem PD 402 von 4, implementiert wurden, wird man verstehen, dass die vorliegende Erfindung auch unter Verwendung von Phasen-/Frequenzdetektoren statt entweder einem oder beiden Phasendetektoren implementiert werden könnte.
  • Obwohl die vorliegende Erfindung in dem Zusammenhang mit einem digitalen PLL mit einem digital gesteuerten Oszillator, der selbst ein analoger PLL ist, beschrieben wurde, kann die vorliegende Erfindung auch in anderen Zusammenhängen implementiert werden. Generell ist die vorliegende Erfindung auf einen beliebigen PLL mit einem DCO gerichtet, der ein Oszillatortaktsignal in ein Ausgangssignal mit einer höheren Frequenz wandelt. An sich muss der Rest des PLL nicht notwendigerweise aus digitalen Komponenten bestehen. Beispielsweise kann es möglich sein, den PLL mit einer Ladungspumpe zu implementieren, deren Ausgangssignale digitalisiert werden, um sie zum Erzeugen des digitalen Steuersignals des DCO zu verwenden. Zusätzlich muss der DCO selbst nicht notwendigerweise unter Verwendung eines analogen PLL implementiert sein. Beispielsweise könnte der DCO unter Verwendung eines digitalen PLL implementiert sein, der das Oszillatortaktsignal hochmultipliziert. Auch muss das digitale Steuersignal des DCO nicht ein zweiteiliges Signal sein.
  • Man versteht ferner, dass verschiedene Änderungen an den Details, den Materialien und den Anordnungen der Teile, die beschrieben und dargestellt wurden, um den Kern dieser Erfindung zu erläutern, durch Fachleute gemacht werden können, ohne den Umfang dieser Erfindung zu verlassen, wie er in den folgenden Ansprüchen ausgedrückt ist.

Claims (4)

  1. Integrierte Schaltung, IC, mit einem Phasenregelkreis, PLL, (300), wobei der PLL aufweist: (a) einen Phasendetektor, PD, (302), der ausgestaltet ist, um ein PLL-Eingangssignal und ein PLL-Rückkoppelsignal zu empfangen und basierend auf Phasendifferenzen zwischen dem PLL-Eingangssignal und dem PLL-Rückkoppelsignal PLL-PD-Signale zu erzeugen; (b) eine Akkumulator-/Filterschaltung (304), die ausgestaltet ist, um die PLL-PD-Signale von dem Phasendetektor zu empfangen und ein digitales Steuersignal zu erzeugen; und (c) einen digital gesteuerten Oszillator, DCO, (308), aufweisend: (A) einen DCO-PD (402), der ausgestaltet ist, um ein Oszillatortaktsignal und ein DCO-Rückkoppelsignal zu empfangen und basierend auf Phasendifferenzen zwischen dem Oszillatortaktsignal und dem DCO-Rückkoppelsignal DCO-PD-Signale zu erzeugen; (B) eine Ladungspumpe, CP, (404), die ausgestaltet ist, um die DCO-PD-Signale von dem DCO-PD zu empfangen und einen CP-Ladestrom zu erzeugen; (C) ein Schleifenfilter (406), das ausgestaltet ist, um den CP-Ladestrom zu empfangen und ein Schleifenfilter-Steuerspannungssignal zu erzeugen; (D) einen spannungsgesteuerten Oszillator, VCO, (408), der ausgestaltet ist, um das Schleifenfilter-Steuerspannungssignal zu empfangen und basierend auf dem Schleifenfilter-Steuersignal ein PLL-Ausgangssignal zu erzeugen; (E) einen Dual-Modulus-Teiler (412), der ausgestaltet ist, um das Ausgangssignal zu empfangen und das DCO-Rückkoppelsignal durch Anwenden eines von zwei ausgewählten Teilerwerten zu erzeugen; und (F) eine Modulus-Steuereinrichtung, die ausgestaltet ist, um das digitale Steuersignal von der Akkumulator-/Filterschaltung zu empfangen und zu steuern, welche der zwei ausgewählten Teilerwerte durch den Dual-Modulus-Teiler angewendet wird, dadurch gekennzeichnet, dass die Akkumulator-/Filterschaltung das digitale Steuersignal als ein zweiteiliges digitales Steuersignal erzeugt, das einen ganzzahligen Anteil INT und einen Bruch-Anteil FRAC aufweist; dass die zwei ausgewählten Teilerwerte auf dem ganzzahligen Anteil INT basieren; und dass die Modulus-Steuereinrichtung basierend auf dem Wert von FRAC steuert, wie oft die zwei ausgewählten Teilerwerte durch den Dual-Modulus-Teiler angewendet werden.
  2. IC nach Anspruch 1, bei dem der PLL ferner einen PLL-Eingangsteiler (310) aufweist, der ausgestaltet ist, um basierend auf einem PLL-Eingangsteilerwert das PLL-Eingangssignal zum Einspeisen in den PD zu erzeugen.
  3. IC nach Anspruch 1, bei welchem die zwei ausgewählten Teilerwerte INT und INT + 1 sind.
  4. IC nach Anspruch 1, bei welchem der VCO einen Ringoszillator aufweist.
DE60008203T 1999-10-26 2000-10-16 Phasenregelschleife mit digital gesteuertem frequenzvervielfachendem Oszillator Expired - Lifetime DE60008203T2 (de)

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Publications (2)

Publication Number Publication Date
DE60008203D1 DE60008203D1 (de) 2004-03-18
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EP (1) EP1104111B1 (de)
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DE (1) DE60008203T2 (de)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2339352B (en) * 1998-06-30 2002-02-06 Lsi Logic Corp Testing analog to digital converters
KR100346839B1 (ko) * 2000-10-10 2002-08-03 삼성전자 주식회사 시그마-델타 변조기를 이용한 분수-ｎ 주파수 합성 장치및 그 방법
JP2003067991A (ja) 2001-06-07 2003-03-07 Fuji Photo Film Co Ltd 光ディスクの製造方法及びディスク積層体の搬送方法
US7292832B2 (en) * 2001-09-17 2007-11-06 Analog Device, Inc. Timing and frequency control method and circuit for digital wireless telephone system terminals
US7356111B1 (en) * 2003-01-14 2008-04-08 Advanced Micro Devices, Inc. Apparatus and method for fractional frequency division using multi-phase output VCO
KR100510523B1 (ko) * 2003-03-13 2005-08-26 삼성전자주식회사 데드존을 제거하는 지연 구간에서 발생한 클럭 트랜지션을차지 펌프 제어에 반영하는 위상/주파수 검출기 및 그위상/주파수 검출 방법
DE60313812T3 (de) 2003-04-02 2019-04-11 Christopher Julian Travis Methode zur erzeugung eines oszillator-taktsignales
US7362380B2 (en) * 2003-07-10 2008-04-22 Texas Instruments Incorporated Equilibrium based vertical sync phase lock loop for video decoder
US7274406B2 (en) * 2003-07-10 2007-09-25 Texas Instruments Incorporated Equilibrium based vertical sync phase lock loop for video decoder
EP1706944A1 (de) * 2003-09-05 2006-10-04 Flextronics Design Finland OY Verfahren zum steuern eines oszillators und oszillator
GB0323936D0 (en) 2003-10-11 2003-11-12 Zarlink Semiconductor Inc Digital phase locked loop with selectable normal or fast-locking capability
KR100574980B1 (ko) * 2004-04-26 2006-05-02 삼성전자주식회사 빠른 주파수 락을 위한 위상 동기 루프
US7042258B2 (en) * 2004-04-29 2006-05-09 Agere Systems Inc. Signal generator with selectable mode control
US7222035B1 (en) * 2004-11-17 2007-05-22 Topcon Gps, Llc Method and apparatus for determining changing signal frequency
US7551016B2 (en) * 2005-02-04 2009-06-23 Atmel Corporation Programmable clock generator apparatus, systems, and methods
DE102005023909B3 (de) 2005-05-24 2006-10-12 Infineon Technologies Ag Digitaler Phasenregelkreis und Verfahren zur Korrektur von Störanteilen in einem Phasenregelkreis
US7539277B2 (en) * 2005-09-09 2009-05-26 Freescale Semiconductor, Inc. Binary stream switching controlled modulus divider for fractional frequency synthesis
JP4855129B2 (ja) * 2006-04-26 2012-01-18 ルネサスエレクトロニクス株式会社 デジタル放送受信装置およびデジタル放送システム
US7859343B2 (en) 2006-11-13 2010-12-28 Industrial Technology Research Institute High-resolution varactors, single-edge triggered digitally controlled oscillators, and all-digital phase-locked loops using the same
GB0622945D0 (en) 2006-11-17 2006-12-27 Zarlink Semiconductor Inc Fractional digital PLL
TWI329423B (en) * 2007-01-19 2010-08-21 Faraday Tech Corp Wide-locking range phase locked loop using adaptive post division technique
US7538706B2 (en) * 2007-09-25 2009-05-26 Mediatek Inc. Mash modulator and frequency synthesizer using the same
CN101572543A (zh) * 2008-05-04 2009-11-04 华为技术有限公司 一种稳定时钟的方法和装置
US8138840B2 (en) * 2009-01-23 2012-03-20 International Business Machines Corporation Optimal dithering of a digitally controlled oscillator with clock dithering for gain and bandwidth control
JPWO2011001652A1 (ja) 2009-07-02 2012-12-10 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー Ｐｌｌ回路、およびそれを搭載した無線通信装置
US8471614B2 (en) * 2011-06-14 2013-06-25 Globalfoundries Singapore Pte. Ltd. Digital phase locked loop system and method
JP6292975B2 (ja) * 2014-05-21 2018-03-14 三菱電機株式会社 Ｐｌｌ回路
US9350365B2 (en) 2014-09-18 2016-05-24 Intel Corporation Digital phase-locked loop supply voltage control
WO2020140206A1 (zh) * 2019-01-02 2020-07-09 京东方科技集团股份有限公司 锁频环、电子设备和频率生成方法
CN110518906B (zh) * 2019-08-30 2023-04-07 京东方科技集团股份有限公司 信号生成电路及其方法、数字时间转换电路及其方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4563657A (en) 1982-03-15 1986-01-07 Codex Corporation Frequency synthesizer and digital phase lock loop
US5018170A (en) 1989-11-21 1991-05-21 Unisys Corporation Variable data rate clock synthesizer
FR2658015B1 (fr) 1990-02-06 1994-07-29 Bull Sa Circuit verrouille en phase et multiplieur de frequence en resultant.
US5187722A (en) 1990-08-13 1993-02-16 At&T Bell Laboratories Frequency synthesis using fractional frequency multiplication
AU6339594A (en) 1993-06-09 1994-12-15 Alcatel N.V. Synchronized clock
US5675620A (en) * 1994-10-26 1997-10-07 At&T Global Information Solutions Company High-frequency phase locked loop circuit
KR19980042114A (ko) * 1996-11-11 1998-08-17 가나이 츠토무 위상록루프회로를 갖는 시스템
US6356129B1 (en) * 1999-10-12 2002-03-12 Teradyne, Inc. Low jitter phase-locked loop with duty-cycle control

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