JP4855129B2

JP4855129B2 - デジタル放送受信装置およびデジタル放送システム

Info

Publication number: JP4855129B2
Application number: JP2006121877A
Authority: JP
Inventors: 博史城田; 規斉藤; 一幸伊藤; 亮輔奥田; 雅夫荒本
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2006-04-26
Filing date: 2006-04-26
Publication date: 2012-01-18
Anticipated expiration: 2026-04-26
Also published as: CN101064520B; CN101064520A; US8385403B2; US20070253493A1; JP2007295354A

Description

この発明は、デジタル放送受信装置およびデジタル放送システムに係る発明である。

従来、家庭用のデジタル放送受信装置（以下、単に受信装置と称する）は、基地局（放送局）の基準クロックと、家庭内の当該受信装置の基準クロックとを精度良く同期させ、基地局と受信装置とが共通のクロック、および時間情報で動作するように構成されていた。当該方法は、非特許文献１に詳細に記載されている。

このように、基地局の基準クロックと受信装置の基準クロックとを精度良く同期させるために、当該受信装置では、高価な可変周波数の水晶発振器（以下、ＶＣＸＯと称する）を用いて構成されていた。当該ＶＣＸＯを備える受信装置の動作を、以下簡単に説明する。

基地局から送信されるタイムスタンプ情報（ＰＣＲ：ＰｒｏｇｒａｍＣｌｏｃｋＲｅｆｅｒｅｎｃｅ、またはＳＣＲ：ＳｙｓｔｅｍＣｌｏｃｋＲｅｆｅｒｅｎｃｅ）と、受信装置側の基準クロック（たとえば２７ＭＨｚであり、これはＶＣＸＯで生成される）でカウントされる時間情報（ＳＴＣ：ＳｙｓｔｅｍＴｉｍｅＣｌｏｃｋ）との差分を検出する。そして、その差分を用いてＶＣＸＯの周波数を制御する。ここで、受信装置は、時間情報誤差のフィードバック系を構成しており、位相同期ループが実現されている。

基地局からタイムスタンプ情報が放送される頻度は少なく、かつ、不定期の場合がある。また、悪受信状況下では、タイムスタンプ情報が失われることもある。たとえば、タイムスタンプ情報が放送される頻度は、１００ミリ秒に一回程度である。受信装置側基準クロックの周波数を２７ＭＨｚと仮定すると、約２，７００，０００クロックサイクルに１回だけタイムスタンプ情報が放送され、このときの差分情報により、受信装置側基準クロックを基地局の基準クロックと同期させる必要がある。タイムスタンプ情報が失われた場合の差分情報検出頻度はさらに低くなる。

一方で、受信装置側クロックの周波数変動が大きいと、映像の色ずれ、ノイズ、音声のノイズなどが容易に発生してしまうことから、受信装置側クロックの周波数変動はできるだけ小さく保つ必要がある。以上の理由により、受信装置側の基準クロックを生成するためには、周波数が制御可能であること、高い周波数精度、と高い安定性を持つクロック発振回路が必要となる。従来、このようなクロック発振回路にＶＣＸＯが用いられていた。

なお、基地局の基準クロックおよび、同期後の受信装置側の基準クロック（上述の通りＶＣＸＯで生成される）は、たとえば２７ＭＨｚである。

ＩＳＯのＭＰＥＧ２規格（ＩＳＯ＿ＩＥＣ＿１３８１８−１、ＡｐｐｅｎｄｉｘＤ）

上記したように、従来の受信装置では、高価なＶＣＸＯが必須の構成要素となり、受信装置の価格上昇の原因となっていた。

また、物理的構成の理由から、ＶＣＸＯはデコーダＬＳＩの中に内蔵することが困難であるばかりでなく、ローパスフィルタ等の外付けの部品も欠かせない。そのため、部品コストが高くなるばかりでなく、故障の原因にもなっている。

そこで、本発明は、可変周波数の水晶発器（ＶＣＸＯ）を用いること無く、かつ故障の発生を抑制することができ、基地局と受信装置間の時間情報および基準クロックの同期を実現することができる、デジタル放送受信装置およびデジタル放送システムを提供することを目的とする。

上記の目的を達成するために、本発明に係る請求項１に記載のデジタル放送受信装置は、基地局から送信されるデジタル放送を受信するデジタル放送受信装置であって、所定の固定周波数のクロックを発振する固定周波数発振部と、前記固定周波数のクロックの周波数を逓倍して出力する第１のＰＬＬ回路と、前記第１のＰＬＬ回路から出力されたクロックの周波数を分周比によりデジタル分周し、前記分周比を変更することができる可変デジタル分周部と、前記基地局において基準となる基地局側基準クロックに関する情報であり、前記基地局から送信される基準時間情報を検出する基準時間情報検出部と、前記デジタル放送受信装置における基準となる受信装置側基準クロックに関する情報である、時間情報を生成する時間情報生成部と、前記基準時間情報と前記時間情報とから、前記基地局側基準クロックの周波数と前記受信装置側基準クロックの周波数との差分を検出する差分検出部と、前記差分に基づいて前記分周比の変更を制御する分周比制御部とを、備えており、前記時間情報生成部は、前記可変デジタル分周部によりデジタル分周された周波数を有するクロックに基づいて前記時間情報の生成を行い、前記時間情報を前記差分検出部にフィードバックさせている。

また、本発明に係る請求項６に記載のデジタル放送システムは、デジタル放送の送信を行う基地局と、請求項１ないし請求項５のいずれかに記載のデジタル放送受信装置とを、備えている。

本発明の請求項１に記載のデジタル放送受信装置は、基地局から送信されるデジタル放送を受信するデジタル放送受信装置であって、所定の固定周波数のクロックを発振する固定周波数発振部と、前記固定周波数のクロックの周波数を逓倍して出力する第１のＰＬＬ回路と、前記第１のＰＬＬ回路から出力されたクロックの周波数を分周比によりデジタル分周し、前記分周比を変更することができる可変デジタル分周部と、前記基地局において基準となる基地局側基準クロックに関する情報であり、前記基地局から送信される基準時間情報を検出する基準時間情報検出部と、前記デジタル放送受信装置における基準となる受信装置側基準クロックに関する情報である、時間情報を生成する時間情報生成部と、前記基準時間情報と前記時間情報とから、前記基地局側基準クロックの周波数と前記受信装置側基準クロックの周波数との差分を検出する差分検出部と、前記差分に基づいて前記分周比の変更を制御する分周比制御部とを、備えており、前記時間情報生成部は、前記可変デジタル分周部によりデジタル分周された周波数を有するクロックに基づいて前記時間情報の生成を行い、前記時間情報を前記差分検出部にフィードバックさせている。

また、請求項６に記載のデジタル放送システムは、当該デジタル放送受信装置を備えている。

したがって、ＶＣＸＯを用いず、デジタル回路のみで周波数可変のクロックを、高い周波数精度で、かつ、高い安定性にて生成することが可能となるので、高価なＶＣＸＯおよびアナログ回路部品を削減可能となる。よって、受信装置のコスト低減を図ることができる。さらに、アナログ回路が必要でなくなるので、故障率を向上することができる。

既に述べたように、デジタル放送システムは、デジタル放送を送信する基地局（放送局）と、家庭用のデジタル放送受信装置（以下、単に受信装置と称する）とから構成されている。ここで、受信装置は、少なくとも１台以上であり、基地局から送信されるデジタル放送を受信し、当該デジタル放送の出力等を行う。

以下、この発明（特に、受信装置）をその実施の形態を示す図面に基づいて具体的に説明する。

＜実施の形態１＞
図１は、本実施の形態に係わる受信装置２０の構成を示すブロック図である。

図１に示すように、受信装置２０は、アンテナ２、チューナ３、復調器４、ＤＡ（ＤｉｇｔａｌＡｎａｌｏｇ）変換器７、スピーカ８、表示回路１０、表示素子１１（たとえば液晶表示パネル）、デコーダＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ）２１、および水晶発振子（固定周波数発振部と把握できる）２２により構成されている。

また、デコーダＬＳＩ２１は、システムデコーダ（基準時間情報検出部と把握できる）５、オーディオデコーダ６、ビデオデコーダ９、制御ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）１２、位相比較器（差分検出部と把握できる）１３、基準カウンタ（時間情報生成部と把握できる）１８、逓倍器２３、可変デジタル分周回路（可変デジタル分周部と把握できる）２４、分周比制御回路（分周比制御部と把握できる）２５、および分周回路２６により構成されている。

図１に示す受信装置２０において、アンテナ２より、基地局（図示せず）から送信されるデジタル放送(たとえば地上波放送)の電波を受信する。当該受信した電波は、チューナ３により所望のチャンネルが選択される。復調器４は、当該選択した受信信号をデジタルのビットストリーム（ＴＳ（トランスポートストリーム）信号と称する）に変換し、当該ＴＳ信号をデコーダＬＳＩ２１に入力させる。

ここで、復調器４は、所定の固定周波数を有するクロック発振する水晶発振子２２から、復調に必要なたとえば２５ＭＨｚのクロックを入力している。

デコーダＬＳＩ２１では、システムデコーダ５は、ＴＳ信号を、オーディオ用のストリーム信号、ビデオ用のストリーム信号、および各種制御用の信号（ＳＩ：ＳｅｒｖｉｃｅＩｎｆｏｒｍａｔｉｏｎ）に分離する。そして、当該システムデコーダ５は、上記各信号をそれぞれ、オーディオデコーダ６、ビデオデコーダ９、制御ＣＰＵ１２へと送信する。

オーディオデコーダ６は、音声信号のデコード処理を行い、デコードされたオーディオ信号は、ＤＡ変換器７を介して、スピーカ８へ出力される。ビデオデコーダ９は、ビデオ信号のデコード処理を行い、デコードされたビデオ信号は、表示回路１０を介して表示素子１１（たとえば液晶表示パネル）で表示される。

制御ＣＰＵ１２は、ビデオ信号、オーディオ信号以外の各種制御用の信号を収集し、デジタル放送受信装置２０全体の制御を司る。タイムスタンプ情報（ＰＣＲ：ＰｒｏｇｒａｍＣｌｏｃｋＲｅｆｅｒｅｎｃｅ、またはＳＣＲ：ＳｙｓｔｅｍＣｌｏｃｋＲｅｆｅｒｅｎｃｅ等であり、基準時間情報と把握できる）は、制御用の信号の中に埋め込まれている。

なお、当該タイムスタンプ情報（基準時間情報）は、基地局における基準となる基地局側基準クロックに関する情報である。

基地局から送信されたタイムスタンプ情報をシステムデコーダ５が検出すると、当該システムデコーダ５は、当該タイムスタンプ情報を位相比較器１３の一方の入力部に送信する。そして、位相比較器１３の他方の入力部において、受信装置２０側の時間情報（ＳＴＣ：ＳｙｓｔｅｍＴｉｍｅＣｌｏｃｋ）を受信する。

ここで、当該時間情報は、デジタル放送受信装置２０における基準となる受信装置側基準クロックに関する情報である。

位相比較器１３は、タイムスタンプ情報を受信した時点で、当該タイムスタンプ情報と時間情報とから、基地局側基準クロックの周波数と受信装置側基準クロックの周波数との差分（位相誤差）を検出する。その後、位相比較器１３は、当該差分に関する情報を分周比制御回路２５に送信する。

ところで、上述したように水晶発振子２２は、たとえば２５ＭＨｚの固定周波数のクロックを発振しており、当該固定周波数は、変調器４の処理の基準クロックとして用いられている。さらに、水晶発振子２２からの２５ＭＨｚのクロックは、逓倍器（ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路を採用できる）２３にも入力される。

逓倍器２３は、当該入力された２５ＭＨｚのクロックを５２逓倍して、１．３ＧＨｚのクロックを生成する。当該逓倍後のクロックの周波数が高ければ高いほど、デジタル分周の刻みが細かくなり、可変デジタル分周回路２４における分周処理の際に発生し得る誤差を小さくすることができる。したがって、当該逓倍後のクロックの周波数は、できるだけ高い方が望ましいが、本説明ではデコーダＬＳＩ２１内での処理速度を考慮して、１．３ＧＨｚを用いている。

逓倍器２３から逓倍後の１．３ＧＨｚのクロックを受信した可変デジタル分周回路２４は、当該１．３ＧＨｚのクロックを可変分周して、２１６ＭＨｚを基準に微小に変化したクロックを生成する（当該デジタル分周回路２４から出力する周波数を微小に変化させる）。つまり、可変デジタル分周回路２４は、固定周波数に基づいた周波数を、可変される（変更可能な）分周比により分周することができる。なお、可変デジタル分周回路２４から出力される周波数の変動幅は、たとえば±１００ＰＰＭ程度である。

ここで、当該可変デジタル分周回路２４での分周比は、分周比制御回路２５による制御により変更される。当該分周比制御回路２５は、位相比較器１３から受信した上記差分に関する情報に基づいて、当該分周比の変更を制御する。

上記において可変分周された２１６ＭＨｚのクロックは、分周回路２６に送信される。当該分周回路２６は、２１６ＭＨｚのクロックを８分周して、２７ＭＨｚの受信装置側基準クロック（デコーダＬＳＩ２１に基準クロック）を生成する。そして、当該２７ＭＨｚの受信装置側基準クロックは、基準カウンタ１８に送信される。

当該基準カウンタ１８は、受信装置２０における上記時間情報を生成する回路である。より具体的に基準カウンタ１８は、入力される２７ＭＨｚの受信装置側基準クロックを用いてカウントを進め、受信装置２０の基準となる時間情報を計算（生成）する。

上記構成から分かるように、基準カウンタ１８は、可変デジタル分周回路２４により可変分周された周波数を有するクロックに基づいて、上記時間情報の生成を行っている。そして、当該生成した時間情報を、位相比較器１３にフィードバックさせている。

また上記構成において、分周比制御回路２５は、基地局側基準クロックの周波数に比べて受信装置側基準クロックの周波数が大きい（早い）場合には、可変デジタル分周回路２４から出力されるクロックの周波数が小さくなるように（クロックを遅くするように）上記分周比の変更を制御し、基地局側基準クロックの周波数に比べて受信装置側基準クロックの周波数が小さい（遅い）場合には、可変デジタル分周回路２４から出力されるクロックの周波数が大きくなるように（クロックを早くするように）上記分周比の変更を制御している（当該制御を、ネガティブフィードバックと称する）。

次に、可変デジタル分周回路２４の詳細な構成図（図２）を参照しながら、分周比の可変動作について説明する。

図２に示すように、可変デジタル分周回路２４は、レジスタ３０，３２、セレクタ３１、加算器３３、減算器３４、および可変分周器（以下、単に分周器と称する）３５を備えている。

また、Ｎｕｍ値（第一の数と把握できる）は、可変値であり、分周比制御回路２５から当該可変デジタル分周回路２４へ入力されてくる信号である。当該Ｎｕｍ値は、分周比制御回路２５において、前記差分情報に基づいてその値の変更が制御されている。

また、可変デジタル分周回路２４は、Ｄｅｎ値（第三の数と把握できる）を有している。ここで、当該Ｄｅｎ値は、固定値である。また、当該Ｄｅｎ値は、可変デジタル分周回路２４外から入力されても良い。

また、可変デジタル分周回路２４には、逓倍器２３で逓倍された、１．３ＧＨｚのクロック（以下、ｃｌｋ１３００と称する）が入力されている。

なお、図２に示すように、可変デジタル分周回路２４からは、可変の分周比により分周された出力クロックＣＬＫａが出力される。当該出力クロックＣＬＫａは、レジスタ３０の一方の入力部およびレジスタ３２の一方の入力部に入力されている。

図２において、レジスタ３０の他方の入力部にＮｕｍ値が入力される。すると、出力クロックＣＬＫａに同期して、当該Ｎｕｍ値は、加算器３３の「Ａ」入力部に向けて送信される。また、レジスタ３２は、出力クロックＣＬＫａに同期して、当該レジスタ３２が保持していたレジスタ値（第二の数と把握できる）ｖ１を加算器３３の「Ｂ」入力部に向けて出力する。

Ｎｕｍ値とレジスタ値ｖ１とを受信した加算器３３は、Ｎｕｍ値とレジスタ値ｖ１とを加算する。そして、加算器３３は、「Ｓ」出力部から当該加算した信号（加算信号と称する）を出力する。そして、当該加算信号は、減算器３４の「Ａ」入力部およびセレクタ３１の「０」入力部へと各々送信される。

減算器３４の「Ｂ」入力部には、Ｄｅｎ値が入力される。減算器３４では、上記加算信号とＤｅｎ値との比較、および差分の計算を行う。その後、減算器３４は、「Ｓ」出力部から加算信号とＤｅｎ値との差分結果である差分信号を出力する。なお、当該差分信号は、セレクタ３１の「１」入力部へと入力される。

さらに、加算信号の値がＤｅｎ値以下である場合には、減算器３４は、「Ｃ」出力部から「０」信号をセレクタ３１に向けて送信する。これに対して、加算信号の値がＤｅｎ値を超える場合には、減算器３４は、「Ｃ」出力部から「１」信号をセレクタ３１に向けて送信する。当該「０」信号、「１」信号は、キャリー信号（ｃａｒｒｙ）と把握することができる。

さて、セレクタ３１では、上記キャリー信号に基づいて、加算信号または減算信号を出力する。キャリー信号が「０」信号である場合には、セレクタ３１は、加算信号をレジスタ３２に向けて出力する。また、キャリー信号が「１」信号である場合には、セレクタ３１は、減算信号をレジスタ３２に向けて出力する。

レジスタ３２は、セレクタ３１から送信された信号を、次のレジスタ値（第二の数と把握できる）ｖ２として保持する。そして、レジスタ３２は、出力クロックＣＬＫａに同期して、次のレジスタ値ｖ２を加算器３３の「Ｂ」入力部に向けて送信する。なお、各回路３０〜３４の動作は、上記と同様の動作が繰り返される。

さて、減算器３４の「Ｃ」出力部から送信されるキャリー信号は、分周期３５へも入力される。また分周期３５は、他の入力部において、逓倍器２３で逓倍されたｃｌｋ１３００も受信する。

当該キャリー信号およびｃｌｋ１３００を受信した分周器３５は、キャリー信号が「０」信号である場合（加算信号がＤｅｎ値以下である場合）には、所定の正数によりｃｌｋ１３００の分周処理を行う。これに対して、キャリー信号が「１」信号である場合（加算信号がＤｅｎ値を超える場合）には、所定の正数を整数分だけ変化させた数によりｃｌｋ１３００の分周処理を行う。そして、分周器３５は、当該分周後のクロックを出力クロックＣＬＫａとして出力する。

以下、具体的な数値を上げて当該分周器３５の動作について説明する。逓倍器２３で逓倍されたｃｌｋ１３００（１．３ＧＨｚ）であり、可変デジタル分周回路２４における分周後の周波数は２１６ＭＨｚであるとする。

分周比は、分周比＝６＋Ｎｕｍ値／Ｄｅｎ値、で表される。したがって、１．３ＧＨｚと２１６ＭＨｚの分周比は、６＋１／５４(＝６．０１８５１８５…)である。ここで、内部処理の精度をバイナリー２１桁にとってあるとする。すると、具体的には、Ｎｕｍ値＝３２７６８、Ｄｅｎ値＝１７６９４７２の演算処理を行う。

なお、上述の通り、Ｄｅｎ値は固定値であるが、Ｎｕｍ値は、分周比制御回路２５の指示により値が増減する、可変の値である。Ｎｕｍ値が−１変化すると、出力周波数は、約２１６００００２０Ｈｚとなり、約０．１ＰＰＭだけ周波数が高くなる。

分周器３５は、通常（キャリー信号が「０」信号の場合）は、１．３ＧＨｚの入力信号（同図のｃｌｋ１３００）を６分周する。しかし、減算器３４から「１」信号のキャリー信号が出力された場合にのみ、７分周する。図３は、そのときの動作の一例を示すタイミングチャートである。

Ｔ１のタイミングでは、まだ加算信号の値はＤｅｎ値以下であり、キャリー信号は「０」信号である。Ｔ２のタイミングでは、加算信号の値はＤｅｎ値よりも大きくなり、キャリー信号は「１」信号となる。当該「１」信号であるキャリー信号をうけて、分周器３５は、分周比を７に変える。すなわち、Ｔ２とＴ３間の周期が、ｃｌｋ１３００の７周期分になる。Ｔ３のタイミングでは、加算信号の値はＤｅｎ値だけ減算されて小さくなり、キャリー信号は再び「０」信号に戻り、分周比も６となる。以上により、分周器３５からは、２１６ＭＨｚの出力クロックＣＬＫａが出力される。

ここで、図３においてキャリー信号が滑らかに変化しているが、これは、信号の遅延を示している。

このようにして、入力周波数(１．３ＧＨｚ)と出力周波数(２１６ＭＨｚ)の比率を、誤差を含めて算出する。したがって、時間軸上のクロックの刻みが１．３ＧＨｚの逆数である０．７７ナノ秒単位ではあるが、正確に指定された周波数のクロックを生成することができる。

Ｎｕｍ値を−１０００から＋１０００まで増減することにより、０．１ＰＰＭ単位で、−１００ＰＰＭから＋１００ＰＰＭまで、出力クロックＣＬＫａ（結果として受信装置側基準クロック）の微細な調整を実現することができる。

タイムスタンプ情報を受信しない場合、Ｎｕｍ値は変更なく保持される。Ｎｕｍ値が変更されない場合、受信装置側クロックの周波数精度と安定性は水晶発振子２２と同程度であり、高い周波数精度と高い安定性を有している。これは受信装置側クロックが、水晶発振子２２の出力クロックをデジタル分周して生成することによる。

上記の如く、本実施の形態に係わるデジタル放送受信装置２０は、水晶発振子２２から発振される固定周波数を有するクロックをデジタル分周することにより、受信装置側基準クロック２７ＭＨｚを生成するとともに、高価なＶＣＸＯを用いず、その分周比を基地局のタイムスタンプ情報（基準時間情報）と受信装置２０の時間情報との比較に応じて微小に調整している。そして、当該微小な調整を通じて、受信装置２０の受信装置側基準クロックを基地局側基準クロックに同期させている（このようにして、基地局から送られてくる各種データから、受信装置２０において映像や音声などの情報を、正しいタイミングで再生することが可能になる）。

したがって、ＶＣＸＯを用いず、デジタル回路のみで可変分周が可能となるので、高価なＶＣＸＯおよびアナログ回路部品（デコーダＬＳＩ２１の外付け部品やピン数も含む）を削減可能となる。よって、基板なども含めて受信装置２０のコスト低減を図ることができる。さらに、アナログ回路がなくなるので、故障率を向上することができる。また、受信装置２０の小型化にも効果があるので、デジタル放送の普及に寄与することができる。

なお、逓倍器２３をＰＬＬ回路で構成した場合には、一部にアナログ回路が含まれることになる。しかし、当該ＰＬＬ回路は、デコーダＬＳＩ２１内に通常少なくとも１個は含まれている。したがって、上記の部品の削減および受信装置２０の小型化等の効果には、影響を及ぼさない。ここで、ＰＬＬ回路は、周知の技術であるので、ここでの詳細な説明は省略する。

また、上記デコーダＬＳＩ２１の外付け部品やピン数低減の効果は、たとえば復調器４を、デコーダＬＳＩ２１の中に内蔵した場合に、特に顕著となる。

分周比制御部２５は、位相比較器１３の出力を入力し、位相誤差の大きさに比例して、制御量を基準の値（上記例では、３２７６８）から増減して出力する。増減する方向は、受信装置側基準クロックの周波数が基地局側基準クロックの周波数と比べて早い場合には分周比を大きく(クロックを遅く)、遅い場合には分周比を小さく(クロックを速く)制御する（ネガティブフィードバック）。

したがって、増減する方向を、受信装置側基準クロックの周波数が基地局側基準クロックの周波数に比べて早い場合には分周比を小さく(クロックを速く)、遅い場合には分周比を大きく(クロックを遅く)制御するポジティブフィードバックとする場合と比較して、安定な回路系を構成することができる。

また、本実施の形態では、水晶発振子２２から発振され、復調器４に入力されるクロックの固定周波数として、２５ＭＨｚを採用する場合に言及した。しかし、当該固定周波数は、２５ＭＨｚに限定されることはなく、他の値であっても良い。ただし、当該固定周波数は、基地局側基準クロックの周波数の整数倍（１倍も含む）では無い方が望ましい。

たとえば、基地局側基準クロックの周波数が２７ＭＨｚである場合には、水晶発振子２２から発振されるクロックの固定周波数は、２７ＭＨｚあるいはその整数倍で無い方が好ましい。

これは、ごく微細な周波数の調整を行うので、分周器３５が、ごくまれに分周比を変えることになり、低い周波数の外乱が発生するからである。当該低周波の外乱（ジッタ）は、ローパスフィルタ等では除去できない。

たとえば、基地局側基準クロックが２７ＭＨｚである場合に、２７ＭＨｚの固定周波数のクロックを発振する水晶発振子２２を用い、逓倍器２３において４８逓倍の１．２９６ＧＨｚのクロックを発生させ、これを可変デジタル分周回路２４で分周することにより２１６ＭＨｚのクロックを生成する場合を考える。

このとき、±１ＰＰＭの調整を行うと、１．２９６ＧＨｚのクロックに対して、分周比は、分周比＝６±１／１００００００となる。したがって、分周比を５ないし７へ変える必要があるばかりでなく、２１６ＭＨｚのクロックに対して、１００万回に１回の分周比の調整が発生する。これは、２１６Ｈｚの低周波のジッタを発生させることになる。

一方、固定周波数として２５ＭＨｚのクロックを用いた場合には、１．３ＧＨｚのクロックに対し、２１６ＭＨｚのクロックの分周比が６＋（１／５４）となり、２１６ＭＨｚのクロックに対し５４回に一回ジッタが発生する。これは、４ＭＨｚと高周波数のジッタの発生となり、ローパスフィルタなどで容易に音声信号や映像信号から除外することができる。

また、可変デジタル分周回路２４の回路を図２の如く構成することにより、簡素的な回路デジタル回路構成により、分周比を変化させることができる分周回路を構築することができる。

＜実施の形態２＞
図４は、本実施の形態に係わるデジタル放送受信装置（以下、受信装置と称する）４０の構成を示すブロック図である。実施の形態１に係わる受信装置２０と本実施の形態に係わる受信装置４０とは、以下の点において構成が相違する。

つまり、図１のデコーダＬＳＩ２１と図４のデコーダＬＳＩ４１の構成に着目すると、本実施の形態では、可変デジタル分周回路２４と分周回路２６との間に、ＰＬＬ回路４２が挿入されている。その他の構成は、両受信装置２０，４０間において同じである。

ＰＬＬ回路４２は、可変デジタル分周回路（可変デジタル分周部と把握できる）２４から出力されたクロックに同期したクロック（同期周波数を有する）を出力している。そして、当該同期周波数を有するクロックは、分集回路２６を介して基準カウンタ（時間情報生成部と把握できる）１８に入力される。

ＰＬＬ回路４２は、ローパスフィルタやＶＣＯ（ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ：電圧制御発振器）等から成る。なおＰＬＬ回路４２は、周知の回路であるので、ここでの詳細な回路構成の説明は省略する。

ＰＬＬ回路４２は、たとえば２１６ＭＨｚのクロックを入力し、内蔵するＶＣＯを制御して、１：１の周波数比の発振クロック２１６ＭＨｚを出力する。

ここで、ＰＬＬ回路４２から出力されるクロックは、上述したように入力クロックに同期している。また、周波数比は、１：１に限定されることは無く、受信装置４０に必要な、（微小に変化する）受信装置側基準クロックの任意倍数の周波数を選ぶことができる。しかし、説明の都合上、実施の形態１との差異が分かり易いように、１：１の周波数比に設定されている。

たとえば、後段の分周回路２６とＰＬＬ回路４２とを一体化して、８：１の周波数比とし、たとえば２１６ＭＨｚの入力クロックから２７ＭＨｚ出力クロックを生成しても良い。あるいは逆に、たとえば２１６ＭＨｚの入力クロックから、４３２ＭＨｚや８６４ＭＨｚのクロックを生成することも可能である。

以上のように、本実施の形態に係わる受信装置４０は、ＰＬＬ回路４２を備えている。したがって、可変デジタル分周回路２４における分周比の変化の結果、低周波のジッタが発生したとしても、当該ＰＬＬ回路４２において当該ジッタを除去できると共に、入力クロックに同期した出力クロックを送出することができる。

たとえば、ＰＬＬ回路４２では、可変デジタル分周回路２４から出力された２１６ＭＨｚクロックに同期された別のクロック（たとえば発振周波数は同じ)に切り替えられる。したがって、可変デジタル分周回路２４から出力された２１６ＭＨｚクロックに含まれる、離散的に発生する０．７７ナノ秒のジッタが分散されて、ＰＬＬ回路４２からは、より滑らかな２１６ＭＨｚのクロックが出力される。これにより、受信装置４０に供給されるたとえば２７ＭＨｚの受信装置側基準クロックの離散的なジッタが低減され、映像や音声信号に与えるノイズが低減される。

＜実施の形態３＞
図５は、本実施の形態に係わるデジタル放送受信装置（以下、受信装置と称する）５０の構成を示すブロック図である。実施の形態１に係わる受信装置２０と本実施の形態に係わる受信装置５０とは、以下の点において構成が相違する。

図１のデコーダＬＳＩ２１と図４のデコーダＬＳＩ５１の構成に着目する。すると、まず、可変デジタル分周回路２４と可変デジタル分周回路５２とで、内部構成が相違している。なお、当該可変デジタル分周回路５２の内部構成は、図６を用いて後述する。

さらに、実施の形態１では、可変デジタル分周回路２４と基準カウンタ（時間情報生成部と把握できる）１８との間に、分周回路２６が配設されていた。これに対して、本実施の形態では、可変デジタル分周回路５２と基準カウンタ（時間情報生成部と把握できる）１８との間に、ＰＬＬ回路５３が配設されている（本実施の形態では、分周回路２６は配設されていない）。なお、ＰＬＬ回路５３の説明は、ＰＬＬ回路４２の説明と同様であるので、ここでのＰＬＬ回路５３の説明は省略する。

その他の構成は、両受信装置２０，５０間において同じである。

次に、本実施の形態に係わる可変デジタル分周回路５２の構成および動作について、説明する。図６は、本実施の形態に係わる可変デジタル分周回路５２の内部概略構成を示す、ブロック図である。

なお、本実施の形態では、可変デジタル分周回路５２は、入力されてくる１．３ＧＨｚ（下記の図６，７ではｃｌｋ１３００と示す）のクロックを分周し、２７ＭＨｚのクロックを生成・出力する場合について説明する。この場合の分周比は、分周比＝４９＋Ｎｕｍ値／Ｄｅｎ値、となる。ここで、内部処理の精度をバイナリー２１桁にとると、Ｎｕｍ値は２６２１４４、Ｄｅｎ値は１７６９４７２となる。

また、可変デジタル分周回路５２は、下記で記載するように、乱数による外乱を発生させて、出力される２７ＭＨｚのクロックにジッタを重畳させている。

さて、図６に可変デジタル分周回路５２の内部概略構成を示すが、下記の点において、図２に示した可変デジタル分周回路２４の内部構成と異なる。

つまり、本実施の形態に係わる可変デジタル分周回路５２では、図６に示すように、減算器３４の「Ｃ」出力部とセレクタ３１との間に存する接続点Ｎ１において、乱数発生器（外乱発生器と把握できる）５４が接続されている。

さらに、減算器３４の「Ｃ」出力部と可変分周器（以下、単に分周器と称する）５５との間には、セレクタ５６およびレジスタ５７，５８が接続されている。

なお、セレクタ５６の一方の入力部は、減算器３４の「Ｃ」出力部と接続されており、セレクタ５６の他方の入力部は、乱数発生器５４の出力部と接続されている。また、セレクタ５６の出力部は、レジスタ５７，５８の入力部と並列的に接続されており、レジスタ５７．５８の各出力部は、各々分周器５５の入力部に接続されている。

次に、各回路５４ないし５８の概略動作について説明する。

図６において、乱数発生器５４は、指定されたレンジ（１．３ＧＨｚのクロック周期のたとえば±４周期）内の外乱を発生する。また、セレクタ５６はであり、減算器３４の「Ｃ」出力部からの出力信号と、乱数発生器５４からの出力信号とを切り替えることができる。

減算器３４からのキャリー信号が「１」信号の場合には、乱数発生器５４は、乱数発生を中断し(正確には２７ＭＨｚクロック１周期分遅延させて)、セレクタ５６では減算器３４の出力が優先的に選択されるように構成されている。

レジスタ５７は、セレクタ５６の出力から、分周器５５の周期を増やすのか、あるいは減らすのかを示す極性信号（Ｖ＿ＤＩＲ）を抽出して、分周器５５へ出力する。また、レジスタ５８は、セレクタ５６の出力から、分周器５５の周期の変動幅を示す信号（Ｖ＿）ＶＡＬ）を抽出して出力する。なお分周器５５は、通常は１．３ＧＨｚの入力クロックを４８分周し、約２７ＭＨｚのクロックを出力する。

なお、図６の構成において、図２と同じ回路の動作は、実施の形態１と同じである。ただし、Ｎｕｍ値やＤｅｎ値が実施の形態１に記載した値と異なり、また出力クロックＣＬＫａが２７ＭＨｚとなっている点が異なる。

しかし、乱数発生器５４の動きを無視すれば、今の場合、１．３ＧＨｚのクロックから、正確に２７ＭＨｚのクロックが生成される。また、外乱は、時間平均をとれば、直流値は０であり、外乱により出力の周波数が変わることはない。周波数ジッタが発生するだけである。

図７は、可変デジタル分周回路５２（または分周器５５）の動作を示すタイミングチャートである。より具体的には、図７は、１．３ＧＨｚのクロックを分周器５５において分周し、２７ＭＨｚの出力クロックＣＬＫａを生成する様子を示すタイミングチャートである。

図７において、上から順に、逓倍器２３から入力される１．３ＧＨｚクロック信号、レジスタ５７から出力されるＶ＿ＤＩＲ信号、レジスタ５８から出力される２７ＭＨｚ信号、および分周器５５から出力される出力クロックＣＬＫａ（２７ＭＨｚ）信号が、示されている。

レジスタ５８からの出力が「０」の場合には、分周器５５は、入力クロック１．３ＧＨｚを４８分周して、約２７ＭＨｚの出力クロックＣＬＫａを出力する（図７において、出力クロックＣＬＫａの最初の出力サイクルがこれに相当する）。

分周器５５が４８分周している間に、Ｖ＿ＤＩＲおよびＶ＿ＶＡＬが変化し、結果として、カウント値を「４８」から「３」減らす指示が入力される。したがって、次のサイクルでは分周器５５は、入力クロック１．３ＧＨｚを４５分周して、約２７ＭＨｚの出力クロックＣＬＫａを出力する（図７において、出力クロックＣＬＫａの２番目の出力サイクルがこれに相当する）。

分周器５５が４５分周している間に、Ｖ＿ＤＩＲおよびＶ＿ＶＡＬが変化し、結果として、カウント値を「４８」から「４」増やす指示が入力される。したがって、次のサイクルでは分周器５５は、入力クロック１．３ＧＨｚを５２分周して、約２７ＭＨｚの出力クロックＣＬＫａを出力する（図７において、出力クロックＣＬＫａの３番目の出力サイクルがこれに相当する）。

上記において、乱数発生器５４からの信号により、カウント値が変化させられている。つまり、乱数発生器５４は、出力クロックＣＬＫａに外乱を発生させている。なお、当該外乱の大きさは、乱数発生器５４の設定により決められる。

上記一連の外乱発生処理により、所定の期間における出力クロックＣＬＫａの振動数は、２７ＭＨｚとなる。

可変デジタル分周回路５２の出力は、後段のＰＬＬ回路５３に入力され、内蔵されているＶＣＯを制御して、周波数比１：１の２７ＭＨｚのクロックを生成し、当該生成したクロックを、デコーダＬＳＩ５１の基準クロック（受信装置側基準クロック）として用いられるとともに、基準カウンタ１８に入力される。ＰＬＬ回路５３の周波数比は、実際には任意に選ぶことができる。

このように、ＰＬＬ回路５３を設けることにより、受信装置側基準クロックは、周波数は同一であるが、離散的なジッタがない、分散されたジッタを持つクロックに変換される。したがって、特定の周期を持つノイズが低減され、音声や映像信号の品質向上を実現できる。

上記の動作をまとめると、可変デジタル分周回路５２では、所定の分周比で分周されたクロックに、乱数発生器５４による外乱を発生させ、ジッタの周波数成分を分散させている。これにより、乱数発生器５４による上記外乱がなければたとえば低周波で発生したジッタを、高周波のジッタとして発生させることができる。そして、ＰＬＬ回路５３内のローパスフィルタにて、当該高周波のジッタを除去し、当該ジッタが除去されたクロックを基準クロックとしてＰＬＬ回路５３は出力している。

可変デジタル分周回路５２の分周比は、必ずしも本実施の形態に示した値をとる必要はない。たとえば、Ｎｕｍ値＝３８８３６、Ｄｅｎ値＝２６２１４４の値でも、同様な効果を得ることができる。この場合には、０．０００００３８のずれが生じる。しかし、受信装置５０のフィードバック系全体で基地局の基準時間情報（基地局側基準クロック）に同期しているので、最終的にはこのずれは補償される。

上記Ｎｕｍ値＝３８８３６、Ｄｅｎ値＝２６２１４４を用いると、同様に２７ＭＨｚから生成されるオーディオのサンプリング周波数の基準クロックと、同じ比率でクロックを調整することができ、受信装置５０全体の受信装置側基準クロックとオーディオクロックのずれを防ぐことができ、望ましい。

上記各実施の形態に係わる発明は、家庭用のデジタル放送受信装置（たとえば、ＳＴＢ（セットトップボックス）装置や、デジタル放送機能内蔵のデジタルＴＶ装置）、および当該各装置を備えるデジタル放送システムに適用できる。また、同様にデジタル放送受信機能を内蔵したテレビ放送記録装置（いわゆるレコーダ）等の、デジタル放送応用機器にも適用可能である。

実施の形態１に係わるデジタル放送受信装置の構成を示すブロック図である。実施の形態１に係わる可変デジタル分周回路の内部構成を示すブロック図である。実施の形態１における可変デジタル分周の動作を説明するためのタイミングチャートである。実施の形態２に係わるデジタル放送受信装置の構成を示すブロック図である。実施の形態３に係わるデジタル放送受信装置の構成を示すブロック図である。実施の形態３に係わる可変デジタル分周回路の内部概略構成を示すブロック図である。実施の形態３における可変デジタル分周の動作を説明するためのタイミングチャートである。

符号の説明

２アンテナ、３チューナ、４復調器、５システムデコーダ（基準時間情報検出部）、６オーディオデコーダ、７ＤＡ変換器、８スピーカ、９ビデオデコーダ、１０表示回路、１１表示素子、１２制御ＣＰＵ、１３位相比較器（差分検出部）、１８基準カウンタ（時間情報生成部）、２０，４０，５０デジタル放送受信装置、２１，４１，５１デコーダＬＳＩ、２２水晶発振子（固定周波数発振部）、２３逓倍器、２４，５２可変デジタル分周回路（可変デジタル分周部）、２５分周比制御回路（分周比制御部）、２６分周回路、３０，３２，５７，５８レジスタ、３１，５６セレクタ、３３加算器、３４減算器、３５，５５可変分周器（分周器）、４２，５３ＰＬＬ回路、５４乱数発生器（外乱発生器）。

Claims

基地局から送信されるデジタル放送を受信するデジタル放送受信装置において、
所定の固定周波数のクロックを発振する固定周波数発振部と、
前記固定周波数のクロックの周波数を逓倍して出力する第１のＰＬＬ回路と、
前記第１のＰＬＬ回路から出力されたクロックの周波数を分周比によりデジタル分周し、前記分周比を変更することができる可変デジタル分周部と、
前記基地局において基準となる基地局側基準クロックに関する情報であり、前記基地局から送信される基準時間情報を検出する基準時間情報検出部と、
前記デジタル放送受信装置における基準となる受信装置側基準クロックに関する情報である、時間情報を生成する時間情報生成部と、
前記基準時間情報と前記時間情報とから、前記基地局側基準クロックの周波数と前記受信装置側基準クロックの周波数との差分を検出する差分検出部と、
前記差分に基づいて前記分周比の変更を制御する分周比制御部とを、備えており、
前記時間情報生成部は、
前記可変デジタル分周部によりデジタル分周された周波数を有するクロックに基づいて前記時間情報の生成を行い、前記時間情報を前記差分検出部にフィードバックさせている、
ことを特徴とするデジタル放送受信装置。
前記分周比制御部は、
前記基地局側基準クロックの周波数に比べて前記受信装置側基準クロックの周波数が大きい場合には、前記可変デジタル分周部から出力されるクロックの周波数が小さくなるように前記分周比の変更を制御し、前記基地局側基準クロックの周波数に比べて前記受信装置側基準クロックの周波数が小さい場合には、前記可変デジタル分周部から出力されるクロックの周波数が大きくなるように、前記分周比の変更を制御する、
ことを特徴とする請求項１に記載のデジタル放送受信装置。
前記可変デジタル分周部は、
前記分周比制御部から送信される可変である第一の数と、第二の数との加算を行う加算器と、
前記加算器の加算結果と、固定である第三の数との減算を行う減算器と、
前記加算結果が前記第三の数以下である場合には、所定の正数により分周を行い、前記加算結果が前記第三の数を超える場合には、前記所定の正数を整数分だけ変化させた数により分周を行う分周器と、
前記加算結果が前記第三の数以下である場合には、前記加算結果を前記第二の数として保持し、前記加算結果が前記第三の数を超える場合には、前記減算器の減算結果を前記第二の数として保持するレジスタとを、備えている、
ことを特徴とする請求項１に記載のデジタル放送受信装置。
前記所定の固定周波数は、
前記基地局側基準クロックの周波数の整数倍では無い、
ことを特徴とする請求項１に記載のデジタル放送受信装置。
前記可変デジタル分周部からの出力クロックに同期した同期周波数を有するクロック出力し、前記同期周波数を有するクロックを前記時間情報生成部に入力させる第２のＰＬＬ回路を、さらに備えている、
ことを特徴とする請求項１に記載のデジタル放送受信装置。
デジタル放送の送信を行う基地局と、
前記請求項１ないし前記請求項５のいずれかに記載のデジタル放送受信装置とを、備えている、
ことを特徴とするデジタル放送システム。