KR19980042114A - 위상록루프회로를 갖는 시스템 - Google Patents

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KR19980042114A
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고자부로 구리타
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가나이 츠토무
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Abstract

위상록루프회로 갖는 시스템에 관한 것으로서, 외부에서 공급된 클럭신호와 동기한 클럭신호를 확실하게 안정적으로 발생시킬 수 있고 구성소자의 증가를 억제한 사용하기 편리한 시스템을 제공하기 위해, 제1의 전원전압의 공급을 제어하는 제1의 스위치, 제2의 전원전압의 공급을 제어하는 제2의 스위치, 제1의 전원전압에 의해서 동작하는 제1 회로와 제2의 전원전압에 의해서 동작하는 제2 회로를 갖는 PLL회로 및 PLL회로의 동작상태를 검출하고 검출결과에 따라서 PLL회로를 소정의 상태로 설정하는 설정회로를 마련하였다.
이러한 구성으로 하는 것에 의해, 확실하고 안정적으로 클럭신호를 발생시킬 수 있는 PLL회로를 구비한 반도체 집적회로 장치를 얻을 수 있고, 귀환루프를 반도체 집적회로 장치의 외부에 마련한 시스템에 있어서도 PLL회로에 의해 확실하게 클럭신호를 형성할 수 있게 된다.

Description

위상록루프회로를 갖는 시스템
본 발명은 위상록루프회로(이하, PLL(phase lock loop)회로라고 한다)를 갖는 시스템에 관한 것으로, 주로 PLL회로에 의해 클럭신호를 형성하고, 그 클럭신호에 따라서 동작하는 논리회로를 갖는 COMS게이트 어레이 등의 반도체 집적회로 장치를 포함하는 시스템에 이용해서 유효한 기술에 관한 것이다.
클럭신호와 동기해서 동작하는 논리회로가 알려져 있다. 상기 클럭신호를 발생하는 회로로서는 IEEE Journal of Solid-State Circuits)Vol. SC-22, No.2(1987년)PP. 255-261에 개시된 것이 있다. 또, PLL회로는 예를 들면 일본국 특허공개공보 평성 5-284014호 및 일본국 특허공개공보 평성 5-315948호에 개시되어 있다.
본원 발명자는 반도체 집적회로 장치에 내장한 PLL회로를 사용해서 클럭신호를 발생시킨 경우, 다음과 같은 문제를 갖는 것을 발견하였다.
PLL회로는 위상비교회로, 전압제어발진기 및 상기 위상비교회로로부터의 출력에 따라서 상기 전압제어발진기에 대한 제어전압을 형성하는 제어회로를 갖는다. 상기 위상비교회로는 기준클럭신호와 전압제어발진기에서 출력된 클럭신호를 비교한다. 본원 발명자가 검토한 바로는 전압제어발진기로부터의 클럭신호를 위상비교회로로 공급하는 귀환루프가 전기적으로 절단되는 경우가 있고, 이 경우에는 PLL회로에서 원하는 클럭신호가 얻어지지 않는다는 것이 판명되었다. 본 발명자의 검토에 의해서 판명된 귀환루프가 전기적으로 절단되는 상황을 다음에 설명한다.
1) PLL회로를 내장한 반도체 집적회로 장치로 외부에서 기준클럭신호를 공급함과 동시에 상기 반도체 집적회로 장치에서 출력되는 귀환클럭신호를 상기 반도체 집적회로 장치의 외부에 마련한 귀환루프를 거쳐서 상기 반도체 집적회로 장치로 공급하도록 한 경우, 반도체 집적회로 장치에 내장되는 전압제어발진기 등은 소자의 성능 향상에 의해 상한주파수는 높아지는 경향에 있는데 반해, PLL의 귀환루프는 외부의 신호경로로서 귀환루프에서의 전달가능한 상한 주파수는 제한되어 낮아진다.
그 때문에, 상기 반도체 집적회로 장치로의 예를 들면 전원투입 직후에 있어서는 전압제어발진기는 프리런주파수에서 발진동작을 개시하지만, 그 전압제어발진기의 출력이 상기 외부신호경로를 거쳐서 위상비교기로 귀환신호로서 입력될 때까지의 동안(귀환루프가 전기적으로 전달되어 있는 동안) 위상비교기에서는 발진이 실행되고 있지 않다고 간주해서 그것에 대응한 위상비교기결과를 출력하고, 전압제어발진기에 대한 제어전압을 형성하는 제어회로를 구성하는 차지펌프회로를 거쳐서 필터용량을 차지업시킨다. 이 결과, 전압제어발진기는 그 발진주파수를 점차 높게 하고 그 발진주파수가 상기 귀환루프에서의 신호전달경로의 상한 주파수를 초과해버리면, 위상비교기에서는 상기와 같이 전압제어발진회로가 상한 부근의 고주파수에서 발진동작을 하고 있음에도 불구하고 더 이상 귀환루프를 거쳐서 상기 전압제어발진기의 출력이 귀환되지 않게 되어 버린다. 이 결과, 상기 발진주파수를 높게 하는 위상비교결과를 계속해서 출력하게 되어 클럭신호를 출력할 수 없게 되므로, 이러한 클럭신호에 따른 회로시퀸스동작을 실행할 수 없게 된다는 폭주상태에 빠지게 된다. 귀환루프를 반도체 집적회로 장치의 내부에 마련하도록 하면 이 문제를 해결할 수 있을 것처럼 생각된다. 그러나, 반도체 집적회로 장치내에 귀환루프를 형성하고자 하면 귀환루프를 구성하는 소자의 특성이 반도체 집적회로 장치의 제조시에 변동하기 때문에 반도체 집적회로 장치는 그것에 공급되는 기준클럭신호에 대응한 클럭신호를 출력하는 것이 곤란하게 된다. 이 결과, 반도체 집적회로 장치의 출력클럭신호에 따라서 동작하는 회로는 기준클럭신호와는 다른 타이밍에서 동작하게 되어 버린다.
2) 또, 서로 다른 분주비의 분주회로를 여러개 PLL회로에 마련하고 분주회로를 선택하는 것에 의해서 귀환루프를 거쳐서 위상비교회로로 공급하는 귀환클럭신호의 주파수를 선택하는 경우에도 귀환루프의 전기적인 절단이 발생한다. 즉, 원하는 분주회로를 선택할 때까지의 동안에는 귀환루프를 거쳐서 위상비교회로로 귀환클럭신호가 공급되지 않는다. 그 때문에, 위상비교회로는 발진주파수를 높게 하는 위상비교결과를 계속해서 출력하게 되고 이 출력클럭신호에 따라서 동작하는 회로는 폭주상태에 빠지게 된다.
원하는 분주회로를 선택하고 나서 상기 위상비교회로를 활성화하는 것에 의해서 이 문제를 해결할 수 있지만, 그를 위해서는 위상비교회로의 활성화를 제어하는 제어신호를 형성할 필요가 있다.
3) 또, PLL회로로 공급하는 동작전압이 다종류인 경우에도 귀환루프의 전기적인 절단이 발생하는 경우가 있다. 예를 들면, PLL회로를 구성하는 전압제어발진회로 등이 요구하는 전원전압과 PLL회로의 출력클럭을 다른 반도체 집적회로 장치로 전달하는 버스인터페이스가 요구하는 전원전압이 다른 경우가 있다. 이 경우, PLL회로의 클럭출력부에 버스인터페이스기능을 마련하고자 하면 PLL회로에는 적어도 2종류의 전원전압을 공급하게 된다. 여기에서, 예를 들면 클럭출력부에 공급하는 전원전압의 투입이 전압제어발진회로 등에 공급하는 전원전압의 투입보다 지연되면 클럭출력부로부터의 귀환클럭신호가 귀환루프를 거쳐서 위상비교회로로 공급되는 것이 지연된다. 그 때문에, 귀환루프가 전기적으로 전달된 상태가 발생하게 된다. 결과로서, 이 클럭신호에 따라서 동작할 반도체 집적회로 장치의 폭주로 된다.
전원전압의 투입순서에 제한을 마련하는 것에 의해서 이 문제를 회피할 수 있지만, 사용방법에 제한이 생기게 되어 바람직하지 않다.
본 발명의 목적은 외부에서 공급된 클럭신호와 동기한 클럭신호를 확실하게 안정적으로 발생시킬 수 있는 PLL회로를 구비한 반도체 집적회로 장치를 제공하는 것이다.
본 발명의 다른 목적은 PLL회로를 구비한 반도체 집적회로 장치를 갖는 시스템으로서, 사용하기 편리한 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 PLL회로를 구비한 반도체 집적회로 장치를 갖는 시스템으로서, 구성소자의 증가를 억제한 사용하기 편리한 시스템을 제공하는 것이다.
본 발명의 상기 및 그밖의 목적과 신규한 특징은 본 명세서의 기술 및 첨부도면으로부터 명확하게 될 것이다.
도 1은 본 발명에 관한 클럭발생회로의 1실시예를 도시한 블럭도,
도 2는 본 발명에 관한 클럭발생회로의 다른 1실시예를 도시한 블럭도,
도 3는 본 발명에 관한 클럭발생회로의 또 다른 1실시예를 도시한 블럭도,
도 4는 본 발명에 관한 반도체 집적회로 장치의 1실시예를 도시한 블럭도,
도 5는 클럭발생회로를 갖는 반도체 집적회로 장치를 사용한 시스템의 블럭도,
도 6은 도 5의 동작을 도시한 파형도,
도 7은 클럭발생회로를 갖는 반도체 집적회로 장치, 프로세서 반도체 집적회로 장치, 네트워크 반도체 집적회로 장치, 메모리제어 반도체 집적회로 장치 및 메모리를 갖는 시스템의 블럭도,
도 8은 도 7의 동작파형도,
도 9는 전압제어 발진회로의 회로구성도,
도 10의 (A)∼도 10의 (C)의 도 9의 동작파형도,
도 11a 및 도 11b는 프로세서 반도체 집적회로 장치의 1예를 도시한 블럭도,
도 12는 도 11의 동작파형도,
도 13은 위상비교회로의 회로구성도.
본 원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
본 발명의 PLL회로는 기준클럭신호와 내부클럭신호를 위상비교기에 의해 비교하고, 그 출력에 따라서 차지펌프회로에 의해 차지업 또는 디스차지전류를 형성해서 필터용량을 구동하고, 이러한 필터용량의 유지전압에 의해 전압제어발진기의 발진주파수의 제어를 실행하고, 발진출력에 따라서 상기 내부클럭신호를 형성하는 분주회로를 포함하는 PLL회로로서, 상기 필터용량의 유지전압이 소정 전압 이상으로 된 것을 검출하는 전압검출회로와 이러한 전압검출회로의 검출출력에 따라 상기 필터용량의 유지전압을 소정 전위까지 강제적으로 저하시키는 기능을 갖는다.
또, 본 발명의 시스템은 적어도 제1의 전원전압과 제2의 전원전압을 받는 것에 의해서 동작하는 PLL회로, 상기 PLL회로의 상태를 검출하고 상기 PLL회로가 소정의 상태가 아닐 때 상기 PLL회로를 세트하는 설정회로를 갖는 반도체 집적회로장치, 상기 반도체 집적회로 장치로 상기 제1의 전원전압을 공급하기 위한 제1의 스위치회로 및 상기 반도체 집적회로 장치로 상기 제2의 전원전압을 공급하기 위한 제2의 스위치회로를 갖는다.
또, 본 발명의 시스템은 위상비교회로, 전압제어발진기, 위상비교회로로부터의 출력에 따라서 상기 전압제어발진기를 제어하는 제어회로, 상기 위상비교회로로 기준클럭신호를 공급하기 위한 제1의 외부단자, 상기 위상비교회로로 귀환클럭신호를 공급하기 위한 제2의 외부단자, 상기 전압제어발진기로부터의 출력에 따른 귀환클럭신호를 출력하기 위한 제3의 외부단자를 갖는 반도체 집적회로 장치 및 상기 반도체 집적회로 장치의 외부에 마련되어 상기 제2의 외부단자와 상기 제3의 외부단자를 접속하는 귀환신호선을 갖는 시스템으로서, 상기 위상비교회로, 상기 제어회로, 상기 전압제어발진기 및 상기 귀환신호선으로 구성되는 PLL회로의 상태를 검출하고 상기 PLL회로가 소정의 상태가 아닐 때 상기 PLL회로를 세트하는 설정회로가 마련되어 있다.
또, 본 발명의 반도체 집적회로 장치는 기준클럭신호와 귀환클럭신호의 위상차를 검출하는 위상비교회로, 전압제어발진기, 위상비교회로로부터의 출력에 따라서 상기 전압제어발진기를 제어하는 제어회로, 상기 전압제어발진기로부터의 출력을 받고 서로 다른 여러개의 주파수중의 하나의 주파수의 클럭신호를 귀환클럭신호로서 위상비교회로로 공급하는 선택회로를 갖는 PLL회로 및 상기 PLL회로의 상태를 검출하고 상기 PLL회로가 소정의 상태가 아닐 때 상기 PLL회로를 세트하는 설정회로를 포함한다.
도 1에는 본 발명에 관한 클럭발생회로의 1실시예의 블럭도가 도시되어 있다. 특히 제한되지 않지만, 기준으로 되는 외부클럭신호CKIN은 외부단자P1을 거쳐서 반도체 집적회로 장치LSI1에 폐치된다. 이 외부단자P1에서 입력된 클럭신호는 입력버퍼 B1을 거쳐서 위상비교기(1)의 한쪽의 입력에 공급된다. 이 위상비교기(1)의 출력신호는 차지펌프회로(2)로 전달되고, 여기에서 차지업 또는 디스차지전류가 형성된다. 이 차지펌프회로(2)에서 형성된 전류는 필터용량(3)으로 전달되고 여기에서 평활된다. 즉, 직류제어전압VF로 변환된다. 이 제어전압VF는 전압제어발진기(VCO)(4)의 제어단자에 입력된다. 전압제어발진기(4)의 출력신호는 클럭분배기(5)를 거쳐서 내부회로로 주파fv의 클럭신호를 분배시킨다.
상기 클럭분배기(5)의 1개의 출력신호는 분주회로(6)에 의해 분주되어 출력버퍼B3을 거쳐서 외부단자P3에서 출력된다. 이 외부로 출력된 신호는 외부배선을 거쳐서 외부단자P2에 입력되고, 상기 입력버퍼B1과 동일한 입력버퍼B2를 거쳐서 상기 위상비교기(1)의 다른쪽의 입력으로 귀환된다. 이것에 의해, 내부클럭신호CK는 상기 외부에서 공급된 클럭신호CKIN에 대해서 N배의 주파수fv로 된다. 특히 제한되지 않지만, 상기 외부단자P3에서 출력되는 클럭신호CKFB는 도시하지 않는 다른 반도체 집적회로 장치 LSI2의 클럭신호에 이용된다.
대형의 컴퓨터등에서는 가능마다 회로블럭이 나뉘어져 있고, 각각이 1개의 반도체 집적회로 장치로 구성된다. 각각의 반도체 집적회로 장치가 각 신호처리를 담당하고 여러개의 반도체 집적회로 장치가 공동으로 동작하는 것에 의해, 원하는 정보처리동작이 실행된다. 이 경우, 상기 여러개의 반도체 집적회로 장치와의 사이에서의 신호수수를 고속으로 실행하기 위해 서로 동기해서 동작시킬 필요가 있다. 이와 같이, 서로 신호의 수수를 실행하는 반도체 집적회로 장치에 있어서는 예를 들면 한쪽에 클럭발생회로를 내장시키고, 이러한 클럭발생회로에서 형성된 클럭신호와 동기한 클럭신호를 다른쪽의 반도체 집적회로 장치에 공급할 필요가 있다. 상기 클럭발생회로를 내장한 반도체 집적회로 장치 LSI1에서는 내부의 위상비교기에 의해 위상비교를 실행해서 기준으로 되는 클럭신호와의 동기화를 도모하는 것이다. 적어도 2개의 반도체 집적회로 장치 사이에서 보다 완전에 가까운 상태로 클럭신호를 동기화시키기 위해서는 클럭발생회로에서 형성된 클럭신호를 외부단자(P3)에서 출력시키고, 이러한 출력된 클럭신호와 상기 기준클럭신호를 동일한 회로로 이루어지는 입력버퍼(B1, B2)를 거쳐서 상기 위상비교기에 입력하는 것이 바람직하다. 이것에 의해, 상기 기준클럭신호CKIN과 출력된 클럭신호CKFB를 보다 완전에 가까운 상태로 동기화시킬 수가 있다.
이 실시예에서는 상기 전압제어발진기(4)에서의 발진주파수가 상기 클럭분배기, 분주기 및 외부단자와 외부배선경로로 이루어지는 신호전달경로의 상한 주파수를 초과한 경우에 발생하는 상기와 같은 폭주상태의 검출과 그 해제를 실행해서 정상적인 동작상태로 복귀시키기 위해 다음과 같은 회로가 부가된다.
상기 필터용량(3)의 유지전압VF는 전압검출수단(7)에 의해 이상상태의 검출이 실행된다. 즉, 전압검출수단(7)은 상기 필터용량(3)의 유지전압VF가 비반전입력(+)에 공급되고, 검출할 전압VR이 반전입력(-)에 공급된 전압비교기(71)로 구성된다. 상기 전압VR은 상기 전압제어발진기(4)에 있어서 형성될 발진 주파수에 대응한 제어전압VF에 비해 충분히 높은 소정 전압으로 된다. 즉, 통상의 PLL에서는 있을 수 없는 높은 전압으로 된다.
상기 전압검출수단(7)의 출력신호는 상기 필터용량(3)의 방전수단(8)로 전달된다. 방전수단(8)은 플립플롭회로(81)과 그의 출력에 따라 스위치제어되는 MOSFET Q1로 이루어지고, 이러한 MOSFET Q1이 상기 필터용량(3)의 방전경로를 형성하도록 된다. 상기 플립플롭회로(81)의 클럭단자 CK에는 특히 제한되지 않지만 상기 위상비교기(1)의 한쪽의 입력에 공급되는 기준클럭신호가 공급된다.
전원투입 직후에 있어서 상기 필터용량(3)에 과잉으로 차지업이 실행되어 전압제어발진기(4)의 발진주파수가 귀환루프의 상한 주파수를 초과하는 이상상태가 발생하면, 이러한 필터용량(3)의 유지전압VF의 이상을 상기 전압검출수단에 의해 검출하고, 클럭신호CKIN와 동기해서 플립플롭회로(81)을 반전시키고, 스위치 MOSFET Q1을 온상태로 해서 필터용량(3)을 강제적으로 방전시킨다. 상기 클럭신호CKIN의 다음의 주기에 있어서도 상기 유지전압VF가 검출전압VR보다 높으며, 상기 플립플롭회로(81)이 세트상태를 유지해서 상기 방전동작을 계속한다. 상기 클럭신호CKIN의 다음의 주기에 있어서 상기 유지전압VF가 검출전압VR보다 낮아지면 상기 플립플롭회로(81)이 리세트되고 상기 방전동작이 정지해서 필터용량(3)은 차지펌프회로의 출력에 따른 유지전압VF를 형성하고 PLL의 제어상태에 들어간다.
즉, 상기 검출수단(7)과 방전수단(8)은 상기와 같은 PLL이 이상 상태로 되었을 때 응답해서 상기 이상 상태에서의 유지전압VF를 저하시키고, PLL이 일단 정상상태로 되면 상기 전압비교기(71)의 출력은 로우레벨로 되고, 플립플롭회로(81)은 리세트상태인 채로 되어 상기 스위치 MOSFET Q1을 오프상태로 해서 상기과 같은 방전동작을 실행하는 일은 없다.
도 2에는 본 발명에 관한 클럭발생회로의 다른 1실시예의 블럭도가 도시되어 있다. 이 실시예에서는 전압제어발진기(40)의 구성이 다음과 같이 된다. 상기 필터용량(3)의 유지전압VF는 전압전류변환기(41)에 의해 전류신호로 된다. 또, 상기 유지전압VF는 전압증폭회로(42)를 거쳐서 필터용량(43)을 구동시킨다. 이 필터용량(43)의 유지전압VA는 전압전류변환기(44)에 의해 전류신호로 된다. 상기 2개의 전압전류변환기(41)과 (44)에 의해 형성된 전류신호는 가산기(45)에 의해 가산되어 전류제어발진기(46)의 제어전류로 된다.
이 실시예에서는 상기 필터용량(3)의 유지전압VF를 전압전류변환기(41)에 의해 직접 전류로 변환하는 응답이 빠른 고속경로 및 상기 전압VF를 전압증폭기(42)에 의해 증폭하고 그것에 의해 구동되는 필터용량(43)의 유지전압VA를 전압전류변환기(44)에 의해 전류로 변환하는 응답이 느린 저속경로를 구성하고, 그 합성출력에 따라 발진주파수의 제어가 실행된다. 이 경우, 응답이 빠른 고속경로의 이득을 작게 하고, 응답이 느린 저속경로의 이득을 크게 설정하는 것에 의해, 넓은 동작범위에서의 안정한 PLL동작을 실행히키도록 하고 있다.
이 실시예에 있어서도 상기와 같은 이상 동작의 검출과 그의 해제를 실행하는 회로가 부가된다. 이 경우, 상기 PLL을 지배적으로 제어하는 저속경로에 대해서 상기 전압검출수단(7)과 방전수단(8)이 마련된다. 즉, 전압비교기(71)은 상기 필터용량(43)의 유지전압VA와 전압VR을 비교하는 것으로서, 플립플롭회로(81)의 출력에 따라 제어되는 스위치 MOSFET Q1은 상기 필터용량(43)의 방전경로를 형성하도록 접속된다.
도 3에는 본 발명에 관한 클럭발생회로의 또 다른 1실시예의 블럭도가 도시되어 있다. 이 실시예에서는 전압검출수단(7)에 2개의 전압비교기(71)과 (72)가 사용된다. 전압비교기(71)에는 상기와 같이 이상상태를 검출하는 제1의 전압 V1이 공급된다. 전압비교기(72)에는 방전수단(8)의 방전동작을 정지시키는 제2의 전압 V2가 인가된다. 그리고, 방전수단(8)의 플립플롭회로(81)은 세트/리세트형의 플립플롭으로 된다. 상기 전압비교기(71)은 전압V1보다 필터용량(3)의 유지전압VF가 높아졌을 때에 하이레벨의 출력신호를 형성하도록, 비반전입력(+)에는 상기 검출할 유지전압VF가 인가된다. 이것에 대해서, 전압비교기(72)는 필터용량(3)의 유지전압VF가 제2의 전압V2보다 낮아진 것을 검출했을 때 상기 플립플롭회로(81)을 리세트시키기 위해, 바꿔말하면 상기와 같이 VFR2일 때 하이레벨의 출력신호를 형성하도록, 비반전입력(+)에는 제2의 전압V2가 인가되고, 반전입력(-) 에는 상기 검출할 유지전압VF가 인가된다.
이 실시예의 전압검출수단(7)은 상기 전압 V1과 V2로 이루어지는 히스테리시스특성을 갖고 전압비교동작을 실행하며, 상기 플립플롭회로(81)의 세트/리세트를 제어해서 상기 필터용량(3)의 방전동작을 실행하도록 하는 것이다. 이와 같은 방전제어에 의해 전원투입시 등에 있어서 필터용량(3)의 유지전압이 이상(異常)하게 높아지더라도 그것에 응답해서 PLL이 정상적으로 동작하는 회복동작을 실행시킬 수 있다. 이 실시예의 전압검출수단은 도 2의 실시예의 회로에도 적용할 수 있는 것이다.
도 4에는 본 발명에 관한 반도체 집적회로장치의 1실시예의 블럭도가 도시되어 있다. 동일 도면의 각 회로블럭은 실제의 반도체기판상에 있어서의 기하학적인 배치에 맞춰 도시되어 있다. 동일도면의 각 회로블럭은 공지된 반도체 집적회로의 제조기술에 의해 단결정 실리콘과 같은 반도체기판상에 있어서 형성된다.
동일 도면에 있어서, (9)는 반도체칩이고, (10)은 내부회로이고, (11)은 클럭발생회로CPG이고, (12) 및 (13)으로 이루어지는 온칩RAM과 그 이외의 논리회로부에 의해 구성된다. 상기 클럭발생회로(11)은 상기 도 1∼도 3과 같은 PLL회로로 구성된 것이다. 또, 상기 온칩RAM(12) 및 (13)은 RAM매크로에 의해 구성된다. 상기 내부회로(10)이 형성되는 영역중 RAM블럭 이외에는 전면적인(all over) 게이트영역으로 되어 있고, 그 결선의 설계에 따라 각각의 기능이 실현된다. 이 영역의 확대패턴(16)과 같이 MOSFET가 전면적으로 배치되어 있다. 상기 반도체칩(9)의 주변부에는 본딩패드(15)가 마련되고, 이러한 본딩패드(15)와 내부회로(10) 사이에는 입출력회로부(14)가 마련된다. 논리회로부는 각각의 용도에 따른 기능을 실현하기 위한 회로가 형성된다.
상기 클럭발생회로(11)은 상기 RAM매크로와 마찬가지로 전용적으로 설계된 회로소자에 의해 구성되는 것이라도 좋다. 또, 이러한 반도체 집적회로장치(9) 및 그것과 신호의 수수를 실행하는 다른 반도체 집적회로 장치에 대해서 상기 클럭발생회로(11)에 의해 형성된 클럭신호에 의해 동작시키도록 해도 좋다. 이러한 기능을 위해 외부단자에 접속되는 본딩패드(15)를 거쳐서 귀환루프의 일부가 구성된다.
도 5에는 본 발명을 적용한 시스템의 블럭도가 도시되어 있다, 동일 도면에 있어서, 클럭LSI는 주지된 반도체 제조기술에 의해서 1개의 반도체기판상에 형성된 반도체 집적회로장치이다.
기준클럭신호CKIN-P 및 CKIN-N(여기에서, -P 및 -N은 서로 역위상의 신호를 나타내고 있다. 이하의 설명에 있어서도 동일한 의미이다.)는 외부단자를 거쳐서 P채널 MOSFET P1∼P3과 N채널 MOSFET N1∼N2에 의해 구성된 입력버퍼 BF1로 공급되고, 입력버퍼 BF1의 출력은 P채널 MOSFET P4와 N채널 MOSFET N3에 의해 구성된 입력버퍼 BF2를 거쳐서 위상비교기PD의 한쪽의 입력으로 클럭신호CIN으로서 공급되고 있다. 이 위상비교기PD의 다른쪽의 입력단자에는 상기 입력버퍼 BF1과 동일한 구성으로 된 입력버퍼 BF3과 상기 입력버퍼 BF2와 동일한 구성으로 된 입력버퍼 BF4를 거쳐서 귀환클럭신호CFB가 공급된다. 이 귀환클럭신호CFB는 이 반도체 집적회로 장치의 외부에 마련된 귀환신호용 귀한신호선BL1, BL2와 외부단자를 거쳐서 상기 반도체 집적회로 장치에서 공급된다. 이와 같이, 외부에 마련된 귀환신호선을 사용하고 또한 입력버퍼 BF1과 BF3을 동일하게 하고, 또 입력버퍼 BF2와 BF4를 동일하게 하는 것에 의해, 기준클럭신호용 외부입력단자에서의 클럭신호와 귀환클럭신호용 외부입력단자에서의 클럭신호를 일치시키는 것이 가능하게 된다.
위상비교기는 상기 CIN과 다른 한쪽의 신호CFB의 위상을 비교하고, CIN의 위상이 CFB보다 진행해 있으면 오차신호UP를, 지연되어 있으면 오차신호DWN을 출력한다. 차지펌프회로CH는 그 UP, DWN을 받고 용량 CF를 충방전하는 것에 의해 필터전압VF를 제어한다.
용량CF가 접속된 노드에는 VF의 전압을 검지하고, 임의의 전압V1보다 높아졌을 때 강제적으로 그 노드를 방전하고, 임의의 전압V2보다 낮아졌을 때 방전을 정지시키는 검지방전회로가 접속되어 있다. 이 회로는 저항소자R1, R2, R3에 의해 구성된 분압회로, 이 분압회로에 의해 형성된 전압V1, V2와 상기 필터전압VF를 비교하는 비교기CMP1, CMP2, 상기 비교기의 출력에 따라서 세트/리세트되는 플립플롭회로FF 및 플립플롭회로FF의 출력에 따라서 온/오프제어되는 스위치MOSFET N4에 의해서 구성되어 있다.
동일 도면에 있어서, VCO는 전압제어발진회로로서, 필터전압VF에 따른 주파수에서 발진하여 발진신호CK를 출력한다. 이 발진신호CK는 서로 분주비가 다른 분주기DV1, DV2, DV3을 거치는 것에 의해 여러가지 주파수의 신호CK8, CK4, CK2가 생성되어 출력버퍼로 공급된다. 분주기DV1에 의해서 생성된 신호CK8에 대해서 살펴보면, 그 신호CK8은 출력버퍼 BF6∼BF7, BF9∼BF10으로 공급되고, 또 이들 출력버퍼의 출력은 출력버퍼 BI1∼BI4로 공급된다. 다른 분주기에 관해서도 2종류의 출력버퍼가 마련되어 있다.
도면에서 이해되는 바와 같이, 출력버퍼BI1B∼I4를 제외한 다른 회로에는 그 전원전압으로서 전압VDD가 스위치SW1을 거쳐서 공급되고, 출력버퍼BI1∼BI4에는 그의 전원전압으로서 전압VTT가 스위치SW2를 거쳐서 공급된다. 특히 제한되지 않지만, 전압VTT는 전압 VDD보다 낮은 값으로 되어 있다. 이와 같이 하는 것에 의해, 클럭신호의 진폭을 작게 해서 고속의 클럭신호의 전송을 할 수 있도록 되어 있다. 관점을 달리하면, 상기 출력버퍼BI1∼BI4는 저진폭을 위한 인터페이스회로로 볼 수도 있다.
이 반도체 집적회로 장치에서 형성된 클럭신호는 전원전압VTT가 급전된 출력버퍼를 거쳐서 반도체 집적회로 장치의 외부로 출력된다. 본 실시예에 있어서는 클럭신호가 공급되는 반도체 집적회로 장치에 대해서 1대 1의 관계로 출력퍼버가 마련되어 있다.
여러개의 클럭신호중, 1/8분주기를 거친 1개의 신호CK8-P, CK8-N이 귀환신호CKFB-P, CKFB-N으로 되고, CKIN-P, CKIN-N과 마찬가지로 입력버퍼를 거쳐서(신호 CFB)위상비교기로 되돌아 가서 PLL의 귀환루프를 형성한다.
이것에 의해, PLL은 위상비교기의 입력인 CIN과 CFB와의 위상 및 주파수가 일치하도록 내부를 제어하므로, VCO는 타이밍신호(기준클럭신호)의 8배의 주파수에서 발진하고, 그 발진신호CK를 1/8분주한 신호CK8은 타이밍신호와 동일한 주파수로 되어 출력버퍼 및 입력버퍼를 거쳐서 귀환된 점에서 위상이 일치하도록 인입되어 그 상태를 유지한다.
본 구성에서는 CKIN-P, CKIN-N에서 CIN까지와 CKFB-P, CKFB-N에서 CFB까지의 구성이 동일하므로 CKIN-P, CKIN-N과 CKFB-P, CKFB-N(즉 CK8-P, CK8-N)에서의 위상도 일치하게 되고, 또 발진신호 CK에서 분주기 및 출력버퍼를 거쳐서 출력하는 지연(delay)을 일치시키는 것에 의해 모든 클럭신호의 위상이 CKIN-P, CKIN-N과 일치하게 된다.
전원VT는 스위치SW2를 거쳐서 동일 도면에 도시되어 있는 반도체 집적회로 장치로 전원전압VTT로서 공급되고, 전원VD는 스위치SW1을 거쳐서 동일 도면에 도시되어 있는 반도체 집적회로 장치로 전원전압VDD로서 공급된다. 또, 전원전압VDD및TTT는 동일 도면에 도시되어 있지 않은 반도체 집적회로 장치에도 스위치SW1 및 SW2의 투입에 의해서 공급된다.
도 6에는 도 5에 도시한 클럭LSI에 있어서 스위치SW1 및 SW2를 온으로 하는 것에 의해 전원전압VDD, VTT를 투입했을 때의 각 부의 동작파형이 도시되어 있다.
초기상태에서는 외부에서 인가되는 타이밍신호(기준클럭신호)CKIN-P, CKIN-N만이 입력되고 있지만, 전원전압VDD, VTT를 투입하기 전이므로 전원전압VDD, VTT는 모두 회로의 접지레벨이고 모든 신호가 접지레벨로 되어 있다.
스위치SW1을 온상태로 해서 VDD가 투입되면,VTT가 급전되는 출력버퍼 이외의 회로가 동작을 개시한다. 즉, CKIN-P, CKIN-N을 받는 입력버퍼가 동작하여 위상비교기로 신호CIN을 출력한다. 위상비교기에서는 CIN만이 입력되므로 오차신호UP를 출력하고 차지펌프는 용령CF를 충전하여 필터전압VF가 상승한다. 그렇게 하면, VCO는 VF에 따른 발진주파수에서 발진하므로, 발진신호CK는 서서히 주파수가 증가하고, CK를 1/8분주한 신호CK8도 마찬가지로 주파수가 증가해 간다.
그러나, 귀환신호선BL1, BL2를 거쳐서 클럭신호CK8을 이 LSI로 공급하는 출력버퍼에는 아직 전원전압 VTT가 공급되어 있지 않기 때문에 클럭신호CK8-P, CK8-N 및 귀환클럭신호CKFB-P, CKFB-N은 접지레벨상태 그대로 이고, 위상비교기에 입력하는 신호CKF도 접지레벨에서 변화하지 않기 때문에 PLL에 있어서의 귀환루프가 절단되어 부귀환제어가 효과 없는 상태로 되어 제어전압VF는 계속해서 상승한다.
이렇게 되면, 일반적으로는 VF의 전압이 VDD까지 도달한 이상상태의 동작점에서 정상상태로 되어버리지만, 본 실시예의 클럭LSI에서는 제어전압VF의 전압을 검지하고, 임의의 전압V1 보다 높아졌을 때 강제적으로 필터전압CF를 방전하고, 입의의 전압V2보다 낮아졌을 때 방전을 정지하는 수단이 구비되어 있다. 그 때문에, VF의 전압이 V1보다 높아지면 CF를 방전하므로, VF의 전압이 하강해서 CK 및 CK8의 주파수가 감속하게 된다.
그리고, VF의 전압이 V2보다 낮아지면 CF의 방전이 정지하고, 재차 VF의 전압이 상승하게 된다. 따라서, 본 실시예의 클럭LSI에서는 전원전압 VTT가 투입될 때까지 VF의 전압이 상승과 하강을 반복하는 동작으로 된다.
다음에, 스위치SW2가 온상태로 되고 전원전압 VTT가 투입되면 VTT가 공급되고 있는 출력버퍼가 동작을 개시하므로, LSI외부로 클럭신호를 출력할 수 있는 상태로 된다.
그러나, 도 6에 도시한 예에서는 제어전압VF의 전압이 높을 때 VTT가 투입되었기 때문에 VCO는 고주파에서 발진하고 있고, 그곳을 분주한 CK8의 주파수도 출력버퍼의 동작주파수보다 높아져 있기 때문에 출력버퍼가 스택되어 버리고, CK8-P, CK8-N은 접지레벨에서 변화하지 않고 PLL에 있어서의 귀환루프가 절단되어 부귀환제어가 효과 없는 상태에서 벋어날 수 없어 VF의 전압은 계속해서 상승하고 있다. 또한, 스택이라는 것은 클럭신호의 전위변화가 너무 빨라져 실질적으로 클럭신호가 변화하고 있지 않다고 간주할 수 있는 상태를 말한다.
반도체 집적회로 장치에 구비된 상기 검지방전회로는 제어전압VF의 전압이 V1보다 높아지면 용량CF를 방전한다. 이것에 의해 제어전압VF의 전압이 하강하고 VCO의 발진주파수가 감소하여 출력버퍼의 동작주파수보다 CK8의 주파수가 낮아지고 난 후 출력버퍼가 정상적으로 동작해서 CK8-P, CK8-N의 레벨변화가 발생하게 되고, 그것을 받아서 귀환클럭신호CFB도 위상비교기로 공급되게 된다.
그리고, VF의 전압이 V2보다 낮아지면 CF의 방전이 정지하고, 그 후 PLL로서 정상적인 인입동작을 개시해서 정상상태로 안정화될 수 있다.
이와 같이, 전원전압 VTT의 투입이 지연되어도 원하는 주파수의 클럭신호를 형성할 수 있다. 즉, 전원전압의 투입순서를 고려하지 않아도 원하는 주파수의 클럭신호를 형성할 수 있다. 따라서, 다른 반도체 집적회로 장치로의 전원공급의 타이밍을 고려하는 것만으로 양호하게 된다.
도 7에는 상기 도 5에 도시한 클럭LSI를 사용해서 여러개의 반도체 집적회로 장치와 동기한 클럭을 분배하는 멀티프로세서시스템의 예가 도시되어 있다.
시스템 전체의 기준으로 되는 클럭신호는 예를 들면 수정발진기OSC에 의해서 형성된다. 이 수정발진기로부터의 클럭신호는 PLL을 사용해서 동기한 클럭신호를 출력하는 클럭LSI(반도체 집적회로 장치)1로 공급된다. 이 클럭LSI1의 출력은 마찬가지로 PLL을 사용해서 동기한 클럭신호를 형성하는 클럭LSI(반도체 집적회로 장치)10, 20으로 공급된다. 프로세서 LSI(후에 도 11a를 사용해서 프로세서 LSI의 1예가 설명된다), 네트워크LSI, 메모리제어LSI등으로 공급되는 클럭신호는 이와 같이 클럭LSI1과 클럭LSI10, LSI20의 2단 구성으로 형성되어 분배된다.
클럭신호에 따라서 동작하는 각 LSI는 그 내부에서의 클럭라인을 명기하고 있지 않지만, 프로그램을 실행하는 프로세서LLSI11∼LSI13, LSI21∼LSI23이나 LSI간의 데이타를 관리하는 네트워크 LSI14, LSI24에서는 입력된 클럭신호에서 PLL을 사용해서 주파수를 체배(multiplication)시킨 클럭을 분배해서 동작한다. 동일 도면에서는 이 PLL이 PL1과 PL2로서 도시되어 있다. 메모리(16), (26)을 제어하는 메모리제어LSI에서는 입력된 클럭신호를 분배해서 동작시킨다. 각 LSI 내부에서 클럭계의 구성은 다르더라도 동작의 기준은 분배된 클럭신호이고, 이 신호를 각 LSI에서 동기시키는 것에 의해 LSI간의 고속 데이타전송을 실현한다.
도 8에는 도 7에 도시한 각 LSI의 클럭파형을 도시한다. 클럭LSI1은 장치 전체의 기준으로 또는 클럭신호를 CKIN에 받고, 출력CK8을 PLL의 귀환신호로서 자기 자신의 CKFB로 되돌려 보낸다. 이것에 의해, CKIN과 동일 위상에서 동일 주파수의 클럭신호CK8, CK81, CK82를 생성하고, CK81, CK82는 클럭LSI10, LSI20으로 공급한다. 클럭LSI10, LSI20은 클럭LSI1로부터의 전파지연분만큼 위상이 지연된 클럭신호를 CKIN에 받는다.
이때, 클럭LSI1에서 클럭LSI10까지의 클럭배선길이와 클럭LSI20까지의 클럭배선길이를 일치시키는 것에 의해 클럭LSI10의 CKIN와 클럭LSI20의 CKIN은 동일 위상으로 된다. 또, 각각의 클럭LSI1에 있어서 출력CK8을 PLL의 귀환신호로서 자기자신의 CKFB로 되돌려 보내는 것에 의해, CKIN과 동일 위상에서 동일 주파수의 클럭신호CK8, CK81∼CK84 및 CKIN과 동일 위상이지만 주파수가 4배인 클럭신호(21)을 생성할 수가 있다. 또한, 특히 제한되지 않지만, 클럭신호CK81∼CK84는 프로세서LSI11∼LSI13, LSI21∼LSI23과 네트워크 LSI14, LSI21로 공급되고, CK21은 메모리제어LSI15, LSI25로 공급된다.
프로세서LSI, 네트워크LSI 및 메모리제어LSI에는 클럭LSI10, LSI20으로부터의 전파지연분만큼 위상에 지연된 클럭신호가 CKIN 또는 CK로 공급된다.
이 때에도 클럭LSI10, LSI20에서 각 LSI까지의 모든 클럭배선길이를 일치시키는 것에 의해 각 LSI에 입력되는 클럭신호를 모두 동일 위상으로 할 수 있다.
클럭LSI간 및 클럭LSI와 각 LSI 사이는 특히 제한되지 않지만 저진폭의 인터페이스로 되어 있다. 본 실시예에서는 소위 GTL인터페이스가 채용되고 있다.
도 9에는 차동게이트를 사용한 전압제어발진기VCO의 1예가 도시되어 있다.
여러개의 차동게이트를 링형상으로 접속하는 것에 의해, 소위 링오실레이터라 불리는 발진기가 구성된다. 링오실레이터의 출력은 레벨변환부를 거쳐서 출력된다. 상기 차동게이트는 N채서 MOSFET의 차동트랜지스터쌍, 저항과 신호진폭을 클램프하는 다이오드 접속된 P채널 MOSFET를 병렬 접속한 부하 및 제어전압VF를 게이트에 받는 N채널 MOSFET로 구성된다. 제어전압VF가 변화하면 차동트랜지스터쌍으로의 바이어스전류가 변화하므로, 차동게이트의 회로지연이 변화하여 발진주파수가 변화한다.
차동게이트의 신호전폭은 다이오드접속된 P채널 MOSFET에 의해 소진폭으로 클램프되어 있으므로 회로지연이 작아 고주파의 발진을 실현할 수 있지만, 그 소진폭신호VAP, VAN을 전원전압의 진폭까지 증폭된 발진신호CK로서 출력하기 위해 레벨변환기(차동앰프+CMOS인버터)가 필요로 된다.
도 10의 (A)∼도 10의 (C)에는 도 9에 도시한 전압제어발진기의 각부의 동작파형이 도시되어 있다. 동일 도면의 (A)∼(C)에는 제어전압VF를 순차 높게 했을 때의 각부의 파형의 차이를 나타내고 있다. VF의 전압이 낮을 때(예를 들면 1.5V)에는 차동트랜지스터쌍으로의 바이어스전류가 작으므로 회로지연이 커서 발진주기는 길어진다. VF의 전압을 높게 (예를 들면 2.4V)하면 차동쌍으로의 바이어스전류가 크므로 회로지연이 작아서 발진주기는 짧아진다. 그러나, VF의 전압을 전원전압VDD까지 높게 하면 발진주기는 짧아지기는 하지만, 각 차동게이트에 있어서의 차동트랜지스터쌍이 전환되어 부하로의 충방전이 완료하기 전에 다음의 동작이 개시되어 버리므로, 신호진폭이 작아져 버린다. 그 결과, 신호진폭을 증폭하는 레벨변환기(차동앰프+CMOS인버터)가 스택되어 발진신호CK를 출력할 수 없게 되어 버린다.
도 11a에는 PLL을 사용해서 내부의 동작주파수를 가변으로 할 수 있는 기능을 내장한 프로세서LSI(반도체 집적회로장치)와 그 주변블럭의 1예가 도시되어 있다.
프로세서LSI는 프로세서유닛CPU, 클럭발생회로 및 입출력회로를 갖고 있다. 클럭발생회로는 클럭분배기, 여러개의 분주기DV100∼DV107, 분주기의 출력을 선택하는 셀렉터SEL1, SEL2 및 PLL회로의 일부를 구성하는 회로PLL을 갖고 있다. 이 PLL회로의 일부를 구성하는 회로 PLL의 특히 제한되지 않지만 도 5에 도시되어 있는 회로PLL과 동일한 구성으로 되어 있다. 즉, 동일 도면에는 도시되어 있지 않지만, 회로PLL은 위상비교기PD, 차지펌프회로CH, 전압제어발진기VCO, 필터용량 CF 및 검출방전회로(R1∼R3, CMP1, CMP2, FF, N4)에 의해서 구성되어 있고, 클럭분배기, 분주기 및 셀렉터와 조합하는 것에 의해 PLL회로가 구성된다. 이 PLL회로에 의해 형성된 클럭신호는 프로세서유닛CPU로 공급되고, 프로세서유닛CPU는 이 클럭신호에 따라서 동작한다. 또, 프로세서유닛CPU는 내부버스BUS를 거쳐서 입출력회로에 접속되어 있다. 입출력회로는 상기 클럭발생회로로부터의 클럭신호CKB에 따라서 상기 버스상의 데이타를 폐치하는 플립플롭회로FF(100), 마찬가지로 상기 클럭발생회로로부터의 클럭신호CKB에 따라서 외부로부터의 데이타를 페치하는 플립플롭회로FF(101), 상기 플립플롭회로FF(100)의 출력단자와 외부단자 사이에 접속된 출력버퍼 BFO1, BFO2 및 상기 외부단자와 플립플롭회로FF(101)의 입력단자 사이에 접속된 입력버퍼IB에 의해서 구성되어 있다. 특히 제한되지 않지만, 상기 외부단자에는 네트워크LSI가 접속되어 있다. 또, 이 프로세서LSI는 스위치SW1을 거쳐서 전원전압VD에 접속되어 있음과 동시에 스위치SW2를 거쳐서 전원전압VT에 접속되어 있다.
동일 도면에 있어서, S-CPU는 서비스프로세서를 도시한 것이고, PRG는 상기 서비스프로세서S-CPU에 의해서 실행되는 프로그램을 도시한 것이다. 서비스프로그램은 예를 들면 전원 투입시에 프로그램PRG를 실행한다. 이 프로그램의 실행에 의해 프로세서LSI, 네트워크LSI 등의 초기화가 실행된다. 예를 들면, 프로그램을 실행하는 것에 의해, 서비스프로세서S-CPU는 프로세서LSI의 외부단자SEL1, SEL2를 거쳐서 상기 셀렉터SEL1, SEL2에 선택조건을 설정한다. 또, 프로세서유닛CPU로 초기화를 위한 리세트신호Pon을 공급한다.
상기 회로PLL은 입력버퍼 BF를 거쳐서 외부에서 인가된 타이밍신호CKIN-P, CKIN-N을 받는다. 상기 회로PLL, 분주기DV(100), DV(101), 클럭분배기, 분주기DV(105)∼DV(107) 및 셀렉터SEL2에 의해서 구성된 PLL회로는 상기 입력버퍼 BF로부터의 신호CIN과 귀환클럭신호CFB 사이에서 위상 및 주파수가 일치하도록 동작하여 발진클럭신호CK를 출력한다. 이 발진클럭신호CK 의 주파수는 상기 회로PLL의 출력(CK)에서 상기 회로PLL의 입력(CFB)까지의 경로내에 마련되어 있는 분주기의 분주비에 의해서 결정된다. 본 실시예에 있어서는 상기 회로PLL의 출력(CK)에서 상기 회로PLL의 입력(CFB)까지의 경로에 셀렉터SEL2가 마련되고, 이 셀렉터SEL2에 의해서 분주비를 전환할 수 있는 구성으로 되어 있다. 이 셀렉터로의 설정조건에 의해서 발진클럭신호CK 및 프로세서유닛CPU로 분배되는 내부클럭신호CKA의 주파수를 변경하여 프로세서LSI를 여러가지 속도로 동작시킬 수 있다.
또, 내부클럭신호CKA의 주파수가 변화하더라도 다른 LSI(동일 도면의 예에서는 네트워크LSI)와의 사이에서의 데이타전송을 하는 부분에서의 주파수(신호CKB)가 일정하게 되도록 셀렉터SEL1에 의한 분주비의 전환이 실행되도록 되어 있다. 이것에 의해 LSI내보다 동작주파수가 낮은 LSI사이에서의 데이타전송에 의해 에러가 발생하지 않도록 하고 있다.
본 실시예에서는 PLL회로의 귀환루프 즉 상기 회로PLL의 출력과 입력 사이에 셀렉터가 마련되어 있으므로, 그 셀렉터의 설정이 완료할 때까지는 그 경로가 확정되지 않아 귀환루프가 전기적으로 절단된 상태로 되어 부귀환제어가 효과 없는 상태로 될 가능성이 있다.
예를 들면, 도 11b에 도시되어 있는 바와 같이, 스위치SW1, SW2가 온상태로 되고 전원전압 VDD, VTT가 투입된 후에 서비스프로세서S-CPU가 셀렉터SEL1, SEL2로 설정조건을 공급하는 경우, 기간 Tout 동안, 귀환루프가 전기적으로 절단된 상태로 된다. 그 때문에, 회로PLL에 상기 검출방전회로가 마련되어 있지 않으면, 상기한 바와 같이 회로가 폭주하는 경우가 있다. 그러나, 본 실시예에서는 상기 검출방전회로에 의해서 제어전압VF가 검출되고, 이 제어전압VF가 소정의 값 이상으로 되면 방전을 실행하도록 하고 있으므로, 이상상태의 클럭신호가 형성되는 것을 방지할 수 있고 폭주를 방지할 수 있다. 바꿔말하면, 전원투입 타이밍과 셀렉터로의 설정조건의 설정타이밍 사이의 제약을 가볍게 할 수 있다. 또한, 동일 도면에는 서비스프로세서에 의해 형성되는 리세트신호Pon의 1예도 도시되어 있다.
도 12에는 도 11a에 도시한 프로세서LSI의 내부에 있어서의 클럭신호의 파형이 도시되어 있다.
동일 도면에 있어서, (A)∼(C)는 클럭신호CK에서 귀환클럭신호CFB까지의 경로에 마련된 셀렉터에 의해서 분주비를 변경한 경우에 있어서의 클럭신호CK, CKA의 차이를 나타내고 있다. 셀렉터부에서의 회로지연을 일치시키는 것에 의해 다른 신호는 상기 설정을 변경하더라도 동일하게 된다(CKA에서 CKB까지의 경로의 셀렉터도 마찬가지로 전환하고 있는 경우).
상기 (A)는 1/1 분주를 선택한 경우로서, 클럭신호CK에서 CKF까지 1/4분주로 되므로 클럭신호CK는 CKIN의 4배의 주파수로 된다. 상기 (C)는 1/4분주를 선택한 경우로서 클럭신호CK에서 CKF까지 1/16분주로 되므로 클럭신호CK는 CKIN의 16배의 주파수로 되고, CK에서 1/2 분주기를 거쳐서 LSI 전면에 분배한 CKA는 CK의 1/2의 주파수이다. 또, 상기 (B)는 1/2 분주를 설정한 경우를 나타낸다.
도 13에서는 상기 위상비교기의 1실시예의 회로도가 도시되어 있다. 이 위상비교기는 그 내부의 노드 및 출력상태에 따라서 입력신호CIN, CFB의 상승시에만 출력UP, DWN이 변화하는 에지트리거형의 회로로서, 입력신호의 레벨에 관계없이 출력은 3종류의 상태가 존재한다. 이 위상비교기의 입출력상태가 표로 정리되어 있다. 그 이상의 위상비교기의 설명은 생략하지만, 이 입출력상태표로부터 위상비교기의 동작은 이해할 수 있을 것이다.
상기 설명에서는 제어전압VF의 값을 검출하고, 그 값이 소정값 이상으로 됐을 때 제어전압VF를 저하시키는 회로를 검출방전회로로서 설명하였다. 그러나, 관점을 달리하면, PLL회로의 상태를 검출하여 소정의 상태가 아닌 경우, 소정의 상태로 PLL회로를 세트하는 검출설정회로로 간주할 수도 있다. 더욱 상세하게는 설명하면, PLL회로를 구성하는 귀환루프가 전기적으로 절단되었을 때의 PLL회로의 상태를 검출하고 PLL회로를 소정의 상태로 세트하는 검출설정회로로 간주할 수 있다.
상기 실시예에서 얻어지는 작용효과는 다음과 같다.
[1] 외부단자에서 공급되는 클럭신호와 내부클럭신호를 위상비교기에 의해 비교하고, 그 출력에 따라서 차지펌프회로에 의해 차지업 또는 디스차지전류를 형성해서 필터용량을 구동하고, 이러한 필터용량의 유지전압에 의해 전압제어발진기의 발진주파수의 제어를 실행하고, 발진출력에 따라서 상기 내부클럭신호를 형성하는 분주회로를 포함하는 PLL회로에 있어서, 상기 필터용량의 유지전압이 소정 전압 이상으로 커진 것을 검출하는 전압검출회로, 이러한 전압검출회로의 검출출력에 따라 상기 필터용량의 유지전압을 소정전위까지 강제적으로 저하시키는 기능을 부가하는 것에 의해 확실하고 안정적으로 클럭신호를 발생시킬 수 있는 PLL회로를 구비한 반도체 집적회로 장치를 얻을 수 있다는 효과가 얻어진다.
[2] 제1의 외부단자에서 공급되는 클럭신호를 제1의 입력버퍼를 거쳐서 위상비교기의 한쪽의 입력에 공급하고, 분주된 내부클럭신호를 버퍼를 거쳐서 제2의 외부단자를 거쳐서 외부로 출력하고, 제3의 외부단자를 거쳐서 상기 제1의 입력버퍼와 동등한 제2의 입력버퍼를 거쳐서 상기 위상비교기의 다른쪽의 입력에 공급하는 것에 의해, 상기 제2의 회부단자에서 출력되는 클럭신호를 상기 제1의 외부단자로 공급되는 클럭신호와 동기화된 클럭신호로 할 수 있음과 동시에 확실하고 안정적으로 클럭신호를 발생시킬 수 있다는 효과가 얻어진다.
[3] 상기 전압검출회로는 필터용량의 유지전압이 소정 전압 이상으로 된 것을 검출하는 제1의 전압검출회로 및 상기 유지전압이 소정 전위 이하로 된 것을 검출하는 제2의 전압검출회로로 이루어지며, 상기 제1의 전압검출회로의 검출출력에 따라 상기 필터용량을 방전시키고, 상기 제2의 전압검출회로의 검출출력에 따라 상기 방전동작을 정지시켜서 이루어지는 것에 의해 안정적으로 이상 동작의 해제를 실행시킬 수 있다는 효과가 얻어진다.
[4] 상기 전압제어발진기는 상기 차지펌프회로의 출력전류에 의해 충방전되는 제1의 필터용량의 유지전압을 전류신호로 변환하는 제1의 전압전류변환회로, 상기 제1의 필터용량의 유지전압을 증폭하는 전압증폭회로, 이러한 전압증폭회로의 출력에 따라 구동되는 제2의 필터용량, 상기 제2의 필터용량의 유지전압을 전류신호로 변환하는 제2의 전압전류변환회로, 상기 제1 및 제2의 전압전류 변환회로의 출력전류를 가산하는 가산회로 및 상기 가산회로의 출력전류에 의해 발진주파수가 제어되는 전류제어발진기를 제어하는 것에 의해, 동작범위를 넓히면서 확실하게 안정적으로 클럭신호를 발생시킬 수 있다는 효과가 얻어진다.
[5] PLL회로에 분주비를 선택하는 셀렉터를 마련한 것에 의해, 귀환루프가 전기적으로 절단된 상태로 되어도 그 상태가 검출설정회로에 의해서 검출되고, 검출설정회로에 의해서 PLL회로가 소정의 상태로 세트된다. 그 때문에, PLL회로는 확실하게 클럭신호를 형성할 수 있다.
[6] 여러 종류의 전원에서 동작하는 PLL회로에 검출설정회로가 마련되어 있으므로, 전원투입의 시퀀스를 고려하지 않아도 PLL회로는 확실하게 클럭신호를 형성할 수 있다. 그 때문에, 여러 종류의 전원에 의해 동작하는 PLL회로를 포함하는 반도체 집적회로 장치를 갖는 시스템에 있어서, 전원의 투입시퀸스에 관한 제한을 적게 할 수 있다.
[7] 그 귀환루프가 반도체 집적회로 장치의 외부에 마련된 PLL회로를 포함하는 반도체 집적회로 장치에 검출설정회로가 마련되어 있다. 그 때문에, 귀환루프가 갖는 주파수특성에 의해서 귀환루프가 전기적으로 절단되어도 확실하게 클럭신호를 형성할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 따라서 구체적으로 설명했지만, 본원 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다. 예를 들면, 귀환루프 전체를 반도체 집적회로장치의 내부에서 구성해도 좋다. 귀환루프를 구성하는 외부단자 사이에 스위치와 여러개의 분주회로를 마련해 두어 스위치의 전환에 의해 분주비를 전환하는 기능을 마련하는 것이라도 좋다. 또, 반도체 집적회로장치는 1칩의 마이크로컴퓨터 또는 마이크로프로세서를 구성하는 것 등 무엇이라도 좋다.
본원에 있어서 개시되는 발명중 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 다음과 같다, 즉, 외부단자에서 공급되는 클럭신호와 내부클럭신호를 위상비교기에 의해 비교하고, 그 출력에 따라서 차지펌프회로에 의해 차지업 또는 디스차지전류를 형성해서 필터용량을 구동하고, 이러한 필터용량의 유지전압에 의해 전압제어발진기의 발진주파수의 제어를 실행하고, 발진출력에 따라서 상기 내부클럭신호를 형성하는 분주회로를 포함하는 PLL회로에 있어서, 상기 필터용량의 유지전압이 소정 전압 이상으로 커진 것을 검출하는 전압검출회로 및 이러한 전압검출회로의 검출출력에 따라 상기 필터용량의 유지전압을 소정 전위까지 강제적으로 저하시키는 기능을 부가하는 것에 의해, 확실하고 안정적으로 클럭신호를 발생시킬 수 있는 PLL회로를 구비한 반도체 집적회로 장치를 얻을 수 있다.
PLL회로의 귀환루프가 전기적으로 절단된 것에 의해서 발생하는 상태를 검출하고, PLL회로를 소정의 상태로 설정하는 검출설정회로가 반도체 집적회로 장치에 마련되어 있으므로, 그 반도체 집적회로 장치를 사용하는 시스템에 있어서의 전원투입의 시퀸스에 대한 제한을 적게 할 수 있다. 또, 귀환루프를 반도체 집적회로 장치의 외부에 마련한 시스템에 있어서도 PLL회로는 확실하게 클럭신호를 형성할 수 있다. 또, PLL회로에 셀렉터를 마련하는 것에 의해 PLL회로의 귀환루프가 전기적으로 절단되어도 PLL회로는 확실하게 클럭신호를 형성할 수 있다.

Claims (11)

  1. 제1의 전원전압의 공급을 제어하는 제1의 스위치,
    제2의 전원전압의 공급을 제어하는 제2의 스위치,
    상기 제1의 전원전압에 의해서 동작하는 제1 회로와 상기 제2의 전원전압에 의해서 동작하는 제2 회로를 갖는 PLL회로 및
    상기 PLL회로의 동작상태를 검출하고 검출결과에 따라서 상기 PLL회로를 소정의 상태로 설정하는 설정회로를 포함하는 것을 특징으로 하는 시스템.
  2. 제1항에 있어서,
    상기 PLL회로와 상기 설정회로는 1개의 반도체 집적회로 장치에 형성되어 있는 것을 특징으로 하는 시스템
  3. 제2항에 있어서,
    상기 제1 회로는 기준클럭신호와 귀환클럭신호의 위상차를 검출하는 위상비교회로, 상기 위상비교회로의 출력에 따른 제어전압을 형성하는 제어회로 및 상기 제어전압에 따른 주파수의 클럭신호를 형성하는 전압제어발진회로를 포함하며,
    상기 제2 회로는 상기 전압제어발진회로의 출력을 상기 귀환클럭신호로서 공급하는 회로를 포함하는 것을 특징으로 하는 시스템.
  4. 제3항에 있어서,
    기 설정회로는 상기 제어전압의 값을 검출하는 비교회로 및
    상기 비교회로의 출력에 따라서 상기 제어전압을 저하시키는 수단을 포함하는 것을 특징으로 하는 시스템.
  5. 제3항에 있어서,
    클럭신호에 따라서 동작하는 제2의 반도체 집적회로 장치를 더 포함하고,
    상기 제2 회로는 상기 전압제어발진회로의 출력을 상기 제2의 반도체 집적회로 장치의 클럭신호로서 공급하는 회로를 포함하는 것을 특징으로 하는 시스템.
  6. 귀환클럭신호를 전송하는 배선 및
    기준클럭신호를 받는 제1의 외부단자, 귀환클럭신호를 받는 제2의 외부단자, 귀환클럭신호를 출력하는 제3의 외부단자, 상기 제1의 외부단자와 상기 제2의 외부단자와 상기 제3의 외부단자에 결합되고 상기 제2의 외부단자와 상기 제3의 외부단자를 상기 배선으로 결합하는 것에 의해 PLL회로로서 동작하는 회로를 갖는 반도체 집적회로, 장치를 포함하며,
    상기 반도체 집적회로 장치는 상기 PLL회로의 동작상태를 출력하고, 그의 동작상태에 따라서 상기 PLL회로를 소정의 상태로 설정하는 검출설정회로룰 포함하는 것을 특징으로 하는 시스템.
  7. 제6항에 있어서,
    상기 회로는 상기 기준클럭신호와 상기 귀환클럭신호의 위상차를 검출하는 위상비교회로, 상기 위상비교회로의 출력에 따른 제어전압을 형성하는 제어회로, 상기 제어전압에 따른 주파수의 클럭신호를 형성하는 전압제어발진회로 및 상기 전압제어발진회로에서 출력되는 클럭신호에서 상기 제3의 외부단자로 공급될 귀환클럭신호를 형성하는 회로를 포함하는 것을 특징으로 하는 시스템.
  8. 제7항에 있어서,
    상기 검출설정회로는 상기 제어전압의 값을 검출하는 비교회로 및
    상기 비교회로의 출력에 따라서 상기 제어전압을 저하시키는 수단을 포함하는 것을 특징으로 하는 시스템.
  9. 제8항에 있어서,
    상기 반도체 집적회로 장치는 상기 전압제어발진회로에서 출력된 클럭신호에 따른 클럭신호를 출력하는 제4의 외부단자를 갖고,
    상기 시스템은 상기 제4의 외부단자로부터의 클럭신호에 따라서 동작하는 제2의 반도체 집적회로 장치를 더 포함하는 것을 특징으로 하는 시스템.
  10. 제1항에 있어서,
    상기 제1 회로는 기준클럭신호와 귀환클럭신호의 위상차를 검출하는 위상비교회로, 상기 위상비교회로의 출력에 따른 제어전압을 형성하는 제어회로 및 상기 제어전압에 다른 주파수의 클럭신호를 형성하는 전압제어발진회로 포함하며,
    상기 제2 회로는 상기 전압제어발진회로의 출력을 상기 귀환클럭신호로서 공급하는 회로를 포함하는 것을 특징으로 하는 시스템.
  11. 제10항에 있어서,
    상기 제1 회로와 상기 제2 회로는 1개의 반도체 집적회로 장치에 형성되고,
    상기 제2 회로로부터의 귀환클럭신호를 상기 제1 회로로 공급하는 배선은 상기 반도체 집적회로 장치의 외부에 마련되어 있는 것을 특징으로 하는 시스템.
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