JPH10190454A

JPH10190454A - システム

Info

Publication number: JPH10190454A
Application number: JP9319106A
Authority: JP
Inventors: Kozaburo Kurita; 公三郎栗田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-11-11
Filing date: 1997-11-05
Publication date: 1998-07-21

Abstract

(57)【要約】【課題】外部から供給されたクロック信号に同期した
クロック信号を確実に、かつ安定的に発生させることが
できるＰＬＬ回路を備えたシステムを提供する。【解決手段】外部端子から供給されるクロック信号と
内部クロック信号とを位相比較器で比較し、その出力に
応じてチャージポンプ回路でチャージアップ又はディス
チャージ電流を形成してフィルタ容量を駆動し、かかる
フィルタ容量の保持電圧により電圧制御発振器の発振周
波数の制御を行い、発振出力に基づいて上記内部クロッ
ク信号を形成する分周回路とを含むＰＬＬ回路におい
て、上記フィルタ容量の保持電圧が所定電圧以上に大き
くされたことを検出する電圧検出回路と、かかる電圧検
出回路の検出出力により上記フィルタ容量の保持電圧を
所定電位まで強制的に低下させる機能を付加する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、システムに関
し、主として内蔵したＰＬＬ（phase locked loop)回路
でクロック信号を形成し、そのクロック信号に従って動
作する論理回路を有するＣＭＯＳゲートアレイ等の半導
体集積回路装置を有するシステムに利用して有効な技術
に関するものである。

【０００２】

【従来の技術】クロック信号に同期して動作する論理回
路が知られている。上記クロック信号を発生する回路と
して、アイ・イー・イー・イージャーナルオブソ
リッド−ステートサーキッツ（IEEE Journal of Soli
d-State Circuits)Vol.SC-22、No.2 (1987年)pp.255-26
1 に開示されたものがある。また、ＰＬＬ回路は、例え
ば特開平５−２８４０１４号公報、特開平５−３１５９
４８号公報に開示されている。

【０００３】

【発明が解決しようとする課題】本願発明者は、半導体
集積回路装置に内蔵したＰＬＬ回路を用いて、クロック
信号を発生させた場合、次のような問題を有することを
見い出した。ＰＬＬ回路は、位相比較回路、電圧制御発
振回路、及び位相比較回路からの出力に従って上記電圧
制御発振回路に対する制御電圧を形成する制御回路とを
有する。上記位相比較回路は、基準クロック信号と電圧
制御発振回路から出力されたクロック信号とを比較す
る。本願発明者が検討したところでは、電圧制御発振回
路からのクロック信号を位相比較回路へ供給する帰還ル
ープが電気的に切断される場合があり、この場合には、
ＰＬＬ回路から所望のクロック信号が得られないことが
判明した。本願発明者の検討によって判明した帰還ルー
プが電気的に切断される状況を次に説明する。

【０００４】１）ＰＬＬ回路を内蔵した半導体集積回路
装置へ、外部から基準クロック信号を供給するととも
に、上記半導体集積回路装置から出力される帰還クロッ
ク信号を、上記半導体集積回路装置の外部に設けた帰還
ループを介して上記半導体集積回路装置へ供給するよう
にした場合、半導体集積回路装置に内蔵される電圧制御
発振回路等は、素子の性能の向上により上限周波数は高
くなる傾向にあるのに対して、ＰＬＬの帰還ループにお
いては、外部の信号経路であり、帰還ループでの伝達可
能な上限周波数が制限されて低くなる。

【０００５】そのため、上記半導体集積回路装置へ例え
ば電源投入直後においては、電圧制御発振回路はフリー
ラン周波数で発振動作を開始するが、その電圧制御発振
回路の出力が上記外部信号経路を通して位相比較回路に
帰還信号として入力れるまでの間（帰還ループが電気的
に切断されている間）、位相比較回路では発振が行われ
ていないと見做してそれに対応した位相比較結果を出力
し、電圧制御発振回路に対する制御電圧を形成する制御
回路を構成するチャージポンプ回路を介してフィルタ容
量をチャージアップさせる。この結果、電圧制御発振回
路はその発振周波数を益々高くし、その発振周波数が上
記帰還ループでの信号伝達経路の上限周波数を超えてし
まうと、位相比較回路には上記のように電圧制御発振回
路が上限付近の高周波数で発振動作をしているにもかか
わらず、帰還ループを通してもはや上記電圧制御発振回
路の出力が帰還されなくなってしまう。この結果、上記
発振周波数を高くするような位相比較結果を出力し続け
ることとなり、クロック信号を出力できなくなるため
に、かかるクロック信号に従った回路シーケンス動作が
実行し得なくなるという暴走状態に陥ることとなる。

【０００６】帰還ループを半導体集積回路装置の内部に
設けるようにすれば、この問題を解決できるように思わ
れる。しかしながら、半導体集積回路装置内に帰還ルー
プを形成しようとすると、帰還ループを構成する素子が
半導体集積回路装置の製造の際にバラツクため、半導体
集積回路装置は、それに供給される基準クロック信号に
対応したクロック信号を出力するのが難しくなる。この
結果、半導体集積回路装置の出力クロック信号にしたが
って動作する回路は、基準クロック信号とは異なったタ
イミングで動作することになってしまう。

【０００７】２）また、互いに異なる分周比の分周回路
を複数個ＰＬＬ回路に設け、分周回路を選択することに
よって、帰還ループを介して位相比較回路へ供給する帰
還クロック信号の周波数を選択する場合にも、帰還ルー
プの電気的な切断が生じる。すなわち、所望の分周回路
を選択するまでの間、帰還ループを介して位相比較回路
へ帰還クロック信号が供給されない。そのため、位相比
較回路は、発振周波数を高くするような位相比較結果を
出力し続けることとなり、この出力クロック信号に従っ
て動作する回路は暴走状態に陥ることとなる。所望の分
周回路を選択してから、上記位相比較回路を活性化する
ことによって、この問題を解決することができるが、そ
のためには位相比較回路の活性化を制御する制御信号を
形成する必要がある。

【０００８】３）更に、ＰＬＬ回路へ供給する動作電圧
が多種類の場合にも、帰還ループの電気的な切断が生じ
ることがある。例えば、ＰＬＬ回路を構成する電圧制御
発振回路等が要求する電源電圧と、ＰＬＬ回路の出力ク
ロック信号を他の半導体集積回路装置へ伝えるバスイン
ターフェイスが要求する電源電圧とが異なる場合があ
る。この場合、ＰＬＬ回路のクロック出力部にバスイン
ターフェイス機能を設けようとすると、ＰＬＬ回路に
は、少なくとも２種類の電源電圧を供給することにな
る。ここで、例えば、クロック出力部に供給する電源電
圧の投入が、電圧制御発振回路等に供給する電源電圧の
投入よりも遅れると、クロック出力部からの帰還クロッ
ク信号が帰還ループを介して位相比較回路へ供給される
のが遅れる。そのため、帰還ループが電気的に切断され
た状態が生じることになる。結果は、このクロック信号
に従って動作するはずの半導体集積回路装置の暴走とな
る。電源電圧の投入順序に制限を設けることによって、
この問題を回避することが出来るが、使用方法に制限が
できてしまい望ましくない。

【０００９】この発明の目的は、外部から供給されたク
ロック信号に同期したクロック信号を確実に、かつ安定
的に発生させることができるＰＬＬ回路を備えた半導体
集積回路装置を有するシステムを提供することにある。

【００１０】この発明の他の目的は、ＰＬＬ回路を備え
た半導体集積回路装置を有するシステムであって、使い
やすいシステムを提供することにある。この発明の更に
他の目的は、ＰＬＬ回路を備えた半導体集積回路装置を
有するシステムであって、構成素子の増加を抑えた使い
やすいシステムを提供することにある。この発明の前記
ならびにそのほかの目的と新規な特徴は、本明細書の記
述および添付図面から明らかになるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。基準クロック信号と内部クロック信号
とを位相比較回路で比較し、その出力に応じてチャージ
ポンプ回路でチャージアップ又はディスチャージ電流を
形成してフィルタ容量を駆動し、かかるフィルタ容量の
保持電圧により電圧制御発振回路の発振周波数の制御を
行い、発振出力に基づいて上記内部クロック信号を形成
する分周回路とを含むＰＬＬ回路であって、上記フィル
タ容量の保持電圧が所定電圧以上にされたことを検出す
る電圧検出回路と、かかる電圧検出回路の検出出力によ
り上記フィルタ容量の保持電圧を所定電位まで強制的に
低下させる機能を有するものとする。

【００１２】少なくとも第１の電源電圧と第２の電源電
圧とを受けることによって動作するＰＬＬ回路と、上記
ＰＬＬ回路の状態を検出し、上記ＰＬＬ回路が所定状態
でないとき、上記ＰＬＬ回路をセットする設定回路を有
する半導体集積回路装置と、上記半導体集積回路装置へ
上記第１の電源電圧を供給するための第１のスイッチ回
路と、上記半導体集積回路装置へ第２の電源電圧を供給
する第２のスイッチ回路とでシステムを構成する。

【００１３】位相比較回路と、電圧制御発振回路と、位
相比較回路からの出力に従って上記電圧制御発振回路を
制御する制御回路と、上記位相比較回路へ基準クロック
信号を供給するための第１の外部端子と、上記位相比較
回路へ帰還クロック信号を供給するための第２の外部端
子と、上記電圧制御発振回路からの出力に従った帰還ク
ロック信号を出力するための第３の外部端子とを有する
半導体集積回路装置と、上記半導体集積回路装置の外部
に設けられ、上記第２の外部端子と上記第３の外部端子
とを接続する帰還信号線とを有するシステムであって、
上記位相比較回路、上記制御回路、上記電圧制御発振回
路及び上記帰還信号線で構成されるＰＬＬ回路の状態を
検出し、上記ＰＬＬ回路が所定の状態でないとき、上記
ＰＬＬ回路をセットする設定回路を設けてシステムを構
成する。

【００１４】基準クロック信号と帰還クロック信号との
位相差を検出する位相比較回路と、電圧制御発振回路
と、位相比較回路からの出力に従って上記電圧制御発振
回路を制御する制御回路と、上記電圧制御発振回路から
の出力を受け、互いに異なる複数の周波数のうちの一つ
の周波数のクロック信号を帰還クロック信号として、上
記位相比較回路へ供給する選択回路とを有するＰＬＬ回
路と、上記ＰＬＬ回路の状態を検出し、上記ＰＬＬ回路
が所定の状態でないとき、上記ＰＬＬ回路をセットする
設定回路を設けて半導体集積回路装置を構成する。

【００１５】

【発明の実施の形態】図１には、この発明に係るクロッ
ク発生回路の一実施例のブロック図が示されている。特
に制限されないが、基準となる外部クロック信号ＣＫＩ
Ｎは、外部端子Ｐ１を介して半導体集積回路装置ＬＳＩ
１に取り込まれる。この外部端子Ｐ１から入力されたク
ロック信号は、入力バッファＢ１を介して位相比較回路
１の一方の入力に供給される。この位相比較回路１の出
力信号は、チャージポンプ回路２に伝えられ、ここでチ
ャージアップ又はディスチャージ電流が形成される。こ
のチャージポンプ回路２で形成された電流は、フィルタ
容量３に伝えられ、ここで平滑される。つまり、直流制
御電圧ＶＦに変換される。この制御電圧ＶＦは、電圧制
御発振回路（ＶＣＯ）４の制御端子に入力される。電圧
制御発振回路４の出力信号は、クロック分配器５を介し
て内部回路に周波数ｆｖのクロック信号を分配させる。

【００１６】上記クロック分配器５の１つの出力信号
は、分周回路６により分周されて、出力バッファＢ３を
介して外部端子Ｐ３から出力される。この外部に出力さ
れた信号は、外部配線を通して外部端子Ｐ２に入力さ
れ、上記入力バッファＢ１と同様な入力バッファＢ２を
通して上記位相比較回路１の他方の入力に帰還される。
これにより、内部クロック信号ＣＫは、上記外部から供
給されたクロック信号ＣＫＩＮに対してＮ倍の周波数ｆ
ｖにされる。特に制限されないが、上記外部端子Ｐ３か
ら出力されるクロック信号ＣＫＦＢは、図示しない他の
半導体集積回路装置ＬＳＩ２のクロック信号に用いられ
る。

【００１７】大型のコンピュータ等では機能毎に回路ブ
ロックが分けられ、それぞれが１つの半導体集積回路装
置で構成される。それぞれの半導体集積回路装置が各信
号処理を受け持ち、複数の半導体集積回路装置が共同と
して動作することにより、所望の情報処理動作が実行さ
れる。この場合、上記複数の半導体集積回路装置との間
での信号授受を高速に行うために相互に同期して動作さ
せる必要がある。このように、互いに信号の授受を行う
半導体集積回路装置においては、例えば一方にクロック
発生回路を内蔵させ、かかるクロック発生回路で形成さ
れたクロック信号と同期したクロック信号を他方の半導
体集積回路装置に供給すること必要がある。

【００１８】上記クロック発生回路を内蔵した半導体集
積回路装置ＬＳＩ１では、内部の位相比較回路で位相比
較を行って基準となるクロック信号との同期化を図るも
のである。少なくとも２つの半導体集積回路装置の間
で、より完全に近い状態にクロック信号を同期化させる
ためには、クロック発生回路で形成されたクロック信号
を外部端子Ｐ３から出力させ、かかる出力されたクロッ
ク信号と上記基準クロック信号とを同じ回路からなる入
力バッファＢ１，Ｂ２を通して上記位相比較回路に入力
することが望ましい。これにより、上記基準クロック信
号ＣＫＩＮと出力されたクロック信号ＣＫＦＢとをより
完全に近い状態で同期化させることができる。

【００１９】この実施例では、上記電圧制御発振回路４
での発振周波数が上記クロック分配器、分周器及び外部
端子と外部配線経路からなる信号伝達経路の上限周波数
を超えた場合に生じる上記のような暴走状態の検出とそ
の解除を行って正常な動作状態に復帰させるために、次
のような回路が付加される。

【００２０】上記フィルタ容量３の保持電圧ＶＦは、電
圧検出手段７により異常状態の検出が行われる。つま
り、電圧検出手段７は、上記フィルタ容量７の保持電圧
ＶＦが非反転入力（＋）に供給され、検出すべき電圧Ｖ
Ｒが反転入力（−）に供給された電圧比較回路７１から
構成される。上記電圧ＶＲは、上記電圧制御発振回路４
において形成されるべき発振周波数に対応した制御電圧
ＶＦに比べて、十分高い所定電圧とされる。言い換える
ならば、通常のＰＬＬロックループではあり得ない高い
電圧にされる。

【００２１】上記電圧検出手段７の出力信号は、上記フ
ィルタ容量７の放電手段８に伝えられる。放電手段８
は、フリップフロップ回路８１と、その出力器によりス
イッチ制御されるＭＯＳＦＥＴＱ１からなり、かかるＭ
ＯＳＦＥＴＱ１が上記フィルタ容量７の放電経路を形成
するようにされる。上記フリップフロップ回路８１のク
ロック端子ＣＫには、特に制限されないが、上記位相比
較回路１の一方の入力に供給される基準クロック信号が
供給される。

【００２２】電源投入直後において、上記フィルタ容量
３に過剰にチャージアップがなされて電圧制御発振回路
４の発振周波数が帰還ループの上限周波数を超えるよう
な異常状態が発生すると、かかるフィルタ容量３の保持
電圧ＶＦの異常を上記電圧検出手段で検出し、クロック
信号ＣＫＩＮに同期してフリップフロップ回路８を反転
させて、スイッチＭＯＳＦＥＴＱ１をオン状態にしてフ
ィルタ容量３を強制的に放電させる。上記クロック信号
ＣＫＩＮの次の周期においても、上記保持電圧ＶＦが検
出電圧ＶＲよりも高いと、上記フリップフロップ回路８
１がセット状態を維持して上記放電動作を継続する。上
記クロック信号ＣＫＩＮの次の周期において、上記保持
電圧ＶＦが検出電圧ＶＲよりも低くなると上記フリップ
フロップ回路８１がリセットされて、上記放電動作が停
止してフィルタ容量３はチャージポンプ回路の出力に従
った保持電圧ＶＦを形成し、ＰＬＬループの制御状態に
入る。

【００２３】つまり、上記検出手段７と放電手段８と
は、上記のようにＰＬＬループが異常状態になったとき
に応答して上記異常状態での保持電圧ＶＦを低下させ、
ＰＬＬループがいったん正常状態になると上記電圧比較
回路７１の出力はロウレベルとなり、フリップフロップ
回路８１はリセット状態のままとなって上記スイッチＭ
ＯＳＦＥＴＱ１をオフ状態にさせて上記のような放電動
作を行うことはない。

【００２４】図２には、この発明に係るクロック発生回
路の他の一実施例のブロック図が示されている。この実
施例では、電圧制御発振回路４０の構成が次のようにさ
れる。上記フィルタ容量３の保持電圧ＶＦは、電圧電流
変換器４１により電流信号とされる。また、上記保持電
圧ＶＦは、電圧増幅回路４２を通してフィルタ容量４３
を駆動する。このフィルタ容量４３の保持電圧ＶＡは、
電圧電流変換器４４により電流信号とされる。上記２つ
の電圧電流変換器４１と４４で形成された電流信号は、
加算器４５で加算されて電流制御発振回路４６の制御電
流とされる。

【００２５】この実施例では、上記フィルタ容量３の保
持電圧ＶＦを電圧電流変換器４１で直接電流に変換する
応答の速い高速パスと、上記電圧ＶＦを電圧増幅器４２
で増幅し、それにより駆動されるフィルタ容量４３の保
持電圧ＶＡを電圧電流変換器４４で電流に変換する応答
の遅い低速パスとを構成し、その合成出力により発振周
波数の制御が行われる。この場合、応答の速い高速パス
のゲインを小さくし、応答の遅い低速パスのゲインを大
きく設定することにより、広い動作範囲での安定したＰ
ＬＬ動作を行わせるようにしている。

【００２６】この実施例においても、上記のような異常
動作の検出とその解除を行う回路が付加される。この場
合、上記ＰＬＬループを支配的に制御する低速パスに対
して上記電圧検出手段７と放電手段８が設けられる。つ
まり、電圧比較回路７１は、上記フィルタ容量４３の保
持電圧ＶＡと電圧ＶＲを比較するものであり、フリップ
フロップ回路８１の出力で制御されるスイッチＭＯＳＦ
ＥＴＱ１は、上記フィルタ容量４３の放電経路を形成す
るよう接続される。

【００２７】図３には、この発明に係るクロック発生回
路の更に他の一実施例のブロック図が示されている。こ
の実施例では、電圧検出手段７に２つの電圧比較回路７
１と７２が用いられる。電圧比較回路７１は、上記のよ
うに異常状態を検出する第１の電圧Ｖ１が供給される。
電圧比較回路７２は、放電手段８の放電動作を停止させ
る第２の電圧Ｖ２が印加される。そして、放電手段８の
フリップフロップ回路８１は、セット／リセット型のフ
リップフロップとされる。上記電圧比較回路７１は、電
圧Ｖ１よりフィルタ容量３の保持電圧ＶＦが高くなった
ときにハイレベルの出力信号を形成するよう、非反転入
力（＋）には上記検出すべき保持電圧ＶＦが印加され
る。これに対して、電圧比較回路７２は、フィルタ容量
３の保持電圧ＶＦが第２の電圧Ｖ２よりも低くなったこ
とを検出したときに、上記フリップフロップ回路８１を
リセットさせるため、言い換えるならば、上記のように
ＶＦ＜Ｖ２のときにハイレベルの出力信号を形成するよ
う、非反転入力（＋）には第２の電圧Ｖ２が印加され、
反転入力（−）に上記検出すべき保持電圧ＶＦが印加さ
れる。

【００２８】この実施例の電圧検出手段７は、上記電圧
Ｖ１とＶ２からなるヒステリシス特性をもって電圧比較
動作を行い、上記フリップフロップ回路８１のセット／
リセットを制御して、上記フィルタ容量３の放電動作を
行うようにするものである。このような放電制御によ
り、電源投入時等においてフィルタ容量３の保持電圧が
異常に高くなっても、それに応答してＰＬＬが正常に動
作するような回復動作を行わせることができる。この実
施例の電圧検出手段は、図２の実施例回路にも適用する
ことができるものである。

【００２９】図４には、この発明に係る半導体集積回路
装置の一実施例のブロック図が示されている。同図の各
回路ブロックは、実際の半導体基板上における幾何学的
な配置にあわせて描かれている。同図の各回路ブロック
は、公知の半導体集積回路の製造技術により、単結晶シ
リコンのような半導体基板上において形成される。

【００３０】同図において、９は半導体チップであり、
１０は内部回路であり、１１はクロック発生回路ＣＰＧ
であり、１２及び１３からなるオンチップＲＡＭと、そ
れ以外の論理回路部とにより構成される。上記クロック
発生回路１１は、上記図１〜図３のようなＰＬＬ回路か
ら構成されたものである。また、上記オンチップＲＡＭ
１２〜１３は、ＲＡＭマクロにより構成される。上記内
部回路１０が形成される領域のうちＲＡＭブロック以外
は敷き詰めゲート領域となっており、その結線の設計に
よりそれぞれの機能が実現される。この領域の拡大パタ
ーン１６のようにＭＯＳＦＥＴが敷き詰められている。
上記半導体チップ９の周辺部にはボンディングパッド１
５が設けられ、かかるボンディングパッド１５と内部回
路１０との間には入出力回路部１４が設けられる。論理
回路部は、それぞれの用途に応じた機能を実現するため
の回路が形成される。

【００３１】上記クロック発生回路１１は、上記ＲＡＭ
マクロと同様に専用的に設計された回路素子により構成
されるものであってもよい。また、かかる半導体集積回
路装置９と、それと信号の授受を行う他の半導体集積回
路装置に対して、上記クロック発生回路１１で形成され
たクロック信号で動作させるようにしてもよい。このよ
うな機能のために、外部端子に接続されるボンディング
パッド１５を介して帰還ループの一部が構成される。

【００３２】図５には、本願発明を適用したシステムの
ブロック図が示されている。同図において、クロックＬ
ＳＩは、周知の半導体製造技術によって、１つの半導体
基板上に形成された半導体集積回路装置である。

【００３３】基準クロック信号ＣＫＩＮ−Ｐ及びＣＫＩ
Ｎ−Ｎ（ここで、−Ｐ及び−Ｎは、互いに逆位相の信号
を表している。以下の説明においても同じ意味であ
る。）は、外部端子を介して、Ｐチャンネル型ＭＯＳＦ
ＥＴＰ１〜Ｐ３と、Ｎチャンネル型ＭＯＳＦＥＴＮ１〜
Ｎ２により構成された入力バッファＢＦ１に供給され
る。入力バッファＢＦ１の出力は、Ｐチャンネル型ＭＯ
ＳＦＥＴＰ４と、Ｎチャンネル型ＭＯＳＦＥＴＮ３によ
り構成された入力バッファＢＦ２を介して、位相比較回
路ＰＤの一方の入力へクロック信号ＣＩＮとして供給さ
れている。

【００３４】上記位相比較回路ＰＤの他方の入力端子に
は、入力バッファＢＦ１と同じ構成にされた入力バッフ
ァＢＦ３と上記入力バッファＢＦ２と同じ構成にされた
入力バッファＢＦ４とを介して、帰還クロック信号ＣＦ
Ｂが供給される。この帰還クロック信号ＣＦＢは、この
半導体集積回路装置の外部に設けられた帰還クロック信
号用の帰還信号線ＢＬ１，ＢＬ２と外部端子を介して、
上記半導体集積回路装置から供給される。このように、
外部に設けられた帰還信号線を使い、かつ入力バッファ
ＢＦ１とＢＦ３とを同じにし、また入力バッファＢＦ２
とＢＦ４とを同じにすることにより、基準クロック信号
用の外部端子でのクロック信号と帰還クロック信号用の
外部端子でのクロック信号とを合わせることが可能とな
る。

【００３５】上記位相比較回路ＰＤは、上記ＣＩＮとも
う一方のＣＦＢとの位相を比較し、ＣＩＮの位相がＣＦ
Ｂより進んでいれば誤差信号ＵＰを、遅れていれば誤差
信号ＤＷＮを出力する。チャージポンプ回路ＣＨは、上
記誤差信号ＵＰ、ＤＷＮを受け、容量ＣＦを充放電する
ことでフィルタ電圧ＶＦを制御する。

【００３６】上記容量ＣＦが接続されたノードには、フ
ィルタ電圧ＶＦの電圧を検知し、ある電圧Ｖ１よりも高
くなったときに強制的にそのノードを放電し、ある電圧
Ｖ２よりも低くなったときに放電を停止する検知放電回
路が接続されている。この回路は、抵抗素子Ｒ１、Ｒ
２、Ｒ３により構成された分圧回路と、この分圧回路に
より形成された電圧Ｖ１、Ｖ２と上記フィルタ電圧ＶＦ
とを比較する比較回路ＣＭＰ１、ＣＭＰ２と、上記比較
回路ＣＭＰ１、ＣＭＰ２の出力によってセット／リセッ
トされるフリップフロップ回路ＦＦと、フリップフロッ
プ回路ＦＦの出力によってオン／オフ制御されるスイッ
チＭＯＳＦＥＴＮ４とによって構成されている。

【００３７】同図において、ＶＣＯは電圧制御発振回路
であり、フィルタ電圧ＶＦに応じた周波数で発振し、発
振信号ＣＫを出力する。この発振信号ＣＫは、互いに分
周比が異なる分周回路ＤＶ１、ＤＶ２、ＤＶ３を介する
ことで、さまざまな周波数の信号ＣＫ８、ＣＫ４、ＣＫ
２が生成され、出力バッファへ供給される。分周回路Ｄ
Ｖ１によって生成された信号ＣＫ８について見ると、そ
の信号ＣＫ８は、出力バッファＢＦ５〜ＢＦ７、ＢＦ８
〜ＢＦ１０へ供給され、さらにこれらの出力バッファの
出力は、出力バッファＢＩ１〜ＢＩ４に供給される。他
の分周回路に関しても、２種類の出力バッファが設けら
れている。

【００３８】図面から理解されるように、出力バッファ
ＢＩ１〜ＢＩ４を除く他の回路は、その電源電圧とし
て、電圧ＶＤＤがスイッチＳＷ１を介して供給される。
出力バッファＢＩ１〜ＢＩ４には、その電源電圧とし
て、電圧ＶＴＴがスイッチＳＷ２を介して供給される。
特に制限されないが、電圧ＶＴＴは、電源電圧ＶＤＤよ
りも低い値にされている。このようにすることによっ
て、クロック信号の振幅を小さくし、高速なクロック信
号の転送ができるようにされている。見方を変えると、
上記出力バッファＢＩ１〜ＢＩ４は、低振幅のためのイ
ンターフェイス回路と見ることもできる。

【００３９】この半導体集積回路装置で形成されたクロ
ック信号は、電源電圧ＶＴＴが供給された出力バッファ
を介して、半導体集積回路装置の外部へ出力される。本
実施例においては、クロック信号が供給される半導体集
積回路装置に対して１対１の関係で、出力バッファが設
けられている。

【００４０】複数のクロック信号のうち、１／８分周回
路を介する１つの信号ＣＫ８−Ｐ、ＣＫ８−Ｎが帰還信
号ＣＫＦＢ−Ｐ、ＣＫＦＢ−Ｎとなり、ＣＫＩＮ−Ｐ、
ＣＫＩＮ−Ｎと同様に入力バッファを介して（信号ＣＦ
Ｂ）位相比較回路ＰＤに戻り、ＰＬＬの帰還ループを形
成する。

【００４１】これにより、ＰＬＬは位相比較回路ＰＤの
入力であるＣＩＮとＣＦＢとの位相及び周波数が一致す
るように内部を制御するため、ＶＣＯはタイミング信号
（基準クロック信号）の８倍の周波数で発振して、その
発振信号ＣＫを１／８分周した信号ＣＫ８は上記タイミ
ング信号と同じ周波数となり、出力バッファ及び入力バ
ッファを介して帰還された点で位相が一致するように引
き込み、その状態を保持する。

【００４２】本構成では、ＣＫＩＮ−Ｐ、ＣＫＩＮ−Ｎ
からＣＩＮまでと、ＣＫＦＢ−Ｐ、ＣＫＦＢ−ＮからＣ
ＦＢまでの構成が同じため、ＣＫＩＮ−Ｐ、ＣＫＩＮ−
ＮとＣＫＦＢ−Ｐ、ＣＫＦＢ−Ｎ（すなわちＣＫ８−
Ｐ、ＣＫ８−Ｎ）での位相も一致するようになり、更
に、発振信号ＣＫから分周回路及び出力バッファを介し
て出力するディレイをそろえることで、全てのクロック
信号の位相がＣＫＩＮ−Ｐ、ＣＫＩＮ−Ｎと一致するよ
うになる。

【００４３】電源ＶＴは、スイッチＳＷ２を介して、同
図に示された半導体集積回路装置へ、電源電圧ＶＴＴと
して供給され、電源ＶＤは、スイッチＳＷ１を介して、
同図に示されている半導体集積回路装置へ、電源電圧Ｖ
ＤＤとして供給される。また、電源電圧ＶＤＤ及びＶＴ
Ｔは、同図には示されていない半導体集積回路装置に
も、スイッチＳＷ１及びＳＷ２の投入によって供給され
る。

【００４４】図６には、図５に示したクロックＬＳＩに
おいて、スイッチＳＷ１及びＳＷ２をオンにすることに
より、電源電圧ＶＤＤ、ＶＴＴを投入したときの各部の
動作波形図が示されている。初期状態では、外部から与
えられるタイミング信号（基準クロック信号）ＣＫＩＮ
−Ｐ、ＣＫＩＮ−Ｎだけが入力されているが、電源電圧
ＶＤＤ、ＶＴＴは共に回路の接地レベルであり、全ての
信号が接地レベルとなっている。

【００４５】スイッチＳＷ１をオン状態にし、電源電圧
ＶＤＤが投入されると、電源電圧ＶＴＴが供給される出
力バッファ以外の回路が動作を開始する。すなわち、Ｃ
ＫＩＮ−Ｐ、ＣＫＩＮ−Ｎを受ける入力バッファが動作
し、位相比較回路へ信号ＣＩＮを出力する。位相比較回
路では、ＣＩＮだけが入力されるために誤差信号ＵＰを
出力し、チャージポンプ回路ＣＨは、容量ＣＦを充電
し、フィルタ電圧ＶＦが上昇する。すると、電圧制御発
振回路ＶＣＯは、フィルタ電圧ＶＦに応じた発振周波数
で発振するため、発振信号ＣＫは徐々に周波数が増加
し、ＣＫを１／８分周した信号ＣＫ８も同様に周波数が
増加していく。

【００４６】ところが、帰還信号線ＢＬ１、ＢＬ２を介
してクロック信号ＣＫ８をこのＬＳＩへ供給する出力バ
ッファは、未だ電源電圧ＶＴＴが給電されていないた
め、クロック信号ＣＫ８−Ｐ，ＣＫ８−Ｎ及び帰還クロ
ック信号ＣＫＦＢ−Ｐ、ＣＫＦＢ−Ｎは接地レベルのま
まであり、位相比較回路ＰＤへ入力する信号ＣＫＦも接
地レベルから変化しないため、ＰＬＬにおける帰還ルー
プが切断されて負帰還制御が効かない状態となり、制御
電圧ＶＦは上昇を続ける。

【００４７】こうなると一般的には、ＶＦの電圧が電源
電圧ＶＤＤまで達した異常な動作点で定常状態となって
しまうが、本実施例のクロックＬＳＩでは、制御電圧Ｖ
Ｆの電圧を検知し、ある電圧Ｖ１よりも高くなったとき
に強制的にフィルタ容量ＣＦを放電し、ある電圧Ｖ２よ
りも低くなったときに放電を停止する手段が具備されて
いる。そのため、ＶＦの電圧がＶ１より高くなると、Ｃ
Ｆを放電するため、ＶＦの電圧が降下して、ＣＫ及びＣ
Ｋ８の周波数が減少するようになる。

【００４８】そして、ＶＦが電圧Ｖ２より低くなると、
ＣＦの放電が停止し、再びＶＦの電圧が上場するように
なる。したがって、本実施例のクロックＬＳＩでは、電
源電圧ＶＴＴが投入されるまで、ＶＦの電圧が上昇と下
降を繰り返す動作となる。

【００４９】次にスイッチＳＷ２がオン状態にされて、
電源電圧ＶＴＴが投入されると、ＶＴＴが給電されてい
る出力バッファが動作を開始するため、ＬＳＩ外へクロ
ック信号を出力できる状態となる。

【００５０】しかし、図６に示した例では、制御電圧Ｖ
Ｆの電圧が高いときに、電源電圧ＶＴＴが投入された
め、電圧制御発振回路ＶＣＯは高周波数で発振してお
り、それを分周したＣＫ８の周波数も出力バッファの動
作周波数よりも高くなっているため、出力バッファがス
タックしてしまい、ＣＫ８−Ｐ、ＣＫ８−Ｎは接地レベ
ルから変化せず、ＰＬＬにおける帰還ループが切断され
て負帰還制御が効かない状態から抜け出すことができ
ず、制御電圧ＶＦの電圧は上昇し続けている。尚、スタ
ックとは、クロック信号の電位変化が速くなりすぎて、
実質的にクロック信号が変化していないと見做せる状態
のことである。

【００５１】半導体集積回路装置に具備した上記検知放
電回路は、制御電圧ＶＦの電圧が電圧Ｖ１よりも高くな
ると、容量ＣＦを放電する。これにより、制御電圧ＶＦ
の電位が下降し、電圧制御発振回路ＶＣＯの発振周波数
が減少し、出力バッファの動作周波数よりもＣＫ８の周
波数が低くなってから、出力バッファは正常に動作し
て、ＣＫ８−Ｐ、ＣＫ８−Ｎのレベル変化が起こるよう
になり、それを受けて帰還クロック信号ＣＦＢも位相比
較回路へ供給されるようになる。そして、制御電圧ＶＦ
の電圧がＶ２よりも低くなると、ＣＦの放電が停止し、
そこからＰＬＬとしての正常な引き込み動作を開始し
て、定常状態へ落ち着くことができる。

【００５２】このように、電源電圧ＶＴＴの投入が遅れ
たとしても、所望の周波数のクロック信号を形成するこ
とができる。すなわち、電源電圧ＶＤＤとＶＴＴの投入
順序を考慮しなくても、所望の周波数のクロック信号を
形成することができる。したがって、他の半導体集積回
路装置への電源供給のタイミングを考慮するだけで良く
なる。

【００５３】図７には、上記図５に示したクロックＬＳ
Ｉを使って、複数の半導体集積回路装置へ同期したクロ
ック信号を分配するマルチプロセッサシステムの一実施
例のブロック図が示されている。システム全体の基準と
なるクロック信号は、例えば水晶発振回路ＯＳＣによっ
て形成される。この水晶発振回路ＯＳＣからのクロック
信号は、ＰＬＬを用いて同期したクロック信号を出力す
るクロックＬＳＩ（半導体集積回路装置）１に供給され
る。

【００５４】このクロックＬＳＩ１の出力は、同様にＰ
ＬＬを用いて同期したクロック信号を形成するクロック
ＬＳＩ（半導体集積回路装置）１０、２０へ供給され
る。プロセッサＬＳＩ（後で、図１１（Ａ）を用いて、
プロセッサＬＳＩの一例が説明される）、ネットワーク
ＬＳＩ、メモリコントロールＬＳＩ等へ供給されるクロ
ック信号は、このようにクロックＬＳＩ１とクロックＬ
ＳＩ１０、２０との２段構成により形成され、分配され
る。

【００５５】クロック信号に従って動作する各ＬＳＩ
は、その内部でのクロックラインを明記していないが、
プログラムを実行するプロセッサＬＳＩ１１〜１３、２
１〜２３やＬＳＩ間のデータを管理するネットワークＬ
ＳＩ１４、２４では入力されたクロック信号からＰＬＬ
を用いて周波数を逓倍させたクロック信号を分配して動
作する。同図では、このＰＬＬがＰＬ１とＰＬ２として
示されている。メモリ１６、２６を制御するメモリコン
トロールＬＳＩでは、入力されたクロック信号を分配し
て動作する。各ＬＳＩ内部で、クロック系の構成は異な
っていても動作の基準は分配されたクロック信号であ
り、この信号を各ＬＳＩで同期させることにより、ＬＳ
Ｉ間の高速データ転送を実現する。

【００５６】図８には、図７に示した各ＬＳＩのクロッ
ク波形図が示されている。クロックＬＳＩ１は、装置全
体の基準となるクロック信号をＣＫＩＮに受け、出力Ｃ
Ｋ８をＰＬＬの帰還信号として自分自身のＣＫＦＢに戻
す。これにより、ＣＫＩＮと同位相で同周波数のクロッ
ク信号ＣＫ８、８１、８２を生成し、ＣＫ８１、８２は
クロックＬＳＩ１０、２０へ供給する。クロックＬＳＩ
１０、２０は、クロックＬＳＩ１からの伝播ディレイ分
だけ位相が遅れたクロック信号ＣＫＩＮに受ける。

【００５７】このとき、クロックＬＳＩ１からクロック
ＬＳＩ１０までのクロック配線長と、クロックＬＳＩ２
０までのクロック配線長をそろえることにより、クロッ
クＬＳＩ１０のＣＫＩＮと、クロックＬＳＩ２０のＣＫ
１Ｎとは同位相となる。また、それぞれのクロックＬＳ
Ｉにおいて、出力ＣＫ８をＰＬＬの帰還信号として自分
自身のＣＫＦＢに戻すことで、ＣＫＩＮと同位相で同周
波数のクロック信号ＣＫ８、８１〜８４と、ＣＫＩＮと
同位相だが周波数が４倍のクロック信号２１とを生成す
ることができる。なお、特に制限されないが、クロック
信号ＣＫ８１〜８４はプロセッサＬＳＩ１１〜１３、２
１〜２３とネットワークＬＳＩ１４、２４へ供給され、
ＣＫ２１はメモリコントロールＬＳＩ１５、２５へ供給
される。

【００５８】プロセッサＬＳＩ、ネットワークＬＳＩ及
びメモリコントロールＬＳＩには、クロックＬＳＩ１
０、２０からの伝播ディレイ分だけ位相が遅れたクロッ
ク信号がＣＫＩＮ又はＣＫに供給される。このときも、
クロックＬＳＩ１０、２０から各ＬＳＩまでの全てのク
ロック配線長をそろえることにより、各ＬＳＩに入力さ
れるクロック信号を全て同位相とすることができる。ク
ロックＬＳＩ間及びクロックＬＳＩと各ＬＳＩとの間
は、特に制限されないが、低振幅のインターフェイスと
なっている。本実施例では、いわゆるＧＴＬインターフ
ェイスが採用されている。

【００５９】図９には、差動ゲートを用いた電圧制御発
振回路ＶＣＯの一実施例の回路図が示されている。複数
の差動ゲートをリング状に接続することにより、いわゆ
るリングオシレータと言われる発振回路が構成される。
リングオシレータの出力は、レベル変換部を介して出力
される。

【００６０】上記差動ゲートは、Ｎチャンネル型ＭＯＳ
ＦＥＴの差動トランジスタ対と、抵抗と信号振幅をクラ
ンプするダイオード接続したＰチャンネル型ＭＯＳＦＥ
Ｔとを並列接続した負荷と、制御電圧ＶＦをゲートに受
けるＮチャンネル型ＭＯＳＦＥＴとで構成される。制御
電圧ＶＦが変化すると、差動トランジスタ対へのバイア
ス電流が変化するため、差動ゲートの回路ディレイが変
化し、発振周波数が変化する。

【００６１】差動ゲートの信号振幅は、ダイオード接続
したＰチャンネル型ＭＯＳＦＥＴにより小振幅にクラン
プされているために回路ディレイが小さくて高周波数の
発振を実現できるが、その小振幅信号ＶＡＰ、ＶＡＮを
電源電圧の振幅まで増幅した発振信号ＣＫとして出力す
るためにレベル変換回路（差動アンプ＋ＣＭＯＳインバ
ータ回路）が必要になる。

【００６２】図１０（１）〜（３）には、図９に示した
電圧制御発振回路ＶＣＯの各部の動作波形図が示されて
いる。（１）〜（３）は、制御電圧ＶＦを順々に高くし
たときの各部の波形の違いが表されている。ＶＦの電圧
が低い（例えば１．５Ｖ）のときには、差動トランジス
タ対へのバイアス電流が小さいために回路ディレイが大
きくて発振周期は長くなる。ＶＦの電圧を高く（２．４
Ｖ）すると、差動トランジスタ対へのバイアス電流が大
きいために回路ディレイが小さくて発振周期は短くな
る。しかし、ＶＦの電圧を電源電圧ＶＤＤまで高くする
と、発振周期は短くはなるが、各差動ゲートにおける差
動トランジスタ対がスイッチングし、負荷への充放電が
完了する前に次の動作が始まってしまうため、信号振幅
が小さくなってしまう。その結果、信号振幅を増幅する
レベル変換回路（差動アンプ＋ＣＭＯＳインバータ回
路）がスタックし、発振信号ＣＫを出力することができ
なくなってしまう。

【００６３】図１１には、ＰＬＬを用いて内部の動作周
波数を可変にできる機能を内蔵したプロセッサＬＳＩ
（半導体集積回路装置）とその周辺ブロックの一実施例
を示す構成図が示されている。同図（Ａ）のプロセッサ
ＬＳＩは、プロセッサユニットＣＰＵ、クロック発生回
路と入出力回路を有している。

【００６４】同図（Ａ）のブロック図において、クロッ
ク発生回路は、クロック分配回路、複数の分周回路ＤＶ
１００〜ＤＣ１０７、分周回路の出力を選択するセレク
タＳＥＬ１、ＳＥＬ２及びＰＬＬ回路の一部を構成する
回路ＰＬＬを有している。このＰＬＬ回路の一部を構成
する回路ＰＬＬは、特に制限されないが、図５に示され
ている回路ＰＬＬと同じ構成にされている。すなわち、
同図には示されていないが、回路ＰＬＬは、位相比較回
路ＰＤ、チャージポンプ回路ＣＨ、電圧制御発振回路Ｖ
ＣＯ、フィルタ容量ＣＦ及び検出放電回路（Ｒ１〜Ｒ
３、ＣＭＰ１，ＣＭＰ２，ＦＦ，Ｎ４）によって構成さ
れており、クロック分配回路、分周回路及びセレクタと
を組み合わせることにより、ＰＬＬ回路が構成される。

【００６５】このＰＬＬ回路により形成されたクロック
信号は、プロセセッサユニットＣＰＵへ供給される。プ
ロセッサユニットＣＰＵは、このクロック信号に従って
動作する。また、プロセッサユニットＣＰＵは、内部バ
スＢＵＳを介して入出力回路に接続されている。入出力
回路は、上記クロック発生回路からのクロック信号ＣＫ
Ｂに従って上記バス上のデータを取り込むフリップフロ
ップ回路ＦＦ１００と、同じく上記クロック発生回路か
らのクロック信号ＣＫＢに従って外部からのデータを取
り込むフリップフロップ回路ＦＦ１０１と、上記フリッ
プフロップ回路ＦＦ１００の出力端子と外部端子との間
に接続された出力バッファＢＦ０１，ＢＦ０２及び上記
外部端子とフリップフロップ回路ＦＦ１０１の入力端子
との間に接続された入力バッファＩＢとによって構成さ
れている。特に制限されないが、上記外部端子には、ネ
ットワークＬＳＩが接続されてい。また、このプロセッ
サＬＳＩは、スイッチＳＷ１を介して電源ＶＤに接続さ
れているとともに、スイッチＳＷ２を介して電源ＶＴに
接続されている。

【００６６】同図において、Ｓ−ＣＰＵは、サービスプ
ロセッサを示しており、ＰＲＧは、当該サービスプロセ
ッサＳ−ＣＰＵによって実行されるプログラムを示して
いる。サービスプロセッサＳ−ＣＰＵは、例えば、電源
の投入時にプログラムＰＲＧを実行する。このプログラ
ムの実行により、プロセッサＬＳＩ、ネットワークＬＳ
Ｉ等の初期化が行われる。例えば、プログラムを実行す
ることにより、サービスプロセッサＳ−ＣＰＵは、プロ
セッサＬＳＩの外部端子ＳＥＬ１、ＳＥＬ２を介して上
記セレクタＳＥＬ１、ＳＥＬ２へ選択条件を設定する。
また、プロセッサユニットＣＰＵへの初期化のためのリ
セット信号Ｐｏｎを供給する。

【００６７】上記回路ＰＬＬは、入力バッファＢＦを介
して、外部から与えられたタイミング信号ＣＫＩＮ−
Ｐ、ＣＫＩＮ−Ｎを受ける。上記回路ＰＬＬ、分周回路
ＤＶ１００、ＤＶ１０１、クロック分配回路、分周回路
ＤＶ１０５〜ＤＶ１０７、及びセレクタＳＥＬ２によっ
て構成されたＰＬＬ回路は、上記入力バッファＢＦから
の信号ＣＩＮと帰還クロック信号ＣＦＢとの間で位相及
び周波数が一致するように動作し、発振クロック信号Ｃ
Ｋを出力する。この発振クロック信号ＣＫの周波数は、
上記回路ＰＬＬの出力（ＣＫ）から上記回路ＰＬＬの入
力（ＣＦＢ）までの径路内に設けらている分周回路の分
周比によって決まる。

【００６８】本実施例において、上記回路ＰＬＬの出力
（ＣＫ）から上記回路ＰＬＬの入力（ＣＦＢ）までの径
路にセレクタＳＥＬ２が設けられ、このセレクタＳＥＬ
２によって、分周比を切り換えることができる構成とさ
れている。このセレクタＳＥＬ２への設定条件で、発振
クロック信号ＣＫ及びプロセッサユニントＣＰＵへ分配
される内部クロック信号ＣＫＡの周波数を変え、プロセ
ッサＬＳＩをいろいろな速度で動作させることができ
る。

【００６９】また、内部クロック信号ＣＫＡの周波数が
変化しても、他のＬＳＩ（同図の例では、ネットワーク
ＬＳＩ）との間でのデータ転送をする部分での周波数
（信号ＣＫＢ）が一定となるように、セレクタＳＥＬ１
による分周比の切り換えが行われるようになっている。
これにより、ＬＳＩ内部よりも動作周波数が低くいＬＳ
Ｉ間でのデータ転送でのデータ転送でエラーが生じない
ようにしている。

【００７０】本実施例では、ＰＬＬ回路の帰還ループ、
すなわち上記回路ＰＬＬの出力と入力との間にセレクタ
が設けられているため、そのセレクタの設定が完了する
までは、その径路が確定せず、帰還ループが電気的に切
断された状態になり、負帰還制御が効かない状態となる
可能性がある。

【００７１】例えば、同図（Ｂ）のタイミング図に示さ
れているように、スイッチＳＷ１、ＳＷ２がオン状態に
され、電源電圧ＶＤＤ、ＶＴＴが投入された後で、サー
ビスプロセッサＳ−ＣＰＵがセレクタＳＥＬ１、ＳＥＬ
２へ決定条件を供給するする場合、期間Ｔcut の間、帰
還ループが電気的に切断された状態となる。そのため、
上記回路ＰＬＬに上記検出放電回路が設けられていない
と、上記したように回路が暴走することがある。ところ
が、本実施例では、上記検出放電回路によって制御電圧
ＶＦが検出され、この制御電圧ＶＦが所定の値以上にな
ると、放電を行うようにしているため、異常なクロック
信号が形成されるのを防ぐことができ、上記暴走を防止
することができる。言い換えるならば、電源投入のタイ
ミングとセレクタへの設定条件の設定タイミングとの間
の制約を軽くすることができる。なお、同図には、サー
ビスプロサッサＳ−ＣＰＵにより形成されたリセット信
号Ｐｏｎの一例も示されている。

【００７２】図１２には、上記図１１（Ａ）に示したプ
ロセッサＬＳＩの内部におけるクロック信号の波形図が
示されている。同図において、（１）〜（３）は、クロ
ック信号ＣＫから帰還クロック信号ＣＦＢまでの径路に
設けられたセレクタによって、分周比を変えた場合にお
けるクロック信号ＣＫ、ＣＫＡの違いを表している。セ
レクタ部での回路ディレイをそろえることで、他の信号
は上記設定を換えても同じとなる（ＣＫＡからＣＫＢま
での径路のセレクタも同様に切り換えている場合）。

【００７３】上記（１）は、１／１分周を選択した場合
で、クロック信号ＣＫからＣＫＦまで１／４分周となる
ためにクロック信号ＣＫは、ＣＫＩＮの４倍の周波数と
なる。上記（３）は、１／４分周を選択した場合で、ク
ロック信号ＣＫからＣＫＦまで１／１６分周となるため
に楠信号ＣＫはＣＫＩＮの１６倍の周波数となり、ＣＫ
から１／２分周回路を介してＬＳＩ全面に分配したＣＫ
ＡはＣＫの半分の周波数である。また、（２）は、１／
２分周を設定した場合を示している。

【００７４】

【表１】＊はドントケア（Don't care) ただし、立ち上がりエッ
ジは除く。

【００７５】図１３には、上記位相比較回路の一実施例
の回路図が示されている。この位相比較回路は、その内
部ノード及び出力の状態に応じて、入力信号ＣＩＮ、Ｃ
ＦＢの立ち上がりのときだけ出力ＵＰ、ＤＷＮが変化す
るエッジトリガ型の回路であり、入力信号のレベルにか
かわらず出力は３通りの状態が存在する。この位相比較
回路の入出力状態が、上記に示した表１としてまとめて
ある。これ以上位相比較回路の説明は省略するが、上記
に示した入出力状態表から、位相比較回路の動作は理解
されるであろう。

【００７６】上記説明では、制御電圧ＶＦの値を検出
し、その値が所定値以上になったとき、制御電圧ＶＦを
低下させる回路を、検出放電回路として述べた。しかし
ながら、見方を変えると、ＰＬＬ回路の状態を検出し、
所定の状態でない場合、所定の状態へＰＬＬ回路をセッ
トする検出設定回路と見做すこともできる。更に詳しく
述べるならば、ＰＬＬ回路を構成する帰還ループが電気
的に切断されたときのＰＬＬ回路の状態を検出し、ＰＬ
Ｌ回路を所定の状態にセットする検出設定回路と見做す
ことができる。

【００７７】上記の実施例から得られる作用効果は、下
記の通りである。（１）外部端子から供給されるクロック信号と内部ク
ロック信号とを位相比較回路で比較し、その出力に応じ
てチャージポンプ回路でチャージアップ又はディスチャ
ージ電流を形成してフィルタ容量を駆動し、かかるフィ
ルタ容量の保持電圧により電圧制御発振回路の発振周波
数の制御を行い、発振出力に基づいて上記内部クロック
信号を形成する分周回路とを含むＰＬＬ回路において、
上記フィルタ容量の保持電圧が所定電圧以上に大きくさ
れたことを検出する電圧検出回路と、かかる電圧検出回
路の検出出力により上記フィルタ容量の保持電圧を所定
電位まで強制的に低下させる機能を付加することによ
り、確実でかつ安定的にクロック信号を発生させること
ができるＰＬＬ回路を備えた半導体集積回路装置を有す
るシステムを得ることができるという効果が得られる。

【００７８】（２）第１の外部端子から供給されるク
ロック信号を第１の入力バッファを介して位相比較回路
の一方の入力に供給し、分周された内部クロック信号を
バッファを介して第２の外部端子を介して外部に出力
し、第３の外部端子を介して上記第１の入力バッファと
同等の第２の入力バッファを介して上記位相比較回路の
他方の入力に供給することにより、上記第２の外部端子
から出力されるクロック信号を上記第１の外部端子から
供給されるクロック信号と同期化したクロック信号をと
させることができるとともに、確実でかつ安定的にクロ
ック信号を発生させることができるという効果が得られ
る。

【００７９】（３）上記電圧検出回路は、フィルタ容
量の保持電圧が所定電圧以上にされたことを検出する第
１の電圧検出回路と、上記保持電圧が所定電位以下にさ
れたことを検出する第２の電圧検出回路とかなり、上記
第１の電圧検出回路の検出出力より上記フィルタ容量を
放電させ、上記第２の電圧検出回路の検出出力により上
記放電動作を停止させてなることにより安定的に異常動
作の解除を行わせることができるという効果が得られ
る。

【００８０】（４）上記電圧制御発振回路は、上記チ
ャージポンプ回路の出力電流により充放電される第１の
フィルタ容量の保持電圧を電流信号に変換する第１の電
圧電流変換回路と、上記第１のフィルタ容量の保持電圧
を増幅する電圧増幅回路と、かかる電圧増幅回路の出力
で駆動される第２のフィルタ容量と、上記第２のフィル
タ容量の保持電圧を電流信号に変換する第２の電圧電流
変換回路と、上記第１と第２の電圧電流変換回路の出力
電流を加算する加算回路と、上記加算回路の出力電流に
より発振周波数が制御される電流制御発振回路を制御す
ることにより、動作範囲を広くしつつ、確実でかつ安定
的にクロック信号を発生させることができるという効果
が得られる。

【００８１】（５）ＰＬＬ回路に分周比を選択するセ
レクタを設けたことにより、帰還ループが電気的に切断
された状態になっても、その状態が検出設定回路によっ
て検出され、検出設定回路によってＰＬＬ回路が所定の
状態へセットされる。そのため、ＰＬＬ回路は、確実に
クロック信号を形成することができるという効果が得ら
れる。

【００８２】（６）複数種類の電源で動作するＰＬＬ
回路に検出設定回路が設けられているため、電源投入の
シーケンスを考慮しなくても、ＰＬＬ回路は確実にクロ
ック信号を形成することができる。そのため、複数種類
の電源で動作するＰＬＬ回路を含む半導体集積回路装置
を有するシステムにおいて、電源の投入シーケンスに関
する制限を少なくすることができるという効果が得られ
る。

【００８３】（７）その帰還ループが、半導体集積回
路装置の外部に設けられたＰＬＬ回路を含む半導体集積
回路装置に、検出設定回路が設けられている。そのた
め、帰還ループの持つ周波数特性によって、帰還ループ
が電気的に切断されても、言い変えるならば、信号伝達
が行われなくなっても確実にクロック信号を形成するこ
とができるという効果が得られる。

【００８４】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、帰還
ループの全てを半導体集積回路装置の内部で構成しても
よい。帰還ループを構成する外部端子間にスイッチと複
数の分周回路を設けておいてスイッチの切り換えにより
分周比を切り換えるような機能を設けるものであっても
よい。また、半導体集積回路装置は、１チップのマイク
ロコンピュータあるいはマイクロプロセッサを構成する
もの等何であってもよい。

【００８５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、外部端子から供給されるク
ロック信号と内部クロック信号とを位相比較回路で比較
し、その出力に応じてチャージポンプ回路でチャージア
ップ又はディスチャージ電流を形成してフィルタ容量を
駆動し、かかるフィルタ容量の保持電圧により電圧制御
発振回路の発振周波数の制御を行い、発振出力に基づい
て上記内部クロック信号を形成する分周回路とを含むＰ
ＬＬ回路において、上記フィルタ容量の保持電圧が所定
電圧以上に大きくされたことを検出する電圧検出回路
と、かかる電圧検出回路の検出出力により上記フィルタ
容量の保持電圧を所定電位まで強制的に低下させる機能
を付加することにより、確実でかつ安定的にクロック信
号を発生させることができるＰＬＬ回路を備えた半導体
集積回路装置を有するシステムを得ることができる。

【００８６】ＰＬＬ回路の帰還ループが電気的に切断さ
れたことによって生じる状態を検出し、ＰＬＬ回路を所
定の状態に設定する検出設定回路が、半導体集積回路装
置に設けられているため、その半導体集積回路装置を使
うシステムにおける電源投入シーケンスに対する制限を
少なくすることができる。また、ＰＬＬ帰還ループを半
導体集積回路装置の外部に設けたシステムにおいても、
ＰＬＬ回路は、確実にクロック信号を形成することがで
きる。更に、ＰＬＬ回路にセレクタを設けることによ
り、ＰＬＬ回路の帰還ループが電気的に切断されても、
ＰＬＬ回路は確実にクロック信号を形成することができ
る。

【図面の簡単な説明】

【図１】この発明に係るクロック発生回路の一実施例を
示すブロック図である。

【図２】この発明に係るクロック発生回路の他の一実施
例を示すブロック図である。

【図３】この発明に係るクロック発生回路の他の一実施
例を示すブロック図である。

【図４】この発明に係る半導体集積回路装置の一実施例
を示すブロック図である。

【図５】この発明に係るクロック発生回路を有する半導
体集積回路装置を使ったシステムの一実施例を示すブロ
ック図である。

【図６】図５の動作を説明するための波形図である。

【図７】この発明に係るクロック発生回路を有する半導
体集積回路装置、プロセッサ半導体集積回路装置、ネッ
トワーク半導体集積回路装置、メモリコントロール半導
体集積回路装置及びメモリを有するシステムのブロック
図である。

【図８】図７の動作を説明するめたの波形図である。

【図９】この発明に用いられる電圧制御発振回路の一実
施例を示す回路構成図である。

【図１０】図９の動作を説明するための波形図である。

【図１１】この発明に係るプロセッサ半導体集積回路装
置の一実施例を示す構成図である。

【図１２】図１１のプロセッサ半導体集積回路装置の動
作の一例を説明するための波形図である。

【図１３】この発明に用いられる位相比較回路の一実施
例を示す回路構成図である。

【符号の説明】

１…位相比較回路、２…チャージポンプ回路、３…フィ
ルタ容量、４…電圧制御発振回路、５…クロック分配
器、６…分周器、７…電圧比較手段、８…放電手段、
７１，７２…電圧比較回路、８１…フリップフロップ回
路、４０…電圧制御発振回路、４１，４４…電圧電流変
換器、４２…電圧増幅器、４３…フィルタ容量、４５…
加算器、４６…電流制御発振回路、Ｂ１〜Ｂ３…バッフ
ァ回路、９…半導体チップ、１０…内部回路、１１…ク
ロック発生回路、１２〜１３…ＲＡＭマクロセル（オン
チップＲＡＭ）、１４…入出力回路、１５…ボンディン
グパッド、１６…内部回路（拡大パターン）。ＣＦ…容
量、Ｐ１〜Ｐ３…Ｐチャンネル型ＭＯＳＦＥＴ、Ｎ１〜
Ｎ４…Ｎチャンネル型ＭＯＳＦＥＴ、ＢＦ１〜ＢＦ４…
入力バッファ、ＣＭＰ１，ＣＭＰ２…比較回路、ＶＣＯ
…電圧制御発振回路、ＰＤ…位相比較回路、ＦＦ…フリ
ップフロップ回路、ＶＤ，ＶＴ…電源、ＳＷ１，ＳＷ２
…スイッチ、ＤＶ１〜ＤＶ８…分周回路、ＢＩ１〜ＢＩ
１４…出力バッファ、ＯＳＣ…水晶発振回路、ＢＦ１５
〜１７…出力バッァ、Ｓ−ＣＰＵ…サービスプロセッ
サ。

Claims

【特許請求の範囲】

【請求項１】第１の電源電圧の供給を制御する第１の
スイッチと、第２の電源電圧の供給を制御する第２のスイッチと、上記第１の電源電圧によって動作する第１の回路と上記
第２の電源電圧によって動作する第２の回路とを有する
ＰＬＬ回路と、上記ＰＬＬ回路の動作状態を検出し、検出結果に従っ
て、上記ＰＬＬ回路を所定の状態へ設定する設定回路と
を含むことを特徴とするシステム。
【請求項２】上記ＰＬＬ回路と上記設定回路は、１つ
の半導体集積回路装置に形成されていることを特徴とす
る請求項１のシステム。
【請求項３】上記第１の回路は、基準クロック信号と帰還クロック信号との位相差を検出
する位相比較回路と、上記位相比較回路の出力に従った制御電圧を形成する制
御回路と、上記制御電圧に従った周波数のクロック信号を形成する
電圧制御発振回路とを含み、上記第２の回路は、上記電圧制御発振回路の出力を上記帰還クロック信号と
して供給する回路を含むことを特徴とする請求項２のシ
ステム。
【請求項４】上記設定回路は、上記制御電圧の値を検出する比較回路と、上記比較回路の出力に従って、上記制御電圧を低下させ
る手段とを含むことを特徴とする請求項３のシステム。
【請求項５】上記システムは、更に、クロック信号に
従って動作する第２の半導体集積回路装置を含み、上記第２の回路は、上記電圧制御発振回路の出力を、上
記第２の半導体集積回路装置のクロック信号として供給
する回路を含むことを特徴とする請求項４のシステム。
【請求項６】帰還クロック信号を伝送する配線と、基準クロック信号を受ける第１の外部端子と、帰還クロック信号を受ける第２の外部端子と、帰還クロック信号を出力する第３の外部端子と、上記第１の外部端子と上記第２の外部端子と上記第３の
外部端子とに結合され、上記第２の外部端子と上記第３
の外部端子とを上記配線で結合することにより、ＰＬＬ
回路として動作する回路とを有する半導体集積回路装置
とを含み、上記半導体集積回路装置は、上記ＰＬＬ回路の動作状態を検出し、その動作状態に従
って、上記ＰＬＬ回路を所定の状態へ設定する検出設定
回路を含むことを特徴とするシステム。
【請求項７】上記回路は、上記基準クロック信号と上記帰還クロック信号との位相
差を検出する位相比較回路と、上記位相比較回路の出力に従った制御電圧を形成する制
御回路と、上記制御電圧に従った周波数のクロック信号を形成する
電圧制御発振回路と、上記電圧制御発振回路から出力されるクロック信号から
上記第３の外部端子へ供給されるべき帰還クロック信号
を形成する回路を含むことを特徴とする請求項６のシス
テム。
【請求項８】上記検出設定回路は、上記制御電圧の値を検出する比較回路と、上記比較回路の出力に従って、上記制御電圧を低下させ
る手段とを含むことを特徴とする請求項７のシステム。
【請求項９】上記半導体集積回路装置は、上記電圧制御発振回路から出力されたクロック信号に従
ったクロック信号を出力する第４の外部端子を有し、上記システムは、更に、上記第４の外部端子からのクロ
ック信号に従って動作する第２の半導体集積回路装置を
含むことを特徴とする請求項８のシステム。
【請求項１０】上記第１の回路は、基準クロック信号と帰還クロック信号との位相差を検出
する位相比較回路と、上記位相比較回路の出力に従った制御電圧を形成する制
御回路と、上記制御電圧に従った周波数のクロック信号を形成する
電圧制御発振回路とを含み、上記第２の回路は、上記電圧制御発振回路の出力を上記帰還クロック信号と
して供給する回路を含むことを特徴とする請求項１のシ
ステム。
【請求項１１】上記第１の回路と上記第２の回路は、
１つの半導体集積回路装置に形成され、上記第２の回路からの帰還クロック信号を上記第１の回
路へ供給する配線は、上記半導体集積回路装置の外部に
設けられていることを特徴とする請求項１０のシステ
ム。