CN1653693A - 频率转换器及其使用方法 - Google Patents

Abstract

提供了一种全数字频率转换装置，它利用简单的相位检测器和来自数字振荡器输出的整数和小数相位反馈信息实现频率转换。在一个实施例中，目标相位累加器单元(503)生成至相位检测器单元(502)的目标相位信号。目标相位累加器单元接收目标相位输入值及来自参考信号输入(rclk)的输入信号。数字相位检测器单元接收参考信号、当前相位反馈输入信号及目标相位输入信号。相位检测器单元将频率设置信号输出到频率值发生器单元(506)。检测器输出基于当前相位和目标相位之差。频率值发生器单元配置为将频率值信号输出到数字振荡器单元(510)，由单元(510)生成直接反馈到相位检测器单元的当前相位反馈输入端的对应数字输出信号。还提供了了实施本发明的方法、计算系统和软件产品。

Description

频率转换器及其使用方法

发明领域

本发明一般地涉及频率转换器。更具体地来说，本发明涉及精确调整参考频率的数字频率转换器。

发明背景

在许多类型的电子系统中，都希望生成由某些参考信号合成的具有各种频率和相位关系的时钟信号。合成参考信号的派生信号的通用方法基于模拟锁相环(PLL)频率转换器来进行。相应地，图1显示了常规的模拟PLL 100，PLL 100以数字源频率SCLK作为源分频器104的输入，该分频器104将SCLK除以整数值S以创建参考频率f_REF。负反馈PLL控制环路105由相位检测器106、充电泵108、低通环路滤波器110、压控振荡器(VCO)112和反馈分频器114构成。相位检测器106对f_REF和反馈频率f_BACK执行相位差运算。即，相位检测器106生成相位误差信号U_ERR，此信号U_ERR在f_REF和f_BACK相等时为零，其随所述两个频率之差反向变化。PLL控制环路的前馈路径107由VCO 112生成输出或目标频率DCLK，所述VCO 112的输出频率由U_ERR通过充电泵108和低通滤波器110生成的电压控制。具体来说，充电泵108将U_ERR转换成通过低通滤波器110平滑处理后的电压信号，由此向VCO112提供控制电压。PLL控制环路的反馈路径113将频率输出DCLK馈送到反馈分频器114中，由其将DCLK除以整数值F而生成f_BACK信号。DCLK的输出频率是源频率SCLK的整数倍或小数倍，具体由比率F/S确定。

PLL相位抖动、环路稳定性和响应时间基本上取决于模拟充电泵108和低通环路滤波器110元件。这些模拟PLL元件中的容性元件引入了相当大的环路时间常数和相位抖动，导致难以理解和预测的环路特性，尤其是在源频率SCLK快速变化时。例如，导致此不确定性的一个原因是电容器受其电气特性的热变化影响。再者，基于模拟PLL的频率转换器的实际实现常常受限于小比较周期(即F和S的值小)，因为较大的比较周期要求滤波器110中采用较大的电容器，这在许多应用中是无法实现的。鉴于至少上述原因，模拟PLL很难在实际中用于精确的频率转换，尤其是在源频率SCLK不是常数值时。例如，在许多类型的系统中，需要DCLK的数控发生器来取代固定频率的模拟振荡器。发生器的一个常规但重要的部件称为离散时间振荡器(DTO)，图2中给出一个示例DTO 200。DTO 200包括n位加法器202，该加法器202将n位增量值SF(比例因子)加到寄存器204的先前输出值中，由此在参考时钟信号RCLK的下一个上升沿以新递增了的值更新寄存器204的输出值，从而在一定数量的RCLK周期上生成用信号206表示的n位阶梯输出。阶梯输出信号206中每一阶的时长等于RCLK周期T_RCLK。在DTO输出信号206的每个周期之后，生成一个进位位208。进位位208表示DTO输出周期的整数部分，阶梯DTO输出信号206包含有关每个周期的小数部分的信息。DTO振荡周期由DTO加法器的MODULO(模数)、SF的值以及RCLK频率F_RCLK按照如下等式(1)确定：

$F_{\mathrm{DCLK}}=\frac{\mathrm{SF}}{\mathrm{MODULO}}\×F_{\mathrm{RCLK}}---\left(1\right)$

其中SF是线性确定DTO的输出频率的n位比例因子。通常，RCLK频率和MODULO是固定的，期望的DTO输出频率由SF的值动态地控制。MODULO的值通常等于2ⁿ，其中n是DTO加法器的位数。阶梯DTO输出信号必须通过某个输出模块转换成DCLK信号。因此，该输出模块的第一个功能是产生方波形的DCLK。第二个功能是减少要等于T_RCLK的DTO输出周期的抖动。图3所示框图示意了一个已知的输出模块实例。在该图中，n位值SF设置n位DTO信号F_DTO的频率，将其馈送到输出模块305的形成模块(form module)307，以进行信号调整。形成模块307以DTO 304的输出作为查找表(LUT)308的存储地址以产生周期与F_DTO相同的任意波形，查找表(LUT)308将来自各对应LUT地址位置的相应值输入数模转换器(DAC)310中，从而形成期望波形，随后再由低通滤波器312进行平滑处理。通常包括LUT和滤波器，以通过阻塞最高的谐波频率而主要允许主时钟频率通过来减少DTO频率中的谐波频率失真，从而也降低但未消除相位抖动。施密特触发器314将F_DTO的模拟表示转换为二进制的频率DTO_CLK，然后将其馈送到PLL 316中进行频率转换。或者，在某些应用中，可以采用DTO_CLK作为DCLK输出，而无需PLL316。离散信号频率转换过程中的另一有用部件是如图4a例示的直接数字合成器(DDS)。DDS通常执行频率降阶功能(frequency step-downfunction)。求和单元402将SF寄存器404中存储的n位值SF加到相位累加器406输出的n位值中。在SCLK的每个上升沿同步更新和值。相位累加器406将n位DDS频率F_DDS馈送到输出模块，并将F_DDS馈送回求和单元402，从而在一定数量的SCLK周期期间生成具有如下等式(2)给出的频率的阶梯周期信号408：

$F_{\mathrm{DDS}}=\frac{\mathrm{SF}}{2^n}{F}_{\mathrm{SCLK}}---\left(2\right)$

其中F_SCLK是SCLK的频率值。输出模块410将DDS频率信号F_DDS转换成目标时钟DCLK。例如，输出模块410可以将阶梯波形转换成具有频率F_DDS的二进制时钟信号。应该注意的是，阶梯周期信号408的周期中的抖动等于SCLK周期。如果SCLK周期在宽范围上变化(即具有高抖动)，则可能难以(或不可能)设计有效降低抖动的输出模块。

图4b例示了另一种相关的DDS频率转换器450。源分频器452将SCLK除以整数值SDIV以创建参考信号REF。目标分频器464将DCLK除以整数值DDIV以创建反馈信号。相位检测器454每个比较周期对REF与反馈信号的位置进行比较，所述比较周期是两个连续REF信号之间的时间。相位检测器的Freq_set输出值通常与比较周期与反馈周期之差成比例。频率值发生器456对从相位检测器454获得的Freq_set值进行累加，得到输出值Freq_val，馈送到DTO 457输入端。DTO 457由加法器458和寄存器460组成。随后由输出模块462调整DTO输出，以得到DCLK频率。

经常使用频率转换器的重要领域包括计算机CRT和LCD监视器。在此类设备中，输出时钟周期T_DCLK和输入时钟周期T_SCLK遵循如下等式(3)：

Sh_TOTAL×Sv_TOTAL×T_SCLK＝Dh_TOTAL×Dv_TOTAL×T_DCLK    (3)

其中：

Sh_TOTAL是源线中的SCLK周期数；

Sv_TOTAL是源帧中的行数；

Dh_TOTAL是目标线中的DCLK周期数；

Dv_TOTAL是目标帧中的行数；

T_SCLK是源时钟周期的时长；以及

T_DCLK是目标时钟周期的时长。

采用帧速率转换的设备中的频率转换器通常遵循如下等式(4)：

m×Sh_TOTAL×Sv_TOTAL×T_SCLK＝n×Dh_TOTAL×Dv_TOTAL×T_DCLK  (4)

其中m和n是整数。

频率转换器450中要求的SDIV最大值等于m×Sh_TOTAL×Sv_TOTAL，比较周期是m个源帧。如果值m×Sh_TOTAL×Sv_TTOTAL和n×Dh_TOTAL×Dv_TOTAL具有公分母，则可以降低SDIV和比较周期。但是在某些情况中，不可能具有很大的公分母。如果SCLK周期T_SCLK有步进变化，则频率转换器450中的DCLK周期T_DCLK将逐渐收敛于新的稳定状态。收敛所需时间(即响应时间)取决于比较周期。比较周期越长，则频率转换器450收敛所需时间越多，可能多达几个帧。但是，在许多CRT/LCD监视器应用中，响应时间长是不可接受的。

相位检测器454必须正确地处理各种各样的情况。例如，一种情况是当T_DCLK比T_SCLK大或少两倍时。可以理解，相位检测器454执行逻辑和计算二种运算，因此通常难以设计。虽然频率转换器通常在许多情况中均适用，但仍需要不断改进数字频率转换器设计。具体来说，一般需要响应时间快且相位误差检测机制简单的频率转换器。还希望这些频率转换器也适用于CRT/LCD监视器应用。

发明概述

为了达到本发明上述和其他目的，根据本发明，提供了一种仅采用数字元件的数字频率转换方法和装置。

在本发明的一个实施例中，目标相位累加器单元生成送往相位检测器单元的目标相位信号。目标相位累加器单元接收目标相位输入值及来自参考信号输入的输入信号。数字相位检测器单元配置为接收参考信号、当前相位反馈输入信号及目标相位输入信号。相位检测器单元将第一频率设置信号输出到频率值发生器单元。频率值发生器单元配置为将频率值信号输出到数字振荡器单元，数字振荡器单元生成直接反馈到相位检测器单元的当前相位反馈输入端的对应数字输出信号。在一些实施例中，当前相位反馈信号包括整数和小数相位信息。在另一些实施例中，可能只需要小数相位信息。

在某些情况中，目标相位累加器单元可以包括用于生成适当目标相位信号的相位校正输入值。在另一些情况中，目标相位累加器单元可以采用相位与所述相位检测器单元所用的第一参考信号不同的第二参考信号。此外，目标相位累加器单元可以在某些应用中配备一乘法器单元，该乘法器单元以第二参考信号作为控制信号来从两个输入值中选择一个输入值，以供目标相位累加器单元用于后续计算。例如，乘法器可用于选择目标相位输入值或使用由相位校正输入值派生的信息，以用于生成目标相位信号输出。

在一些实施例中，相位检测器单元生成与当前相位反馈输入信号与目标相位输入信号之差成比例的第一频率设置信号。此外，在另一些实施例中，相位检测器单元生成与当前相位反馈输入信号与目标相位输入信号之差成比例的第二频率设置信号。

在一些实施例中，相位检测器单元可以控制何时输出第一频率设置信号。在这些实施例中，相位检测器单元包括一乘法器，它使用第一参考信号作为选择线，以选择何时将第一频率设置信号输出到频率值发生器。

本发明所用参考信号可以多种合适的方法来产生。在一些实施例中，将源时钟馈送到分频器，由其生成所需的参考信号。

此外，在一些实施例中，来自数字振荡器的数字输出信号由输出模块调整，以生成适用于特定应用的输出信号。

前述装置实施例中实现频率转换的方法的一个实施例为：根据第一参考信号确定第一比较周期，并计算用于计算频率设置参数的目标相位值。该计算是基于当前相位值和目标相位值之差来进行的，其中当前相位值包括整数和小数相位信息。在一些实现方案中，频率设置参数与所述差值成比例。在对应的输出频率上驱动数字振荡器的频率值是由频率设置参数导出的，用于更新数字振荡器以使其按经过更新的频率设置振荡。

在一些实施例中，在第一比较周期期间计算频率值和频率设置参数。在另一些实施例中，在第二比较周期期间基于第二参考信号计算目标相位值。在某些情况中，使用相位校正值来计算目标相位值。

还提供了了实施本发明的计算系统和软件产品。

通过结合附图阅读如下详细说明，可更清楚更容易理解本发明的其他特征、优点和目的。

附图简介

本发明是通过附图给出的非限制性示例来加以说明的，附图中同样的参考标号表示类似的部件：

图1显示已知锁相环(PLL)频率转换器的示例性框图；

图2是说明常规离散时间振荡器(DTO)的示例性数字电路实现方案的示意图；

图3显示已知的基于DTO的频率转换器的示例性框图；

图4a是说明常规直接数字合成器(DDS)的示例性数字电路实现方案的示意图；

图4b是说明另一种常规直接数字合成器(DDS)的示例性数字电路实现方案的示意图；

图5显示根据本发明一个实施例，实现DDS伺服系统的全数字频率转换系统的框图；

图6显示详细说明根据本发明一个实施例，实现数字频率转换的基本方法的流程图；

图7显示根据本发明另一个实施例，实现DDS伺服系统的全数字频率转换系统的框图；

图8显示根据本发明另一个实施例，实现DDS伺服系统的全数字频率转换系统的框图；以及

图9是适用于实现本发明的通用计算机系统的图形表示。

本发明实施例的详细说明

下面参照附图中所示的实施例来说明本发明。在以下描述中，为了更好地理解本发明，阐述了许多具体细节。但是，对于本领域技术人员来说，显然可以在没有部分或所有这些具体细节的情况下实施本发明。在其他例子中，未详细描述众所周知的步骤和/或系统部件，以使本发明更清楚。

根据以上论述，为了实现本发明的其他目的，提供了一种全数字频率转换器，它具有较快的响应时间和相对简单的设计。图5以框图形式说明了根据本发明一个实施例的通用直接数字合成(DDS)伺服系统。该附图所示的DDS伺服频率转换系统是一种将具有第一频率的输入源时钟SCLK转换成具有第二频率的输出目标时钟DCLK的频率转换器。

源分频器504将SCLK除以整数SDIV，以创建参考信号Ref。信号Ref设置比较周期(T_CMP)，检测器502将比较周期T_CMP用作时间窗口，以比较其他输入信号并生成检测器的输出信号。但是，其他实施例可以不采用输入源时钟分频器504，而是通过某种其他已知方法来提供合适的Ref信号。Ref信号馈送到相位累加器503和检测器502。输入相位累加器503的Phase_target输入值对于确定每个比较周期的DCLK周期数的特定模式是恒定不变的。对于一个给定的Phase_target输入，相位累加器503对DCLK的相位进行累加，这必须得到伺服系统的支持。相位累加器503的Target_val输出是理想的DCLK相位(即目标相位)，检测器502在每个比较周期期间将其与当前实际相位Phase_current进行比较，以确定适当的Phase_error和Freq_set控制输出。Phase_current是包含当前DCLK输出的整数和小数相位信息的反馈信号。检测器502输出Freq_set信号，它基本上与Target_val设置的理想DCLK相位与观察到的由Phase_current表示的当前DCLK相位之差成比例。频率值发生器506对来自检测器502的Freq_set值进行累加，生成输出值Freq_val，以输入DTO510。DTO 510具有小数和整数输出。整数部分累加自伺服过程开始起出现的DTO周期数。DTO 510的小数输出是当前DTO输出周期的相位，例示为馈送到输出模块514的阶梯信号512。DTO 510的整数和小数输出的组合以信号Phase_current的形式反馈，以指示当前DTO输出的实际相位。输出模块514以已知方式适当地调整DTO小数输出信号。例如，DCLK频率可以调整为等于DTO频率或与之成比例关系。在最简单的情况中，输出模块514使DCLK频率保持与DTO频率基本相等。

图6显示详细说明根据本发明一个实施例，实现响应时间相对较小的数字频率转换的过程600的流程图。过程600开始于步骤602，其中适当地对各种系统参数进行初始化。例如，将DTO 510和相位累加器503的整数部分所对应的输出比特设为零。此外，将频率值发生器506中的寄存器设为与期望的DCLK频率对应的状态。还在步骤602加载用户定义常数，如Phase_target和SDIV。在步骤604，伺服系统等待新的比较周期开始。当新的比较周期开始时，过程600前进到步骤606，其中相位累加器通过将Phase_target与前一个Target_val相加来计算新的Target_val，从而在比较周期结束时更新理想的DTO输出相位。在步骤608计算Target_val与DTO的真实相位Phase_current之差。在步骤610，将该差值转换成合适的Freq_set值，例如通过将该差值乘以常量系数。或者，在其他实施例中，可以将该差右移来代替乘法运算。在步骤612，将Freq_set值和当前Freq_val转换为新的Freq_val，新的Freq_val在下一个比较周期期间馈送到DTO 519的输入端。作为示例，新的Freq_val可以是先前的Freq_val与Freq_set值之和。视具体的应用而定，在步骤614，将DTO输出信号调整成适用于外部系统的信号。在一些实施例中，步骤614是可选的，因为DTO输出信号可以由其他系统组件直接使用。应该理解，在几种情形下，各步骤的次序可以变更，还可以删除某些步骤以及增加其他的步骤。

已经描述了根据本发明实现数字频率转换的通用方法，图7中的框图说明了根据本发明另一个实施例的更具体的DDS伺服系统。该图所示的DDS伺服频率转换系统与图5所示的DDS系统相似，不同之处在于显示了相位累积器和DTO的一些实施细节。下文将参照图7讨论本发明的这些差异和其他实施细节。相位累加器703包括加法器704和寄存器706。相位累加器703的Phase_target输入值对于确定每个比较周期的DCLK周期数的特定模式是恒定不变的，它包括累计的DCLK周期数(即整数部分)和当前周期中的DCLK相位(即小数部分)。加法器704的输出值在常量频率参考时钟RCLK的沿通过Ref信号同步馈送到寄存器706中。即，寄存器706累加DCLK的相位，包括伺服系统要实现的相位的整数部分和小数部分。DTO 711分别具有小数部分DTO_frac和整数部分DTO_int。整数部分DTO_int是计数器716累计的DTO输出中出现的DTO周期总数。DTO 711的小数部分DTO_frae包括加法器702和寄存器714，它确定当前DTO输出周期的相位。当加法器712在一个周期结束时产生进位，计数器716加1，从而生成DTO 711的整数部分。寄存器714的输出是馈送到输出模块720的输入端的阶梯信号718(DTO_frac)。信号Phase_current由DTO_int和DTO_frac级联构成，它确定自伺服过程开始DTO输出信号中的实际相位变化。依具体应用而定，输出模块720对DTO_frac执行任何期望的信号调整操作。

下文将更详细地阐述本发明的另一个实施例的实现方面。从Phase_target控制输入开始讨论，Phase_target是每个比较周期T_CMP伺服系统要实现的目标DCLK相位变化。Phase_target的值由T_CMP与T_DCLK的比值确定，如等式(5)所示：

Phase_target＝T_CMP/T_DCLK                        (5)

因此，为了实现本实施例的频率转换器的某个目标DCLK频率，系统设计师选择源时钟分频器702中的合适SDIV值，并输入按等式(5)计算的Phase_target。DTO输出在伺服过程开始时初始化为等于相位累加器全相位变化部分。应该注意的是，相位累加器寄存器706的整数部分的位数必须足够让检测器708正确地求解Target_val和Phase_current之差。检测器708在每个比较周期结束时比较Target_val和Phase_current，并计算相应的Freq_set值，以馈送到DDS伺服环路的前馈路径。

不同于已知的相位控制伺服环路，本发明在反馈路径即合成的输出信号718与检测器708的反馈输入之间没有采用反馈分频器，而是代之以向检测器708反馈由DTO 711即时提供的高分辨率信息Phase_current。Phase_current信号的采样分辨率是DCLK周期的很小一部分，足以计算精确的逐周期相位误差值。Phase_target信号中存在确定性小误差，它对应于DTO 711的最低有效位。该取整误差确定最大频率设置精度Phase_target。如果该精度足够特定应用之用，则相位累加器703无需任何输入信号来进行补偿。但是，如果精度不够，则可向相位累加器703提供相位校正输入(未显示)，以补偿此分辨率误差。每数个比较周期进行一次校正，例如相应根据等式(1)和等式(2)在一帧结束或m帧结束之后进行一次校正。

为了生成前馈环路路径的控制参数，检测器703确定DTO输出相位变化和相位累加器设置的理想相位变化之间的差，并计算使DTO输出相位等于理想的Target-Val相位所需的Freq_set校正值。作为比例伺服系统的一个实例，可以通过将相位差乘以一个常数来计算Freq_set。

Freq_set控制参数在Ref设置的每个比较周期TCMP之后重新进行计算，并保持不变，直到下一个比较周期结束为止。应理解，较长的T_CMP可以增加控制环路的响应时间。但环路稳定性并不显著地依赖于T_CMP的时长，因为检测器708从Phase_current反馈信号接收即时的高分辨率相位信息，且Freq_val是立即计算的。再者，应该注意的是，Phase_target和T_CMP可以按照等式(5)在很宽范围上适当地变化，同时保持期望的输出频率。

在本实施例中，DDS伺服环路的前馈路径包括频率值发生器710和DTO 711。检测器708将Freq_set参数输出到频率值发生器710，由其计算DTO 711生成期望的DCLK输出频率所需的值Freq_val。不同于已知的离散时间振荡器，DTO 711除了包括通常的小数输出信号DTO_frac还包括整数部分，DTO_frac馈送到已知的输出模块720的输入端，以进行信号调整。作为示例，为了将输出信号DTO_frac转换成二进制时钟信号，输出模块720可如图3所示具有一个查找表、一个作为输入级的数模转换器(DAC)以及一个作为输出级的施密特触发的低通滤波器。DTO 711的整数部分DTO_int与小数部分DTO_frac一起表示DTO的当前相位Phase_current，并表示自伺服过程开始起DTO输出信号的全相位变化。DTO 711整数部分的位数必须足够，以便正确地确定Target_val和Phase_current之差。

应理解，图5所示的不同DDS伺服系统块可以最适合于特定应用的许多种不同方式来实现。图8说明一个针对计算机显示监视器中的频率转换的实施例。该实施例与先前的实施例相似，不同之处在于某些系统块已利用特定的硬件部件来实现，以及相位累加器没有附加的输入，如ref_frame和Phase_correct。

在本发明的这一计算机监视器实施例中，相位累加器803接收两个输入参考信号：Ref_line(与图6的REF相同)及Ref_frame(标记m帧的结束，其中m是整数)。相位累加器包括加法器804、乘法器806、加法器808和寄存器810。新的Target_val在比较周期结束、Ref_line信号有效时出现的参考时钟RCLK沿上存储在寄存器810中，其中RCLK具有恒定的频率。Ref_line信号在一个RCLK周期期间有效。如果Ref_frame信号有效，则Phase_target与Phase_correct之和出现在加法器808的输入端。在其他比较周期中，通过乘法器806将Phase_target传递到加法器808的输入端。检测器811包括减法器812它计算Target_val与反馈信号Phase_current之差(diff)。检测器811中采用两个乘法器814和816来计算检测器输出值：Freq_set1和Freq_set2。系数K1和K2在当前模式下恒定不变。在其他实施例中，可以采用简单的向右移位移位器来取代乘法器。例如，可以调节这些系数，以确定伺服系统的质量以及转换过程的速度(即，系统响应时间)。

乘法器818在一个比较周期结束时出现的RCLK周期期间将Freq_set1值传递到下一个系统块。频率值发生器819包括加法器820、寄存器822、加法器824和输出寄存器826。在每个比较周期期间，寄存器822中的值按值Freq_set1变化。在伺服系统的稳定状态中，寄存器822中的值基本上等于输入DTO 827的Freq_val，这是实现对应于Phase_target的DTO输出频率所必需的。寄存器826存储寄存器822中的值与来自检测器811的Freq_set2的和值Freq_val。应该注意，加法器824和寄存器826均是可选的。包括它们是为了使转换过程快速稳定。因此，在不需要这些特征的应用中可以将其省略。

DTO 827由加法器828、寄存器830和计数器832组成。加法器828和寄存器830表示DTO输出的小数部分。寄存器830的输出是用作输出模块834输入的阶梯n位信号DTO_frac。计数器832表示DTO输出的整数部分。它根据来自加法器828的进位信号递增。计数器832的输出与寄存器830的输出级联形成Phase_current，并反馈到检测器811的输入端。Phase_current反馈信号表示自伺服过程开始起DTO输出信号中的全相位变化。

应该注意的是，图8中的伺服系统可从任何初始状态正确地工作，但如果在转换过程的第一阶段(当Target_val与Phase_current之差大时)期间，寄存器810中Target_val的整数部分和计数器832中DTO的整数部分在每个新比较周期开始之后设为零，则转换过程的时长可以显著减少。因此，减法器812的输出表示理想DTO相位变化与自上个比较周期起的实际DTO相位变化之差。对本领域技术人员而言，计算相位差的其他方法是显而易见的，因而可以视为在本发明范围内。本说明书将例示一些基本系统参数的计算。为了简化计算，最好选择SDIV等于Sh_TOTAL；但然而，任何适合的值均适用。如果SDIV设为等于Sh_TOTAL且DCLK频率等于DTO输出频率，则Phase_target可由如下等式(6)确定：

$\mathrm{phase}\_\mathrm{task}=\frac{T_{\mathrm{CMP}}}{T_{\mathrm{DCLK}}}=\frac{n\×{\mathrm{Dh}}_{\mathrm{TOTAL}}\×{\mathrm{Dv}}_{\mathrm{TOTAL}}}{m\×{\mathrm{Sv}}_{\mathrm{TOTAL}}}---\left(6\right)$

图8中的检测器811根据比较周期结束时Target_val和Phase_current值之差来计算Freq_set1和Freq_set2的合适值。计算Freq_set1的通用公式由如下等式(7)给出：

Freq_set1＝K1×dPh                            (7)

其中dPh是期望相位变化与比较周期结束时当前相位之差，而K1是对应于伺服系统特定模式的常数。计算Freq_set2的类似公式由如下等式(8)给出：

Freq_set2＝K2×dPh                            (8)

本技术领域有经验的设计师可以容易地确定系数K1和K2的合适值。但是，为了可靠收敛于稳定状态，最好选择低于如下等式(9)给出的最大值K_MAX的K1和K2：

$K_{\mathrm{MAX}}=\frac{T_{\mathrm{RCLK}}}{T_{\mathrm{CMP}}}.---\left(9\right)$

其中T_RCLK是参考时钟周期，T_CMP是比较周期的时长-即图8中两个连续Ref-line信号之间的时间。系数K1和K2的值可以按如下等式(10)和(11)来计算：

$K1=\frac{n_1\×T_{\mathrm{RCLK}}}{T_{\mathrm{CMP}}}---\left(10\right)$

$K2=\frac{n_2\×T_{\mathrm{RCLK}}}{T_{\mathrm{CMP}}}---\left(11\right)$

其中n₁＜1，n₂＜1。应理解，系数n₁和n₂越小，则对源SCLK周期中的抖动的响应时间越长。设计本发明的频率转换器时的一项初始考虑是：确定给定比较周期和目标帧期间应用的可接受相位误差。本实施例中产生相位误差的一个决定性因素是DTO小数部分(即加法器828和寄存器830)中的位数n。相位累加器的小数部分(即寄存器810)中以及频率值发生器的输出(Freq_val)中采用了相同的位数。最好是Phase_target的小数部分与相位累加器的输入具有相同的位数。

下面将更详细地讨论有关DTO设计的方面。如上所述，DTO输出的整数部分对DTO周期计数，而小数部分以DTO最低有效位所对应的离散精度来解析DTO输出的当前相位。因此，通过适当地选择DTO的位数n，可以设计最大的相位误差，这可以由如下等式(12)确定：

$T_{\mathrm{DCLK}}=\frac{\mathrm{MODULO}\×T_{\mathrm{RCLK}}}{\mathrm{Freq}\_\mathrm{val}}---\left(12\right)$

其中1＜Freq_val＜MODULO，并且MODULO＝2ⁿ。如果Freq_val的最低有效位改变，则因变化(dT_DCLK)所致的每DCLK周期的误差由如下等式(13)确定：

${\mathrm{dT}}_{\mathrm{DCLK}}=-\frac{2^n}{\mathrm{Freq}\_{\mathrm{val}}^2}\×T_{\mathrm{RCLK}}---\left(13\right)$

假定T_CMP是比较周期的时长，dT_CMP是对应于dT_DCLK的比较周期的误差，以及dN_CMP是对应于dT_CMP的DCLK周期数，则通过如下等式(14)计算dN_CMP：

dN_CMP＝dT_CMP/T_DCLK＝[T_CMP/(T_DCLK)²]×dT_DCLK＝+T_CMP/T_RCLK×2ⁿ(14)

例如，如果比较周期是100×10⁶皮秒且T_RCLK是4000皮秒，则：

${\mathrm{dN}}_{\mathrm{CMP}}=\frac{25000}{2^n}$

因此，如果小数部分中DTO位数为n＝20，则可大致转化为每个比较周期DCLK周期中0.025的误差。m个源帧期间DTO输出中的理想相位变化(Ph_frm_ideal)在相位累加器中按如下等式(15)确定：

Ph_frm_ideal＝Phase_target×m×Sv_TOTAL     (15)

其中Phase_target由等式(6)确定。

如果Phase_target的小数部分具有n位，则最低有效位的变化得出由如下等式(16)确定的误差dPh_frm_ideal：

dPh_task＝(m×Sv_TOTAL)/2ⁿ                  (16)

作为示例，如果选择变量如下：m＝31，Sv_TOTAL＝2000和n＝20，则dPh_task等于DCLK周期的0.06。相位累加器803的输入中的Phase_correct值用于排除因Phase_target舍入所致的误差。

图9说明实施本发明所用的计算机系统900。如本领域众所周知的那样，ROM用于单向将数据和指令传送到CPU，而RAM通常用于以双向方式传送数据和指令。CPU 902通常可包括任意数量的处理器。主存储装置904、906均可包括任何适合的计算机可读介质。辅助存储介质908(通常为海量存储装置)还可以双向方式连接到CPU902，提供附加的数据存储容量。海量存储装置908是一种可以用于存储含计算机代码、数据等的程序的计算机可读介质。通常，海量存储装置908是速度一般比主存储装置904、906慢的存储介质，如硬盘、磁带。海量存储装置908可以采取磁带或纸带读取器或某一其他熟知装置的形式。可以理解，保持在海量存储装置908中的信息可以在必要时以标准方式作为虚拟内存结合为主存储906的一部分。特定的主存储装置(如CD-ROM)也可以将数据单向传递给CPU902。

CPU 902还连接到一个或多个输入/输出装置910，包括但不限于如下这些装置：视频监视器、跟踪球、鼠标、键盘、麦克风、触摸显示屏、传感读卡器、磁带或纸带读取器、书写板(tablet)、输入笔(styluse)、语音或手写体识别装置；或者其他众所周知的输入装置，例如其他计算机。最后，作为一种可选方案，CPU 902可以利用通常如912所示的网络连接方式连接到包括因特网或内部网的计算机网或电信网。可以设想，利用此网络连接，CPU 902可以在执行上述方法步骤的过程中从网络接收信息，或者将信息输出到网络。此类信息(通常表示为由CPU 902执行的指令序列)可以例如嵌入载波中的计算机数据信号的形式从网络接收以及输出到网络。上述装置和材料是计算机硬件和软件领域技术人员所熟悉的。

虽然只对本发明的几个实施例进行了相当详细的说明，但应理解，在不背离本发明精神和范围的前提下可以许多其他具体形式来实施本发明。具体来说，伺服系统可以具有实质上不会改变所述伺服环路机制的其他输入参数。此外，本发明的一些实施例可以包括所示实施例中显示的一些输入如Phase_correct，同时实质上不会改变所述伺服环路机制。同样地，其他实施例可有多个Ref信号输入相位累加器。此外，在一些实施例中，Phase_current反馈信息可能因单独的整数计数单元和小数计数单元而被分成一个以上的输入信号，由此将将伺服系统配置为如所示实施例中所述那样接收和使用分离的反馈信息。再者，虽然所示实施例的频率值发生器是与检测器分开的，但可以设想，属于本发明范围地，检测器可直接将相应的DTO频率值输出到DTO的输入端，这也在本发明范围内。因此，所述示例应视为说明性的而非限制性的，并且本发明不应局限于所提供的细节，而是可以在所附权利要求书的范围内进行修改。

Claims (22)

1.用于数字频率转换的装置，所述装置包括：

数字相位检测器单元，其配置为基于多个输入信号输出第一频率设置信号，所述多个输入信号至少包括具有第一频率的第一参考信号、当前相位反馈信号以及目标相位信号；

连接到所述相位检测器单元的数字目标相位累加器单元，其中所述目标相位累加器单元配置为基于目标相位输入值和包括第二参考信号输入的多个输入信号输出所述目标相位信号；

连接到所述相位检测器单元的数字频率值发生器，其中所述数字频率值发生器单元配置为接收所述第一频率设置信号并输出频率值信号；以及

连接到所述频率值发生器单元的数字振荡器单元，其中所述振荡器单元配置为接收所述频率值信号，所述数字振荡器单元还配置为输出具有第二频率的数字输出信号，此信号直接反馈到所述相位检测器单元的当前相位反馈输入端。

2.如权利要求1所述的装置，其特征在于还包括：

连接到所述振荡器单元的输出模块，其中所述输出模块配置为接收所述振荡器单元的所述数字输出信号，所述输出模块还配置为修改所述数字输出信号，并输出修改后的输出信号。

3.如权利要求1所述的装置，其特征在于：所述当前相位反馈信号包括所述数字输出信号的整数和小数相位信息。

4.如权利要求1所述的装置，其特征在于：所述第一频率设置信号与所述当前相位反馈输入信号和所述目标相位输入信号之差成比例。

5.如权利要求1所述的装置，其特征在于：所述相位检测器单元还配置为具有与所述当前相位反馈输入信号和所述目标相位输入信号之差成比例的第二频率设置信号。

6.如权利要求1所述的装置，其特征在于：所述相位检测器单元还包括乘法器单元，其配置为接收作为控制信号的所述第一参考信号和作为第一输入信号的所述第一频率设置信号；所述乘法器单元还配置为具有根据所述控制信号的状态输出所述第一输入信号的输出；其中所述乘法器输出信号由所述频率值发生器单元用于后续计算。

7.如权利要求1所述的装置，其特征在于：所述第一参考信号由接收具有第三频率的输入信号的分频器单元生成。

8.如权利要求1所述的装置，其特征在于：至所述目标相位累加器单元的所述多个输入信号还包括相位校正输入值。

9.如权利要求1所述的装置，其特征在于：至所述目标相位累加器单元的所述第二参考信号输入不具有与至相位检测器单元的所述第一参考信号输入相同的相位。

10.如权利要求1所述的装置，其特征在于：所述目标相位累加器单元还包括乘法器单元，其配置为接收作为控制信号的所述第二参考信号；作为第一输入的所述目标相位输入值以及作为第二输入的由相位校正输入值派生的信息；所述乘法器单元还配置为基于所述控制信号的状态选择所述第一和第二输入，其中所述选择的输入信号由所述目标相位累加器单元用于后续计算。

11.一种全数字频率转换装置中用于频率转换的方法，所述方法包括如下步骤：

(a)确定第一比较周期，其中所述第一比较周期基于具有第一频率的第一参考信号；

(b)计算目标相位值；

(c)基于当前相位值和所述目标相位值之差计算第一频率设置参数，其中所述当前相位值包括整数和小数相位信息；

(d)计算适合由数字振荡器用于产生具有对应的第二频率的输出信号的频率值，其中计算所述频率值采用所述第一频率设置参数；以及

(e)利用所述频率值更新所述数字振荡器。

12.如权利要求11所述的方法，其特征在于：(b)和(c)中的计算在所述第一比较周期期间进行。

13.如权利要求11所述的方法，其特征在于：(b)中计算所述目标相位值在第二比较周期期间进行，其中所述第二比较周期基于第二参考信号。

14.如权利要求11所述的方法，其特征在于：(b)中计算所述目标相位值包括使用相位校正值。

15.如权利要求11所述的方法，其特征在于还包括如下步骤：计算与所述当前相位值与所述目标相位值之差成比例的第二频率设置参数。

16.如权利要求15所述的方法，其特征在于：(d)中计算所述频率值的步骤还包括使用所述第二频率设置参数。

17.如权利要求11所述的方法，其特征在于：所述第一频率设置参数与所述当前相位值和所述目标相位值之差成比例。

18.如权利要求11所述的方法，其特征在于：所述第一频率设置参数的值在所述第一比较周期之外为零。

19.如权利要求11所述的方法，其特征在于还包括如下步骤：调整所述输出信号以产生调整的输出信号。

20.一种用于数字频率转换的系统，所述系统包括：

设为确定第一比较周期的处理器，其中所述第一比较周期基于具有第一频率的第一参考信号；

设为计算目标相位值的处理器；

设为基于当前相位值和所述目标相位值之差计算第一频率设置参数的处理器，其中所述当前相位值包括整数和小数相位信息；

设为计算适合由数字振荡器用于产生具有对应的第二频率的输出信号的频率值的处理器，其中计算所述频率值采用所述第一频率设置参数；以及

设为利用所述频率值更新所述数字振荡器的处理器。

21.一种用于数字频率转换的计算机程序产品，所述计算机程序产品包括：

确定第一比较周期的计算机代码，其中所述第一比较周期基于具有第一频率的第一参考信号；

计算目标相位值的计算机代码；

基于当前相位值和所述目标相位值之差计算第一频率设置参数的计算机代码，其中所述当前相位值包括整数和小数相位信息；

计算适合由数字振荡器用于产生具有对应的第二频率的输出信号的频率值的计算机代码，其中计算所述频率值采用所述第一频率设置参数；

利用所述频率值更新所述数字振荡器的计算机代码；以及

存储所述计算机代码的计算机可读介质。

22.如权利要求21所述的计算程序产品，其特征在于：所述计算机可读介质是从由下列各项组成的组中选择的一种介质：含于载波的数据信号、CD-ROM、硬盘、软盘、磁带以及半导体存储器。

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