CN1311629C - 用于数字频率转换的方法和装置 - Google Patents

Abstract

提供了一种通用方法以在全数字频率转换装置中实现频率转换，所述全数字频率转换器生成具有可选相位和频率且基本与要转换的输入信号同步的信号。生成多个时移信号，并从中选择一个适当的信号来将输出信号置位和复位。还提供了实施本发明的装置、计算系统和软件产品。

Description

用于数字频率转换的方法和装置

发明领域

本发明一般地涉及频率转换器。更具体地来说，本发明涉及具有确定相位误差的数字频率转换器。

发明背景

在许多类型的电子系统中，都需要生成由某些参考信号合成的具有各种频率和相位关系的时钟信号。合成参考信号的派生信号的通用方法基于模拟锁相环(PLL)频率转换器。图1相应地显示了一个常规模拟PLL 100，它以数字源频率SCLK作为源分频器104的输入，该源分频器104将SCLK除以整数值S以得到参考频率f_REF。负反馈PLL控制环路105由相位检测器106、充电泵108、低通滤波器110、压控振荡器(VCO)112和反馈分频器114构成。相位检测器106对f_REF和反馈频率f_BACK执行相位差运算。即，相位检测器106生成相位误差信号U_ERR，此信号在f_REF和f_BACK相等时等于零，并且随这两个频率之差反向变化。PLL控制环路的前馈部分107产生一个输出，即由VCO 112输出的目标频率DCLK，VCO 112的输出频率由U_ERR通过充电泵108和低通滤波器110创建的一个电压来控制。具体地说，充电泵108将U_ERR转换成一个通过低通滤波器110滤波的电压信号，从而为VCO 112提供电压信号。PLL控制环路的反馈路径113将频率输出DCLK馈送到反馈分频器114中，由其通过将DCLK除以整数值F而创建f_BACK信号。DCLK的输出频率是源频率SCLK的整数倍或小数倍，具体由比率F/S确定。

PLL相位抖动、环路稳定性和响应时间主要由模拟充电泵108和低通滤波器110元件确定。这些模拟PLL元件中的容性元件引入了相当大的环路时间常数和相位抖动，导致难以理解和预测的环路特性，尤其是在源频率SCLK快速变化时。例如，导致此不确定性的一个原因是电容器受其电气特性热变化的影响。由于至少这些原因，常规模拟PLL很难用于实现精确的频率转换，尤其是源频率SCLK不是常数值时。除电气性能限制外，实现常规模拟PLL的相关成本很大。例如，当在集成电路中实现时，模拟PLL元件占据最终的IC芯片面积中相当大的部分。与模拟PLL相关的另一个很大的成本是目前的IC设备测试技术要求外部IC访问针(acess pin)连接到该模拟PLL，以便通过专用的测试设备进行检查。在一些情况中，选择分频器114和104也会造成重大的成本和设计问题。作为实例，如果采用位数太少的分频器(例如4)，则因分频器分辨率有限而导致会有PLL可能无法产生的一定范围的输出频率。但是，在这些分频器中增加位数通常是不可行的，因为这可能增加比较周期，导致模拟PLL中的电容元件更大和更昂贵。再者，由于许多常规时钟源是由在相对较少的一些离散频率值上工作的晶体振荡器派生的，所以使选择小分频比的问题更为困难。

采用一些已知的方法取代固定频率的晶体振荡器来实现数字振荡器，以生成DCLK。一种常规的数控振荡器称为离散时间振荡器(DTO)，图2中显示了一个示例DTO 200。DTO 200包括n位加法器202，该加法器202将n位增量值N(比例因子)加到寄存器204中的先前输出值上，由此在参考时钟信号RCLK的下一个上升沿以递增了的新值来更新寄存器204的输出值，从而在一定数量的RCLK周期内生成由信号206表示的n位阶梯输出。参考时钟信号RCLK通过在以加法器202确定的下一个DTO输出值来更新寄存器204时进行同步，从而控制阶梯输出信号206中每个步阶的时长。在DTO输出信号206的每个周期之后，生成一个进位位208。进位208表示DTO输出频率的整数部分，而阶梯DTO输出信号206包含有关每个周期小数部分的相关信息。计数器单元(未显示)可以累计连续周期上生成的进位208，由此累计DTO输出的整数部分，以供其他系统组件使用。DTO振荡周期由DTO加法器的MODULO(即计数范围2ⁿ)、N的值以及RCLK频率F_RCLK根据如下公式(1)确定：

$F_{\mathrm{DCLK}}=\frac{\mathrm{SF}}{\mathrm{MODULO}}\×F_{\mathrm{RCLK}}---\left(1\right)$

其中SF是线性确定DTO输出频率的n位比例因子(例如，N)。

通常，RCLK频率和MODULO是固定的，期望的DTO输出频率由N的值动态地控制。MODULO通常等于2ⁿ，其中n是DTO加法器的位数。在一些实施例，通过更改MODULO同时保持N不变来控制DTO输出频率。应该注意的是，DTO 200可用于频率转换，方法是通过设置对要转换的输入频率进行分析，并为DTO计算N的适当值以生成期望DCLK输出频率的模块(未显示)。但是，这种DTO频率转换器存在的一个问题是，DCLK输出信号的上升沿和下降沿相对于理想位置可能实际上不对齐，因为DTO输出变化是在参考时钟RCLK的上升沿上进行的。由此，DCLK信号沿的抖动可以高达一个RCLK周期，抖动值可能比模拟PLL的抖动值恶劣得多。这在无法容忍DTO输出频率中的甚至一例相位抖动时非常重要。

降低DTO输出频率中相位抖动的一种已知方法是，如图3中示范框图300所示采用数模转换器(DAC)。在该图中，n位值N设置n位DTO信号f_DTO的频率，信号f_DTO馈送到输出模块307进行信号调整。输出模块307接收DTO 304的输出，将其作为查找表(LUT)308的存储器地址以生成周期与f_DTO相等的任意波形，LUT 308将来自每个对应的LUT地址位置的适当值输入到数模转换器(DAC)310中，从而生成由低通滤波器312进行平滑处理的期望波形。通常包括LUT和滤波器，以通过阻塞最高谐波频率而基本上允许主时钟频率通过来减少DTO输出信号中的谐波频率失真，从而还降低但未消除相位抖动。施密特触发器314将f_DTO的模拟表示转换为数字频率SCLK，然后将其馈送到PLL 316中以进行频率转换的下一步骤。模拟PLL对SCLK抖动进行平滑处理，此外还允许相对于DCLK范围减少f_DTO范围，这对于低通滤波器312的设计很重要。

经常使用频率转换器的重要领域包括具有数字接口的计算机CRT和LCD监视器。在此类应用中，会从较少的几个精确时钟参考信号生成或转换得到多个不同的数字时钟频率。所执行的需要多个不同时钟频率的功能包括图像压缩和插值，以及支持图像像素尺寸变化的不同扫描频率。

虽然已知的频率转换器一般能够有效地工作，但是因为数字系统需要数量不断增加的精确数字时钟频率，所以需要一种在制造和测试方面有效率的改进的数字频率转换器设计。具体地来说，希望有一种不具有模拟PLL的全数字转换器。

发明概述

为了实现本发明上述和其他目的，提出一种实现仅采用数字元件的数字频率转换的方法和装置。

提供了一种在全数字频率转换装置中实现频率转换的通用方法，所述全数字频率转换器接收要转换的信号(转换信号)，并输出具有可选频率和相位的信号。所述通用方法的一个实施例包括确定频率设置参数并生成多个时移(time-shifted)信号。通过选择适当的时移信号以在输入转换信号中的某些相位位置上对输出信号进行置位和复位，频率转换过程继续。例如，输出信号可以在输入转换信号周期的开始置位，以及在该信号中间复位。频率转换过程生成对应于所选时移置位信号和所选时移复位信号的输出信号，由此得到具有基本与输入转换信号同步的可选频率的输出信号。

在本发明的其他方面，时移信号可以各种适当的方式生成，包括对周期性参考信号进行时移处理。在本发明的其他方面，这些时移的参考信号还进一步被整形为适合用于对输出信号进行置位和复位的脉冲。

在一个实施例中，提供了一种实施本发明方法的频率转换装置。该装置包括时移单元，该时移单元接收参考输入信号并输出多个时移参考信号。时移参考信号馈送到脉冲发生器单元中，以产生多个时移脉冲。脉冲选择器单元选择适当的时移脉冲来对输出信号进行置位和复位。脉冲选择器单元接收与数字相位分析器单元提供给脉冲选择器单元的输入转换信号相对应的相位信息，然后将置位信号和复位信号输出到输出模块，以生成具有可选频率的对应数字输出信号。在一些实施例中，时移单元可以通过延迟线来实现。输出模块可以通过置位-复位锁存器来实现。

还提供了了实施本发明的计算系统和软件产品。

通过结合附图阅读如下详细说明，将更清楚且更容易理解本发明的其他特征、优点和目标。

附图简介

本发明是参考附图以示例而非限定形式来进行说明的，其中相似的参考数字表示相似的部件：

图1显示已知的模拟锁相环(PLL)频率转换器的示例性框图；

图2是说明常规技术的离散时间振荡器(DTO)的示例性数字电路实施方案的示意图；

图3显示已知的基于DTO的频率转换器的示例性框图；

图4是说明DTO输出中出现的已观测到的周期性相位偏移误差的波形图；

图5显示根据本发明实施例，用于生成输出时钟信号Out_clock的一组示例性时移波形的波形图；

图6A显示根据本发明实施例，生成基本同步的输出时钟信号的数字频率转换系统的框图；

图6B显示本发明的一个具体实施例，根据该实施例数字频率转换系统可生成基本同步的输出时钟信号；

图7显示根据本发明实施例，可以生成图5所示的时移的参考时钟(RCLK)信号的延迟线的框图；

图8A显示根据本发明实施例，实现基本同步的频率转换器的通用方法的流程图；

图8B显示根据本发明实施例，实现基本同步的频率转换器的详细方法的流程图；以及

图9是适于实施本发明的通用计算机系统的示意图。

发明的详细说明

下面将参考附图通过其中所示的实施例来详细说明本发明。在下文中，为了更好地理解本发明，给出了许多具体细节描述。但是，对本领域技术人员来说，显然可以在没有部分或所有这些具体细节的情况下实施本发明。在另一些例子中，未详细描述众所周知的步骤和/或系统组件，以使本发明清楚。

鉴于以上论述，为了实现本发明的其他目的，提供了一种用于全数字频率转换器的方法和装置，其实现具有确定抖动的同步频率转换。具体地来说，该频率转换器不具有模拟PLL，从而可以充分利用数字电路的相对有效的制造和测试方法。

在详细说明本发明的全数字频率转换器之前，最好先理解图2所示的DTO为何不适于同步频率转换。可以获得的一个重要发现是，如图4的波形图所示，在参考时钟的上升沿与每个新DTO周期处出现的输出时钟上升沿之间存在相位偏移(Phase_shift)。在该图中，DTO输出寄存器在每个RCLK上递增N，直到它达到值Q＝2ⁿ表示的最大计数为止，其中n是DTO中的位数。当达到最大计数Q时，生成一个表示下一个周期开始的进位，N的超过Q的剩余部分由DTO模加法器绕回(wrap around).。N的绕回部分在该图中表示为m，N的未绕回的部分由差值N-m给出。DTO输出寄存器中的值是同步地对应于RCLK前沿的输出信号的相位。生成的输出时钟信号具有如图所示的输出相位，其显示为一个周期性斜坡信号，该斜坡信号从输出时钟上升沿的零相位处开始，线性地斜升至下一输出时钟上升沿的某个值。输出时钟的下降沿发生在输出相位0.5处。也就是说，当达到计数Q/2时，生成到达计数值Q/2的进位，此进位表示周期的下半周期的开始，N的超过Q/2的剩余部分(m)包含有关下降沿相对于RCLK前沿的位置的信息。应该注意的是，可以将DTO输出的许多值确定为这样的值，即如果达到这些值便可生成输出时钟的上升沿或下降沿的值。例如，如果达到计数Q/2或Q，则可以生成输出时钟的上升沿；如果达到计数Q/4或3Q/4，则可以生成下降沿。但是，RCLK与输出时钟之间存在累积相位差，表示为值Phase_shift，它对应于DTO输出的上述绕回效应。RCLK的前沿与输出信号上升沿/下降沿之间的相位差即Phase_shift可以如公式(2)计算：

$\mathrm{Phase}\_\mathrm{shift}=\frac{(N-m)\×T_{\mathrm{RCLK}}}{N}---\left(2\right)$

其中T_RCLK是RCLK的周期。通常，利用包括DAC、低通滤波器以及模拟PLL的输出模块来消除输出时钟中的相位误差Phase_shift，从而实现同步频率转换器。但是，本发明通过提供采用由RCLK派生的特殊信号的数字电路，避免使用模拟元件，其中所述数字电路用于产生基本同步的具有确定性可控相位误差的输出时钟信号。在本发明的一个实施例中，产生多个时移参考时钟信号(RCLK)，以生成选通脉冲，这些选通脉冲产生具有等于所述参考时钟信号之间的时移的最大相位误差的输出时钟信号。

图5所示的波形图显示根据本发明实施例的一组示例性时移波形，它们用于生成输出时钟信号Out_clock。图5的波形图中显示了一组示例性时移RCLK波形RCLK(2)-RCLK(D)，由此原始参考时钟RCLK(1)之后的每个连续参考时钟信号超前前一个参考时钟时移预定值STEP。在一个实施例中，用于生成最终的输出时钟信号的选通脉冲如pulse(1)-pulse(8)是通过选择适当的时移RCLK上升沿对来创建该选通脉冲的上升沿和下降沿而形成的。对于图中所示的示例，pulse(1)的上升沿对应于RCLK(1)的上升沿，而pulse(1)的下降沿对应于时移RCLK(4)的上升沿。在其他实施例中，代之以在已知脉冲发生电路中采用时移RCLK信号作为脉冲触发器来生成选通脉冲，由此脉冲上升沿基本上与用作脉冲触发器的时移RCLK信号的对应上升沿对齐。RCLK(D)的两个上升沿之间的脉冲总数等于输出时钟沿的可能的位置数。Out_clock信号的期望周期是确定的，据此选择延迟的脉冲来触发Out_clock的上升沿和下降沿。再次参考图5所示的实例，输出时钟(Out_clock)的上升沿由脉冲pulse(4)产生，而下降沿由下一个RCLK周期T2期间的pulse(10)产生。为了增加输出时钟周期，可以选择后续RCLK周期(未显示)中的脉冲来将Out_clock信号复位。因此，可以通过选择适当的时移脉冲来生成任意的输出时钟周期。应该注意的是，选择用于对输出锁存器进行置位或复位的脉冲对应于DTO产生达到计数Q或计数Q/2的进位时的RCLK周期。

在本实施例中，选择一组D个脉冲中的一个脉冲，以在产生达到计数Q的进位时的RCLK周期将输出锁存器置位；选择一组D个脉冲中的一个脉冲，以在产生达到计数Q/2的进位时的RCLK周期将输出锁存器置位。每个脉冲的时长最好设计为足以满足用于生成输出时钟信号的置位复位(S-R)输出锁存器的定时要求(例如建立和保持时间要求)。D的值表示RCLK周期的时长。选择用于必要时对输出锁存器进行置位/复位的特定脉冲数表示Phase_shift，公式(2)可以用另一种方式来表示，如以下公式(3)所示：

$\mathrm{pulse}\_\mathrm{num}=\frac{(N-m)\×D}{N}---\left(3\right)$

其中pulse_num是具有相对于公式(2)中的Phase_shift所对应的RCLK的上升沿的时间偏移的延迟脉冲数(例如，pulse(2))，而D是RCLK的两个前沿之间的脉冲数。“N-m”项如以下公式(4)确定：

                 N-m＝2ⁿ-dto_val       (4)

其中dto_val是在产生达到计数Q的进位的时钟周期之前的RCLK周期上的DTO中的值。该N-m的值用于计算适当的pulse_num，选择此pulse_num以产生输出时钟上升沿。为了计算要选择用于生成输出时钟的下降沿的pulse_num的值，“N-m”项如以下公式(5)来确定：

                  N-m＝2^n-1-dto_val    (5)

其中dto_val是产生达到计数Q/2的进位的时钟周期之前的RCLK周期上的DTO中的值。

通常，创建足够大数量D的经过时移或延迟的RCLK和脉冲信号，使得可以从多个脉冲中选择两个脉冲，以在产生达到计数Q的进位(用于置位)和产生达到计数Q/2的进位(用于将输出锁存器复位)的RCLK周期将输出锁存器置位和复位，从而生成期望的输出时钟信号。因此，相对于其理想位置精确地设置输出时钟沿实质上由延迟参数STEP的时长来限定。具体来说，STEP的值确定了输出时钟沿的最大抖动。

图6a的框图说明本发明的一个通用实施例，该处该实施例，全数字频率转换器系统600通过选择适当的时移脉冲来将Out_clock置位和复位，以使Phase_shift误差基本上是确定的，从而得到基本同步的输出时钟信号Out_clock。数字系统600例示了产生图5所示信号的系统配置。具体而言，输入参考时钟信号RCLK馈送到时移单元604，以生成D个时移RCLK信号RCLK(1)-RCLK(D)，其中时移RCLK信号的数量由输入参数D确定。注意RCLK(0)是参考RCLK，它简单地通过时移单元604。此外，每个后续RCLK信号应该在前一个时移RCLK信号之后延迟的时间量STEP由输入参数STEP设置。应该注意，在其他实施例中，在时移单元604中仅生成用于产生期望的Out_clock波形的时移RCLK信号，由此，就这种实施例而言，所生成的时移RCLK信号和脉冲的数量可能会少于D。脉冲发生器单元608创建脉冲pulse(0)-pulse(D)，通过脉冲选择器单元612选择性地选通这些脉冲，以相应地驱动输出模块616的置位和复位线。相位分析器单元618接收n位DTO输出信号f_DTO，对其进行分析以标记某些相位位置，例如DTO输出周期的起始和中间位置。此信息被传送到脉冲选择器单元612，由脉冲选择器单元612用于适当地确定哪个脉冲pulse(0)-pulse(D)应该通过脉冲选择器单元612，以作为输出到输出模块616的输出时钟置位614或复位615信号。输出模块616可以多种方式实现，这些方式均可实现在检测到置位信号614之后使Out_clock状态为高；在检测到复位信号之后使Out_clock状态为低的功能。

图6b中的框图说明本发明的一个具体实施例，其中全数字频率转换器系统通过选择适当的时移脉冲来将Out_clock置位和复位，以使Out_clock的抖动显著降低，从而生成基本同步的输出时钟信号Out_clock。图6b所示的更为具体的实施方式涉及图6a，如下所述：相位分析器单元618包括功能块660和662；脉冲选择器单元612包括功能块658、664、666、674和676；以及DTO输出信号f_DTO由DTO652产生。其余功能块则是一一对应：即单元604对应于功能块670，单元608对应于672以及输出模块616对应于锁存器678。输出信号的当前相位由离散时间振荡器(DTO)652产生，它包括加法器654和由恒定频率参考时钟RCLK钟控的寄存器656。DTO输出是阶梯状n位信号DTO_val。DTO输出信号的频率与可以作为DTO的比例因子来处理的DTO输入信号N_val成比例。数字频率转换器650例示了产生图5所示信号的详细系统配置。具体而言，输入参考时钟信号RCLK馈送到时移单元670，以生成一组时移RCLK信号RCLK，其中RCLK的两个上升沿之间的延迟信号数由值D_val设定，每个连续RCLK信号相对于前一个信号延迟值STEP。脉冲发生器672接收时移RCLK发生器670的输出信号，并创建一组时移脉冲。分频器658的n位输出信号K是将D_val除以比例系数N_val或N得到的结果。DTO 652的输出(DTO_val)馈送到以下这两个单元的输入端：Carry_set(进位_置位)分析器660和Carry_reset(进位_复位)分析器662。进位置位分析器660确定产生达到最大计数Q的进位的RCLK周期，并创建两个输出信号：标记具有一个进位的RCLK周期的选通脉冲Set_strobe以及n位DN_set，DN_set是等于Q与产生进位的周期之前的RCLK周期上的DTO_val之差的值。乘法器664计算延迟脉冲数Pulse_num_set同样地，进位置位分析器662确定具有达到计数Q/2的进位的RCLK周期，并生成两个输出信号：标记具有一个进位的RCLK周期的选通脉冲Reset_strobe以及n位DN_reset，DN_reset是等于Q/2与产生进位时的周期之前的RCLK周期上的DTO_val之差的值。乘法器664计算必须用于根据公式(3)将输出锁存器678置位的延迟脉冲数Pulse_num_set。同样地，乘法器666计算必须用于根据公式(3)将输出锁存器678复位的延迟脉冲数Pulse_num_reset。脉冲选择器674从脉冲发生器672产生的脉冲中选择对应于Pulse_num_set的一个脉冲，如果输入信号Set_strobe有效，则利用该脉冲来使输出信号Set有效。脉冲选择器674从脉冲发生器672产生的脉冲中选择对应于Pulse_num_reset的一个脉冲，如果输入信号Reset_strobe有效，则利用该脉冲来使输出信号Reset有效。输出锁存器678产生频率转换器输出信号Out_clock。

还应该注意的是，在时移单元604中生成所需的时移RCLK信号的数字电路可以多种不同的方式来实现。在一个实施例中，由图7所示的延迟线700产生多个时移RCLK信号，其中一串D个或更多个已知的延迟单元704以串联方式连接并在每个节点处引出抽头，以产生连续的时移RCLK波形RCLK(1)-RCLK(D)，如图5所示。在本实施例中，延迟单元704具有等于上述STEP的相同固定时延。但是，在某些实施例中，延迟单元704具有可选的时延。

再参考图6a，数字设计领域的技术人员应该知道，脉冲发生器单元608中的脉冲信号产生和脉冲选择器单元612中的脉冲选择机制都可以以适合特定应用的多种已知方式实现，但在上述通用方法范围内工作，以得到基本同步的数字频率转换器。图8a显示根据本发明实施例，实现基本同步的频率转换器的通用方法800的流程图。该频率转换处理过程开始于步骤802，在步骤804中确定适当的频率设置参数，如频率设置N_val、RCLK两个前沿之间的脉冲数D_val和pulse_num选择值。但是，在一些实施例中可以改为，在频率转换方法800中需要特定参数之前在任何步骤计算参数值。在步骤808生成多个时移参考信号，以及在步骤812生成对应的多个时移脉冲。应该注意的是，在其他实施例中，时移参考时钟信号可以在步骤804之前或同时生成。在步骤816，根据pulse_num置位和pulse_num复位选择参数，选择对应于期望相位校正输出信号的时移脉冲。在本实施例中，该置位和复位脉冲经定时，以便与DTO参考信号周期的起始位置和中间位置同步。但是，其他实施例可以选择其他触发点来发出选择的置位和复位信号。继续讨论本实施例，在步骤820，利用对应于输出时钟信号的期望上升沿和下降沿的时移脉冲来生成输出时钟信号的上升沿和下降沿。在步骤804，处理所述过程以生成下一个输出时钟周期的输出时钟信号。此外，应理解，所述步骤均是示例性的，在若干情况下各个步骤的次序可以改变，还可以删除某些步骤以及增加其他步骤。

图8b显示根据本发明实施例，实现基本同步的频率转换器的详细方法850的流程图。该频率转换处理过程开始于步骤852，其中确定适当的频率设置N_val以及RCLK两个前沿之间的脉冲数D_val。在步骤854生成多个时移参考时钟信号，并在步骤856生成对应的多个时移脉冲。在步骤858，得到系数K＝D_val/N_val。该处理过程在步骤860于RCLK上升沿之后开始，在步骤862，使DTO按比例因子N_val的值递增。此后，有两个可能的并行附属分支。第一分支包括将输出锁存器置位的步骤866、870、874和878。第二分支包括将输出锁存器复位的步骤868、872、876和880。在步骤866，分析DTO输出信号以确定是否有达到最大计数Q的进位。如果产生了进位，则在步骤870生成dN_set值和Set_strobe。信号Set_strobe标记具有进位的RCLK周期，而n位dN_set值等于Q与产生进位的周期之前的RCLK周期上的DTO输出之差。在步骤874，计算Pulse_num_set的数值，其中Pulse_num_set的值确定随后由哪一个延迟脉冲将输出锁存器置位。在步骤878，选择对应于Pulse_num_set的延迟脉冲，并在步骤882将其用于对输出锁存器置位。在步骤868、872、876、880，采用相同的过程来将输出锁存器复位。应该注意的是，在一些实施例中，可以将步骤858排除掉。此外，在另一些实施例中，可以将步骤874和876排除掉。再者，应理解，所述步骤均是示例性的，在若干情况下，各步骤的次序可以变更，还可以删除某些步骤以及增加其他步骤。

图9说明用于实施本发明的计算机系统900。如本领域周知，ROM用于沿单一方向将数据和指令传送到CPU，而RAM通常用于以双向方式传送数据和指令。CPU 902通常可包括任何数量的处理器。主存储装置904和906均可包括任何合适的计算机可读介质。通常为海量存储装置的辅助存储介质908还可以双向方式连接到CPU 902，提供附加的数据存储容量。海量存储装置908是可用于存储含计算机代码、数据等的程序的计算机可读介质。通常，海量存储装置908是速度通常比主存储装置904、906慢的存储介质，如硬盘、磁带。海量存储装置908可以采取磁带或纸带读取器或某种其他已知设备的形式。应理解，保持在海量存储装置908中的信息可以在适当情况下以标准方式作为虚拟内存结合为主存储906的一部分。具体的主存储装置(如CD-ROM)也可以将数据单向传递给CPU 902。

CPU 902还连接到一个或多个输入/输出装置910，包括但不限于如下这些装置：视频监视器、跟踪球、鼠标、键盘、麦克风、触摸显示屏、传感读卡器、磁带或纸带读取器、书写板(tablet)、输入笔(styluse)、语音或手写体识别装置；或者其他众所周知的输入装置，例如其他计算机。最后，作为一种可选方案，CPU 902可以利用通常如912处所示的网络连接连接到计算机或电信网络，如因特网或内部网。可以设想，利用此网络连接，CPU 902可以在执行上述方法步骤的过程中从网络接收信息，也可以将信息输出到网络。此类信息(通常表示为要由CPU 902执行的指令序列)可以例如嵌入载波中的计算机数据信号的形式从网络接收以及输出到网络。上述装置和材料将是计算机硬件和软件领域技术人员所熟悉的。

虽然只对本发明的几个实施例进行了相当详细的说明，但应理解，在不背离本发明精神和范围的前提下可以许多其他具体形式来实施本发明。例如，虽然所示的实施例显示为每个DTO输出周期有一个输出时钟周期，同时DTO输出信号的某些预定位置(即Q和Q/2)对应于输出时钟沿，但应理解，在其他实施例中，这些沿的转变位置可以变更，而且位置数量也可以更多。因此，上述实施例应视为说明性的而非限定性的，本发明不应局限于所提供的这些细节，而是可以在所附权利要求书的范围内进行修改。

Claims (13)

1.用于数字频率转换的装置，所述装置包括：

数字时移单元，其配置为根据生成多个时移信号所需的第一组参数输出多个时移参考信号，所述多个时移信号包括延迟信号的数量和时间偏移量；

连接到所述数字时移单元的数字脉冲发生器单元，其中所述数字脉冲发生器单元配置为接收所述多个时移参考信号并输出多个时移脉冲；

数字相位分析器单元，配置为接收具有第一频率的源信号并且输出相位信息；

连接到所述相位分析器单元以及所述脉冲发生器单元的数字脉冲选择器单元，其中所述数字脉冲选择器单元配置为基于所述多个时移脉冲和所述相位信息输出置位信号和复位信号；以及

连接到所述数字脉冲选择器单元的数字输出模块，其中所述输出模块配置为基于所述置位信号和所述复位信号生成具有第二频率的数字输出信号。

2.如权利要求1所述的装置，其特征在于所述脉冲选择器单元还包括：

计算单元，其配置为基于对应于所述源信号的频率设置值和第一值计算第二值；

乘法器单元，其用于基于所述第二值和所述相位信息提供脉冲选择值；以及

脉冲选择器模块，其配置为基于所述脉冲选择值提供对应于所述置位信号或所述复位信号的时移脉冲。

3.如权利要求1所述的装置，其特征在于所述时移单元包括延迟线。

4.如权利要求1所述的装置，其特征在于所述输出模块包括置位复位锁存器。

5.一种频率转换装置中的频率转换方法，所述方法包括如下步骤：

(a)确定多个频率置位参数；

(b)根据生成多个时移信号所需的所述多个频率置位参数生成多个时移信号，其中所述多个时移信号包括延迟信号的数量和时间偏移量；

(c)基于第一参考信号选择适当的时移信号以将输出信号置位；

(d)基于所述第一参考信号选择适当的时移信号以将所述输出信号复位；以及

(e)生成对应于所述选择的时移置位信号和所述选择的时移复位信号的输出信号。

6.如权利要求5所述的方法，其特征在于步骤(b)中的信号产生还包括如下步骤：

(f)生成由第二参考信号派生的多个时移信号。

7.如权利要求6所述的方法，其特征在于还包括如下步骤：

(g)生成由所述多个时移信号派生的多个时移脉冲，其中，在(d)中从所述多个时移脉冲中选择所述适当的时移信号。

8.如权利要求5所述的方法，其特征在于在(c)中选择所述适当的时移信号的步骤还包括如下步骤：

(h)确定所述第一参考信号的新周期的开始；以及

(i)选择所述适当的时移信号，以便仅在所述周期开始将所述输出置位。

9.如权利要求5所述的方法，其特征在于在(d)中选择所述适当的时移信号的步骤还包括如下步骤：

(j)确定所述第一参考信号的周期的中间位置；以及

(k)选择所述适当的时移信号，以便仅在所述周期的所述中间位置将所述输出复位。

10.如权利要求5所述的方法，其特征在于在(a)中确定所述多个频率置位参数的步骤还包括如下步骤：

计算(c)和(d)两步骤中时移信号选择所用的第一常数，其中所述第一常数基于对应于所述第一参考信号的频率设置值和所述延迟信号数量。

11.一种用于数字频率转换的系统，所述系统包括：

配置为确定多个频率置位参数的处理器；

配置为根据生成多个时移信号所需的所述多个频率置位参数生成多个时移信号的处理器，所述多个时移信号包括延迟信号的数量和时间偏移量；

配置为基于第一参考信号选择适当的时移信号，以将输出信号置位的处理器；

配置为基于所述第一参考信号选择适当的时移信号，以将所述输出信号复位的处理器；以及

配置为生成对应于所述置位和复位信号的输出信号的输入/输出装置。

12.如权利要求11所述的系统，其特征在于所述多个时移信号的产生还包括：

设为生成由第二参考信号派生的多个时移信号的处理器。

13.如权利要求12所述的系统，其特征在于还包括：

配置为生成由所述多个时移信号派生的多个时移脉冲的处理器，其中选择用于将输出信号置位和复位的信号是从所述多个时移脉冲中选择的。

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