CN1697324B - 传输信号去抖动的实现方法及其装置 - Google Patents

Abstract

本发明涉及一种传输信号去抖动的实现方法及其装置。本发明的核心是通过对待去抖动的信号与标准信号间的相位差信息进行编码累加处理，以获得溢出信号及溢出方向，然后，根据所述的溢出信号及溢出方向信息对待去抖动的信号进行增加或减少相应的高频脉冲的处理，最终实现对传输信号的去抖动处理。本发明利用了数字锁相环的基本原理，采用直观简明的数字电路实现了符合国际标准和协议的去抖电路功能。本发明中涉及的各个组成部分结构清晰、实现简单，并可以通过修改分频系数等方法简单地达到改变去抖性能的目的。而且，本发明中，只要输入相应的高频时钟就可以输出与输入有抖动时钟同步的时钟序列，可以较为方便地扩展去抖电路的功能。

Description

传输信号去抖动的实现方法及其装置

技术领域

本发明涉及电子技术领域，尤其涉及一种传输信号去抖动的实现方法及其装置。

背景技术

为了使满足通信系统正常工作，系统的时钟和数据必须符合一定的抖动要求。这就要求一些通信设备具有抖动衰减的功能，即可以将信号在通信过程中产生的抖动去除掉，以保证信号接收的准确性和可靠性。为此，出现了一系列的国际标准和协议对去抖动的标准做出了相关的规定。目前，对于E1(2048Kbits/s PCM communication system，2048千比特/秒的脉冲编码调制通信系统)和T1(1544bits/s PCM communication system，1544千比特/秒的脉冲编码调制通信系统)信号线接口收发设备，接收抖动衰减方面需要遵循的相关的协议包括：

针对E1信号的抖动衰减协议有：ITU-T I.431、G.736...739、G.823和ETSI TBR12/13；

针对T1信号的抖动衰减协议有：PUB62411、PUB43802、TR-SSY009、TR-TSY 253、TR-TSY 499和ITU-TI.431、G.703与G.824。

为保证系统的去抖动性能，目前已经针对系统的去抖动性能要求制定了相应的模板，以便于基于所述的模板检测系统的去抖动性能是否符合相关的要求。例如，在JTF(抖动转移特性)的测量中，测试仪器在发出的数据中，选择一些的频率点加入特定大小的抖动，在接收的数据的相应频点测量出抖动的大小；接收抖动与发送抖动的比(一般是抖动的衰减，以dB为单位)作为纵坐标，测量抖动的频率为横坐标，把这些坐标点相连就构成了抖动转移特性的曲线。图1和图2分别是G.736中E1信号的抖动转移曲线模板和PUB62411中规定的T1信号抖动转移曲线模板。两个模板的曲线都基本类似于一阶低通滤波器的频率响应曲线。对于G.736模板，测量出的曲线应位于模板曲线之下；而对于PUB62411模板，测量曲线应位于两条模板曲线之间。为了是达到这一目的，必须设备必须具有抖动衰减功能。在信号收发时，从有抖动数据中提取出时钟，用去抖电路对提取时钟进行处理产生低抖动的时钟，再用这个低抖动时钟把信号发送出去，这就完成了对数据信号的去抖处理。

目前，采用的一种去抖动的方法(简称为方案一)为：使用模拟锁相环的去抖电路的技术方案，如图3所示。图中包括FIFO(先入先出队列)、PD(鉴相器)、DCS(Digital Control Synthesizer，数字控制综合器)、和APLL(模拟锁相环)。以E1信号传输系统为例，晶振输出的高质量2MHz(实际上是2.048MHz，为表述简便略为2M)时钟作为模拟锁相环的参考时钟。锁相环输出32MHz的时钟，这个时钟由模拟锁相环内的VCO(压控振荡器)振荡产生，抖动非常小。再将这个32M时钟信号经过16分频即得到需要的2MHz去抖时钟。从图1和图2的抖动转移特性模板中可以看出，抖动衰减的转折频率非常低只有几赫兹的量级，所以还需要把2M的信号继续64分频。分频后的信号输入鉴相器中进行操作，输出数字控制信号来控制DCS的记数和累加，把模拟锁相环输出的32M时钟综合成与晶振时钟同频率的信号再反馈到锁相环。从图3中还可以看出，基于从数据中提取的时钟CK_EXT将数据写入FIFO，而基于去过抖的时钟将数据从FIFO中读出，完成对数据信号的去抖。

该技术方案中，由于输出的去抖时钟是模拟电路产生的，所以理论上时钟的质量会比较高。但模拟锁相环和数字电路(包括DCS和PD)等构成一个大的反馈环路，导致结构复杂。而复杂的结构，尤其是数模混合的反馈环路的复杂性将导致电路的去抖性能的量化参数难以计算，因而也就难以得到精确的设计。不仅如此，相对单纯的模拟电路或数字电路，数字模拟混合的电路结构使模拟仿真也变得困难，这就更增大了设计难度。这种复杂结构带来的另一个显而易见的缺点就是芯片面积比较大，效率较低。另外，上述去抖电路在去抖的同时无法改变输出去抖时钟的频率，这样，在实际应用中便无法在将T1的数据读入FIFO后用E1的时钟频率将其读出来，即上述技术方案很难实现从T1到E1的时钟频率变换。

目前，采用的另一种去抖动的方法(简称为方案二)为：美国专利US5162746，Digitally Controlled Crystal-Based Jitter Attenuator(数字控制晶体振荡器去抖方案)，结构原理如图4所示。该方案的核心思想是采用了一个数字锁相环，以及数字控制的晶体振荡器来产生输出的时钟。该方案因为反馈通路比较简明，所以在系统结构上比方案一简单。通过数字鉴相器比较输入的有抖动时钟和输出的反馈时钟的差异，输出多位的数字控制信号。所述的多位的数字控制信号能反映出两个时钟的相位差异方向和大小，通过它来精确的控制数控晶体振荡器。数控晶体振荡器内包括多级电容负载的运放，通过数字控制信号改变负载电容的大小来改变晶振的频率。此外，通过改变图4中的n值，还可以调节整个数字锁相环的带宽，使之适应不同应用的需要。

虽然从结构上看，方案二较方案一简明，但实现起来仍然比较复杂，尤其是数字控制晶体振荡器的设计。用晶体振荡器的输出作为去抖时钟的来源，使去抖时钟的质量非常高。但为此而牺牲了复杂度和灵活性。数字控制晶体振荡器设计复杂，而且晶振的牵引范围有限，限制了它的输出频率范围。同时，多级模拟运放和负载电容的面积很大更是增加了该方案的成本。另外，方案二所提供的技术方案同样不能实现输入T1有抖动时钟而输出E1去抖时钟的变换，因而，无法适应部分情况下的实际需求。

发明内容

鉴于上述现有技术所存在的问题，本发明的目的是提供一种传输信号去抖动的实现方法及其装置，从而使得针对E1/T1信号的去抖动电路结构简单，去抖动效果较佳，并可以实现从T1到E1的时钟频率变换，以更好地满足实际需求。

本发明的目的是通过以下技术方案实现的：

本发明提供了一种传输信号去抖动的实现方法，包括：

A、将待去抖动的传输信号和标准的传输信号分别进行分频处理后，通过对两个信号的比较获得其相位差信息；

B、对所述的相位差信息进行编码累加处理，获得溢出信号和溢出方向信息；

C、将待去抖动的传输信号根据所述的溢出信号、溢出方向信息及引入的高频信号进行频率综合处理，获得去抖动后的传输信号。

所述的传输信号去抖动的实现方法中，步骤A所述的分频处理包括：根据需要的去抖动性能采用32×2ⁿ作为分频系数进行分频处理，其中n≥0，且为整数。

本发明中，步骤A所述相位差信息包括：

标准的E1/T1信号与待去抖动的E1/T1信号间的相位差值信息和相位差方向信息，所述E1为2048千比特/秒的脉冲编码调制通讯系统，所述T1为1544千比特/秒的脉冲编码调制通讯系统。

本发明中，步骤A所述的通过对两个信号的比较获得其相位差信息包括：

基于高频时钟信号针对标准的E1/T1信号和待去抖动的E1/T1信号间的相位差值信息进行计数统计，获得相位差值信息，并根据计数统计的相位差值信息确定相位差方向信息。

所述的步骤B包括：

B1、将所述的相位差信息进行编码符号位扩展处理；

B2、将所述的处理结果进行循环累加处理；

B3、将所述的累加处理结果进行正负溢出处理，获得基于所述的相位差信息的溢出信号和溢出方向信息。

所述的步骤B1包括：

根据所述的相位差信息确定相位差值，并根据确定的相位差值对记录着相位差信息的符号进行编码符号位扩展处理。

所述的步骤C包括：

根据所述的溢出信号、溢出方向信息，将用于读取E1/T1信号的时钟频率进行增加或减少引入的高频时钟脉冲周期的处理，并利用获得时钟信号读取E1/T1信号。

本发明还提供了一种传输信号去抖动的装置，包括分频器、鉴相器、编码累加器和频率综合器，其中：

分频器，用于引入待去抖动的传输信号和标准的传输信号，并将经分频处理后的信号送入所述鉴相器中；

鉴相器，用于确定经所述分频器处理后的所述待去抖动的传输信号和标准的传输信号之间的相位差信息，并将确定的相位差信息发送给所述编码累加器；

编码累加器，用于对所述鉴相器发送的所述相位差信息进行编码累加处理，获得基于所述相位差信息的溢出信号及溢出方向信息；

频率综合器，用于根据所述编码累加器获得的所述的溢出信号及溢出方向信息将用于读取传输信号的输出时钟信号频率增加或减少引入的高频时钟周期，获得输出时钟信号。

所述分频器引入的标准的传输信号可以为从频率综合器输出的所述获得的输出时钟信号，也可以为从外部引入的标准时钟信号。

所述的编码累加器包括编码符号位扩展模块、累加器及正负溢出处理模块，其中：

编码符号位扩展模块，用于将所述的鉴相器输出的相位差信息进行编码符号位扩展处理；

累加器，用于对所述编码符号位扩展模块处理后的信号进行循环累加处理；

正负溢出处理模块，用于对所述累加器处理后的信号进行正负溢出处理，基于所述的相位差信息获得相应的溢出信号及溢出方向。

所述的频率综合器可以采用单个的频率综合器，也可以采用包含多个频率综合器的频率综合器组，且各个频率综合器分别为根据待去抖动的信号的频率特征设置。

由上述本发明提供的技术方案可以看出，本发明利用了数字锁相环的基本原理，采用直观简明的数字电路来实现符合国际标准和协议的去抖电路功能。本发明中涉及的各个组成部分结构清晰、实现简单，并可以通过修改分频系数等方法简单地达到改变系统的去抖性能的目的。其次，本发明中，只要输入相应的高频时钟就可以输出与输入有抖动时钟同步的时钟序列，方便地扩展了去抖电路的功能，即采用同一电路可以方便地实现对不同频率的输入信号进行去抖动处理，具有很大的灵活性。最后，本发明可以用较少的数字电路器件实现，实现结构简单，在集成电路上占用很少的面积，具有低成本、高可靠性的优点。

附图说明

图1为现有技术中E1信号的G.736JTF模板示意图；

图2为现有技术中T1信号的AT&T PUB62411 JTF模板示意图；

图3为现有技术中使用模拟锁相环的去抖方法原理图；

图4为现有技术中使用数字控制晶体振荡器去抖方法的原理图；

图5为本的述的E1/T1信号去抖方法原理图；

图6为图5所示鉴相器模块的时序图；

图7为图5所示的编码累加器模块的原理图；

图8为图5所示的数字频率综合器的时序图。

具体实施方式

本发明为基于数字锁相环的原理实现，本发明所述方法的核心是通过对待去抖动的信号与标准信号间的相位差信息进行编码累加处理，以获得溢出信号及溢出方向，所述的相位差信息反映了针对待去抖动的信号需要调整的频率相位信息值，相位差信息包括相位差值信息和相位差方向信息，所述的相位差值信息是两信号间的相位差的量度值，所述的相位差的方向信息是待去抖动的E1/T1信号相对于标准的E1/T1信号间相位差的方向信息，例如是滞后还是超前；所述的溢出信号为根据所述的相位差信息中的相位差值产生，所述的溢出方向则为根据所述的相位差信息中的相位差方向确定；然后，根据所述的溢出信号及溢出方向信息对待去抖动的信号进行增加或减少相应的高频脉冲的处理，最终实现对传输信号的去抖动处理。

本发明所述的方法中，为提高针对E1/T1信号的去抖动效果，首先需要保证获得的相位差信息的准确度，为此，需要在进行待去抖动的信号与标准信号间相位差比较之前对两信号进行分频处理，然后再利用相对于分频后的信号频率的高频时钟信号进行相位差信息的统计记录，这样便可以获得精度相对高一些的相位差信息。而且，本发明在具体实施的过程中，可以根据去抖动的性能需要采用32×2ⁿ作为分频系数对引入的待去抖动的信号与标准信号进行分频处理，并可以采用16×2ⁿM高频时钟信号进行相位差信息的统计记录，其中n为大于或等于零的整数。

本发明还基于上述方法提供了相应的装置，所述的装置主要包括鉴相器、编码累加器和频率综合器，各器件间的具体连接关系如图5所示。图5所示的装置主要是用来对E1和T1信号进行去抖处理的，所以外部输入的待去抖时钟CLK_RCV为E1频率2.048MHz或T1频率1.544MHz。根据输入信号频率的不同，还需要通过MUX(多用户选择)芯片选择反馈对应频率的反馈时钟CLK_FD，该反馈时钟信号相当于标准的T1时钟信号或E1时钟信号。为提高获得的相位差信息的准确度，本发明中采用了分频器(所述的分频器用于对信号进行2、4、6......、256、......等2的幂倍数的分频处理)对引入的信号进行分频处理的方法，然后再采用频率相对高一些的高频时钟信号进行相位差信息的记录。如图5所示，需要通过分频器将CLK_FD和CLK_RCV信号分别作64分频之后产生的32KHz或24KHz信号送入鉴相器进行处理。鉴相器则利用高频时钟信号对CLK_FD信号与CLK_RCV信号间相位差进行统计，并输出13位的相位差信息信号PT到下一处理单元编码累加器，PT信号反映出输入信号的相差大小和方向。在编码累加器中，首先将PT从13位扩充到17位，再将17位的信号进行累加，直到在或正或负的某个方向上产生溢出(即表示出现相位差，需要进行调整)。这时编码累加器输出溢出信号ADJ和溢出方向信号DIR。将ADJ和DIR同时送入两个频率综合器，控制产生输出的低抖动时钟。在频率综合器中，根据输入的高频时钟的不同，可以产生不同序列的低抖动时钟，即根据实际需要产生需要的去抖动后的E1时钟信号或T1时钟信号，从而实现发明目的。

图5中分别输入的是64倍的T1时钟CLK_96M和64倍的E1时钟CLK_128M，这样在T1频率综合器中可以生成1.5MHz、6MHz和12MHz等频率的时钟，而在E1频率综合器中可以生成2MHz、8MHz和16MHz等频率的时钟，还可以根据需要输出8K时钟。再根据需要去抖动的时钟信号的频率从这些输出的频率中选择与其相同的频率反馈回去，构成了一个一阶的数字锁相环，一阶的频率响应可以满足背景技术描述部分中所提到的抖动转移曲线模板的需要。

为对本发明有更进一步的了解，下面再对本发明所包括的各个主要部分作进一步说明。

首先说明一下图5中的数字鉴相器，所述鉴相器是通过比较两个输入信号的上升下降沿得到两者的相位差信息。图5中的CLK_FD和CLK_RCV经过64分频后分别生成信号FD64和RCV64。在输入信号CLK_RCV为E1序列时钟频率2MHz时，FD64和RCV64均为32KHz的信号，分别检测FD64信号的上升沿和RCV64信号的下降沿。所述的鉴相器中还需要引入16MHz的时钟用作沿检测和相差测量，这个16MHz的信号与CLK_FD信号一样也是从数字频率综合器中生成的，并可以根据E1或者T1序列的不同选择不同频率的高频时钟信号进行沿检测和相差测量。所述鉴相器引入的16MHz的时钟信号也可以通过其他途径获得。

利用E1序列的时钟(16MHz的时钟)进行沿检测和相差测量的具体处理过程包括：如图6所示，当检测到FD64信号的上升沿后，COUNT从0开始用时钟CLK16M的开始记数，即每个16MHz的信号周期记数值COUNT加1；当检测到REV64信号的下降沿后，COUNT值再用16MHz的信号周期记数减1。直到再次检测到FD64信号的上升沿，此时输出COUNT的记数值到相差PT，同时把COUNT清零重新开始加1记数。当然还可以采用其他的处理方式进行FD64和RCV64信号间的相位差信息的确定。

在进行相位差信息确定的过程中，如果利用16MHz时钟对32KHz信号记数，那么两信号间最大相位差的绝对值应该为2^9；考虑到时钟和信号的偏差，实际的相差可能超过2^9，因此用10位2进制数完全可以表示所有可能的相位差值。再加上一个表示信号相位差方向的符号位，即表示反馈信号是领先或者落后于参考信号。这样，如果采用11位的2进制数便可以满足统计相位差信息的需求，但在实际应用过程中，建议增加相位差信息符号的位数，如可以采用符号位填充后最终输出的13位的相位差信息符号，这样可以保证当增加分频器的分频系数或采用更高频率的时钟信号作为沿检测和相差测量导致最大鉴相值增大的时候，无需再对该符号的位数进行增加调整，而只要简单的减少填充的符号位就可以满足需求了，所述的增加分频系数或采用更高频率的时钟信号作为沿检测和相差测量通常是为了提高系统针对E1/T1信号的去抖动性能。

所述的编码累加器是用于对13位符号记录的相位差信息进行处理，以根据相位差信息中的相位差值和相位差方向获取用于控制频率综合器进行信号频率调整的溢出信号及其溢出的方向，编码累加器的功能原理框图如图7所示。因为考虑到降低环路带宽，同时使锁相环的对抖动的衰减接近于线性，在编码符号位扩展单元中需要将输入的相位差符号PT(13位)的位数进行扩展，例如扩展到17位；这是因为通过扩展编码符号位可以使转折频率曲线更接近直线且位于模板曲线下方，而且进行了位扩展后，增加了累加计数的时间，即需要更长的时间对频率进行加减脉冲，结果是使输出频率变化率更低，从而降低的环路带宽。因此在编码符号位扩展单元中需要对输入的符号数PT(13位)进行位扩展(17位)和编码处理，编码处理后的17Bit数值送入循环累加器作循环累加处理，并实时对累加的结果在正负溢出处理模块中进行溢出处理，即由正负溢出处理模块对累加结果进行正负判断，假设累加结果的首位为0表示正数，为1表示负数，则在累加过程中当符号数发生变化即溢出，如果累加结果首位从0到1表示正溢出，从1到0表示负溢出，如图7所示，其中ADJ表示发生溢出，DIR表示溢出的方向。如果记录的相位差值为6，相位差的方向为负方向，则通过循环累加器及正负溢出处理模块处理后，将产生6次溢出信号，且均为从1到0的负溢出。

在编码符号位扩展模块中，具体采用的编码符号位扩展方式参见下表所示：

相位差(13bit)	编码方式(17bit)
		|PT|＜＝64	只对符号位进行扩展
64＜|PT|＜＝128	|PT|+(|PT|-64)＊2符号位不变并扩展
		128＜|PT|＜＝256	|PT|＊2+(|PT|-128)＊4符号位不变并扩展

相位差(13bit)	编码方式(17bit)
		其它	|PT|＊4+(|PT|-256)＊8符号位不变并扩展

编码符号位扩展模块输出的17位符号数需要送入累加器进行累加处理。接着通过累加器和正负溢出处理模块对所述的17位符号进行处理，如果17位符号中记录的相位差值不为0，则将通过正负溢出处理模块产生溢出信号，此时需要进一步根据17位符号中的相位差方向信息判断溢出信号溢出的方向并把结果通过D触发器锁存输出。当出现累加器正溢出时，输出ADJ＝1，DIR＝1；反之，如果出现负溢出，则输出ADJ＝1，DIR＝0。

所述的数字频率综合器的主要工作是根据编码累加器输出的溢出信号及溢出的方向增加或减少高频(如128MHz)周期的脉冲改变输出时钟的频率。整个数字锁相环的直接目的就是使输出时钟的频率始终保持跟踪输入时钟的频率。仍然以E1时钟为例，在频率综合器中，输入低抖动的时钟CLK_128M，并对所述的待去抖动的时钟进行计数。如果待去抖动的时钟信号为16MHz，则正常情况下对应的计数值为4，即输入低抖动的时钟CLK_128M的8分频，输出16MHz的时钟。当编码累加器输出的ADJ为1，即累加器输出溢出信号时，再根据DIR的值，即溢出方向把当前计数值改变为3或5。具体的计数值改变处理方法为：当DIR＝0时，计数值为5；而DIR为1时，计数值为3。也就是说，在累加器溢出的当前时刻，需要将输出的CLK_16MHz时钟的脉冲增加1或者减少了1个128MHz的时钟周期，如图8所示，从而改变输出时钟信号的频率，实现了去抖动的目的，经过频率改变处理后的时钟信号便可以作为图3所示的FIFO的读时钟进行数据的读取处理。

本发明中，通过调整向频率综合器输入的低抖动时钟的频率值及相应的计数值便可以获得相应频率的输出时钟。

实际中计数值COUNT的调节频率要比图8中所示的慢很多，因为累加器的溢出不可能出现得很快。从图8中输出的16MHz时钟和8MHz时钟类推，可以看出对于输出2MHz时钟，最大抖动应该是2M/128M＝0.0156UI，可以满足相关国际标准的要求。

所述的频率综合器在本发明所述的去抖动电路中可以为一组频率综合器，也可以为单个的频率综合器，所述的一组频率综合器包含的各个频率综合器分别为根据待去抖动的信号的频率特征设置，如图5所示，若待去抖动的信号为E1信号，则设置E1频率综合器，若待去抖动的信号为T1信号，则设置T1频率综合器，不同的频率综合器可以根据设置的条件产生不同的频率的时钟信号，而且，对于同一频率综合器，如果输入的高频时钟不同，则将会输出不同频率的时钟信号，以满足不同的需求。

本发明中，数字频率综合器根据输入的有抖动参考时钟，相对于输入的高频时钟128MHz改变了输出时钟的频率。这个频率的改变有一定的限度，实际上就是系统的输入时钟频偏容限。考虑到扩展编码的算法，频偏容限的计算结果为：

$\frac{\frac{1}{128M}}{\frac{2^{17}}{2^{12}}\×\frac{1}{2M}}=2^-11=488\mathrm{ppm}$

因此，在实际应用过程中，本发明可以根据需要设置相应的参数值，以满足需要的频偏容限值，如满足国际标准规定的频偏容限值50ppm。

本发明的基本结构为一阶数字锁相环，因此锁相环的带宽近似于系统的去抖带宽。所述的去抖带宽ω_p的计算过程如下：

${\mathrm{\ω}}_p=\frac{\frac{1}{128M}}{\frac{2^{17}}{\frac{2^9}{\mathrm{\π}}}\×\frac{1}{2M}}\×2M=\frac{2^{-11}}{\mathrm{\π}}\×2M=41\mathrm{Hz}$

再将41Hz除以分频系数64进行分频，结果为0.64Hz。由于以上计算将数字锁相环完全线性化了，所以计算结果与实际测量值有一定的误差。但是这个计算过程可以反映各个系统参数对去抖带宽的影响，可以预期参数变化对结果的影响。这样的系统结构就能最终设计出所需要的各种性能的去抖电路。改变去抖带宽最直接的方式就是改变如图5中的分频器的分频系数，当然在分频系数改变的同时，鉴相器输出相位值的位数也随之发生改变，而本发明设计的鉴相器也完全可以通过简单的设置来适应这种改变，如为鉴相器输出的相位差信息设置的符号位数留有一定数量的预留位。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (11)

1.一种传输信号去抖动的实现方法，其特征在于包括：

A、将待去抖动的传输信号和标准的传输信号分别进行分频处理后，通过对两个信号的比较获得其相位差信息；

B、对所述的相位差信息进行编码累加处理，获得基于相位差信息的溢出信号和溢出方向信息；

C、将待去抖动的传输信号根据所述的溢出信号、溢出方向信息及引入的高频信号进行频率综合处理，获得去抖动后的传输信号。

2.根据权利要求1所述的传输信号去抖动的实现方法，其特征在于步骤A所述的分频处理包括：根据需要的去抖动性能采用32×2ⁿ作为分频系数进行分频处理，其中n≥0，且为整数。

3.根据权利要求1所述的传输信号去抖动的实现方法，其特征在于步骤A所述相位差信息包括：

标准的E1/T1信号与待去抖动的E1/T1信号间的相位差值信息和相位差方向信息，所述E1为2048千比特/秒的脉冲编码调制通讯系统，所述T1为1544千比特/秒的脉冲编码调制通讯系统。

4.根据权利要求3所述的传输信号去抖动的实现方法，其特征在于步骤A所述的通过对两个信号的比较获得其相位差信息包括：

基于高频时钟信号对标准的E1/T1信号和待去抖动的E1/T1信号间的相位差值进行计数统计，获得相位差值信息，并根据计数统计的相位差值信息确定相位差方向信息。

5.根据权利要求1所述的传输信号去抖动的实现方法，其特征在于所述的步骤B包括：

B1、将所述的相位差信息进行编码符号位扩展处理；

B2、将所述的处理结果进行循环累加处理；

B3、将所述的累加处理结果进行正负溢出处理，获得基于所述的相位差信息的溢出信号和溢出方向信息。

6.根据权利要求5所述的传输信号去抖动的实现方法，其特征在于所述的步骤B1包括：

根据所述的相位差信息确定相位差值，并根据确定的相位差值对记录着相位差信息的符号进行编码符号位扩展处理。

7.根据权利要求3所述的传输信号去抖动的实现方法，其特征在于所述的步骤C包括：

根据所述的溢出信号、溢出方向信息，将用于读取E1/T1信号的时钟频率进行增加或减少引入的高频时钟脉冲周期的处理，并利用获得时钟信号读取E1/T1信号。

8.一种传输信号去抖动的装置，其特征在于包括分频器、鉴相器、编码累加器和频率综合器，其中：

分频器，用于引入待去抖动的传输信号和标准的传输信号，并将经分频处理后的信号送入所述鉴相器中；

鉴相器，用于确定经所述分频器处理后的所述待去抖动的传输信号和标准的传输信号之间的相位差信息，并将确定的相位差信息发送给所述编码累加器；

编码累加器，用于对所述鉴相器发送的所述相位差信息进行编码累加处理，获得基于所述相位差信息的溢出信号及溢出方向信息；

频率综合器，用于根据所述编码累加器获得的所述的溢出信号及溢出方向信息将用于读取传输信号的输出时钟信号频率增加或减少引入的高频时钟周期，获得输出时钟信号。

9.根据权利要求8所述的传输信号去抖动的装置，其特征在于所述分频器引入的标准的传输信号可以为从频率综合器输出的所述获得的输出时钟信号，也可以为从外部引入的标准的时钟信号。

10.根据权利要求8所述的传输信号去抖动的装置，其特征在于，所述的编码累加器包括编码符号位扩展模块、累加器及正负溢出处理模块，其中：

编码符号位扩展模块，用于将所述的鉴相器输出的相位差信息进行编码符号位扩展处理；

累加器，用于对所述编码符号位扩展模块处理后的信号进行循环累加处理；

正负溢出处理模块，用于对所述累加器处理后的信号正负溢出进行处理，并根据所述的相位差信息获得溢出信号及溢出方向。

11.根据权利要求8或9所述的传输信号去抖动的装置，其特征在于，所述的频率综合器可以采用单个的频率综合器，也可以采用包含多个频率综合器的频率综合器组，且各个频率综合器分别为根据待去抖动的信号的频率特征设置。

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