CN105794114A - 共享公共参考的多时钟系统中的采样率转换 - Google Patents

共享公共参考的多时钟系统中的采样率转换 Download PDF

Info

Publication number
CN105794114A
CN105794114A CN201480065527.0A CN201480065527A CN105794114A CN 105794114 A CN105794114 A CN 105794114A CN 201480065527 A CN201480065527 A CN 201480065527A CN 105794114 A CN105794114 A CN 105794114A
Authority
CN
China
Prior art keywords
discrete series
sampling
pll
discrete
frequency
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201480065527.0A
Other languages
English (en)
Other versions
CN105794114B (zh
Inventor
R·威诺托
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kaiwei International Co
Marvell International Ltd
Marvell Asia Pte Ltd
Original Assignee
Mawier International Trade Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mawier International Trade Co Ltd filed Critical Mawier International Trade Co Ltd
Publication of CN105794114A publication Critical patent/CN105794114A/zh
Application granted granted Critical
Publication of CN105794114B publication Critical patent/CN105794114B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/05—Electric or magnetic storage of signals before transmitting or retransmitting for changing the transmission rate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

一种方法，包括：基于第一锁相环(PLL)的第一分频比和第二PLL的第二分频比确定参考比，并且基于参考比的倍数的序列将第一离散序列转换成第二离散序列。第一PLL和第二PLL在锁定条件下操作并且共享公共的参考震荡器。一种装置，包括时钟生成器和采样率转换器，时钟生成器包括第一锁相环(PLL)和第二锁相环(PLL)并且被配置成分别生成第一时钟信号和第二时钟信号，采样率转换器被配置成基于参考比的倍数的序列将第一离散序列转换器第二离散序列。参考比基于第一PLL的第一分频比和第二PLL的第二分频比来确定。

Description

共享公共参考的多时钟系统中的采样率转换
相关申请的交叉引用
本公开要求于2013年10月24日提交的美国临时申请第61/895，024号的权益，其全部内容通过引用合并于此。
背景技术
发送和接收不同类型的信号的电子设备(诸如，电信系统)可以包括多个信号处理电路。当使用第一采样频率的一个信号处理电路向使用第二采样频率的另一信号处理电路发送数字信号时，需要采样率转换以将数字信号的采样率从第一采样频率变为第二采样频率。
传统的采样率转换方法包括将数字信号转换成模拟信号，并且然后以新的采样率对模拟信号重新采样以获得新的数字信号。然而，这一方法通常使用数模转换器(DAC)和模数转换器(ADC)，并且因此通常导致不理想的信号失真和昂贵的制造成本。
另一传统的采样率转换方法包括将以第一采样频率采样的数字信号上采样至对应于第一采样频率和第二采样频率的至少公共倍数的中间转换频率，并且然后将上采样数字信号下采样至第二采样频率。然而，当第一采样频率和第二采样频率的比率不是整数时，中间转换频率很高，并且因此采样率转换在计算上不高效。
发明内容
在实施例中，一种方法包括：基于第一锁相环(PLL)的第一分频比和第二PLL的第二分频比确定参考比，并且基于参考比的倍数的序列将第一离散序列转换成第二离散序列。第一PLL和第二PLL在锁定条件下操作并且共享公共的参考振荡器。
在实施例中，方法还包括：响应于第一时钟信号将第一离散序列写入存储设备中；以及响应于第二时钟信号从存储设备读出第一离散序列。
在实施例中，存储设备是存储器设备，并且存储器设备是异步先入先出(FIFO)缓冲器。
在实施例中，方法还包括：累加参考比以生成参考比的倍数的序列。
在实施例中，将第一离散序列转换成第二离散序列包括：将第一离散序列转换成上采样离散序列。上采样离散序列的采样频率高于第一离散序列。
在实施例中，上采样离散序列的采样频率是第一离散序列的采样频率的倍数。
在实施例中，上采样离散序列的采样频率不大于第一离散序列的采样频率的15倍。
在实施例中，将第一离散序列转换成第二离散序列还包括选择上采样离散序列的两个连续值。参考比的倍数位于上采样离散序列的连续值的采样时间之间。
在实施例中，将第一离散序列转换成第二离散序列还包括：对上采样离散序列的连续值进行插值以生成第二离散序列的值。
在实施例中，对上采样离散序列的连续值线性地插值。
在实施例中，公共的参考振荡器包括晶体振荡器。
在实施例中，参考比是整数或者固定精度的分数。
在实施例中，一种装置包括时钟生成器和采样率转换器，时钟生成器包括第一锁相环(PLL)和第二锁相环(PLL)并且被配置成分别生成第一时钟信号和第二时钟信号，采样率转换器被配置成基于参考比的倍数的序列将第一离散序列转换成第二离散序列。参考比基于第一PLL的第一分频比和第二PLL的第二分频比来确定。第一PLL和第二PLL在锁定条件下操作并且共享公共的参考振荡器。
在实施例中，采样率转换器包括异步先入先出(FIFO)缓冲器。
在实施例中，采样率转换器包括被配置成累加参考比以生成参考比的倍数的序列的累加器。
在实施例中，采样率转换器还包括被配置成分别生成上采样离散序列的两个连续值的第一插值器和第二插值器。上采样离散序列的采样频率高于第一离散序列。
在实施例中，采样率转换器还包括被配置成对上采样离散序列的连续值进行插值以生成第二离散序列的值的第三插值器。参考比的倍数位于上采样离散序列的连续值的采样时间之间。
在实施例中，第三插值器是线性插值器。
在实施例中，公共的参考振荡器包括晶体振荡器。
在实施例中，第一PLL和第二PLL包括整数NPLL或分数NPLL。
附图说明
图1A示出了根据实施例的通信设备的框图。图1B是根据实施例的图1A所示的数字子系统的一部分的框图。
图2图示根据实施例的对应于连续信号的第一离散序列和第二离散序列。
图3是根据实施例的图1所示的时钟生成器的框图。
图4是根据实施例的图1所示的采样率转换器的框图。
图5A和图5B图示根据实施例的图1所示的采样率转换器的上采样和插值。
图6是根据实施例的采样率转换的过程的流程图。
图7图示根据实施例的第一离散序列到第二离散序列的转换的过程。
具体实施方式
图1A示出了根据实施例的通信设备100。通信设备100包括天线101、复用器102、射频到中频(RF到IF)混频器103、模数(A/D)转换器104、数字子系统105、发射机电路106和数模(D/A)转换器107。
当天线101接收到RF信号时，复用器102将所接收的RF信号定向到RF到IF转换器103，RF到IF转换器103将RF信号转换成IF信号。A/D转换器104将IF信号转换成数字信号并且将数字信号输出给数字子系统105以处理数字信号。数字子系统105将输出的数字信号提供给D/A转换器107以将输出信号转换成模拟信号。发射机电路106处理模拟信号用于通过复用器102经由天线101进行无线电传输。
虽然图1A示出了耦合至天线101的无线通信设备100，然而实施例不限于此。设备100可以是包括数字信号处理系统的任何类型的通信设备。在实施例中，通信设备100耦合至同轴线缆、双绞线、带状线、印刷电路板迹线或者其他形式的有线通信信道。在另一实施例中，通信设备100耦合至光电设备，诸如激光二极管或光学调制器，光电设备可以耦合至光学通信信道。
图1B是根据实施例的图1A所示的数字子系统105的一部分的框图。数字子系统105包括第一信号处理电路110、采样率转换器1-120、第二信号处理电路130和时钟生成器1-140。
第一信号处理电路110接收第一时钟信号CLK1并且以第一时钟信号CLK1的第一采样频率对连续信号采样。第一信号处理电路110向采样率转换器1-120发送第一离散序列x1[n]。在实施例中，第一信号处理电路110包括基带处理器。
采样率转换器1-120接收第一离散序列x1[n]并且将采样率从第一采样频率变为第二时钟信号CLK2的第二采样频率。因此，采样率转换器1-120生成第二离散序列x2[n]，第二离散序列x2[n]是根据第二采样频率的连续信号的新的离散表示。
第二信号处理电路130接收第二离散序列x2[n]以使用第二时钟信号CLK2处理所接收的序列x2[n]。在实施例中，第二信号处理电路130包括在收发器的射频(RF)部分中的电路元件，收发器在2.4到2.5GHz的范围内的载频下操作。
时钟生成器1-140提供包括第一时钟信号CLK1和第二时钟信号CLK2的多个时钟信号。在实施例中，时钟生成器1-140包括共享公共的参考振荡器的多个锁相环(PLL)，这将参考图3详细描述。
图2图示根据实施例的对应于连续信号y(t)的第一和第二离散序列x1[n]和x2[n]。在图2中，为了方便说明，第一离散序列x1[n]的第一采样时间t1[0]对应于第二离散序列x2[n]的第一采样时间t2[0]。
第一离散序列x1[n]是时间间隔等于第一采样周期TCLK1的连续信号y(t)的量化和采样值的序列，第一采样周期TCLK1是第一采样频率fCLK1的倒数。第二离散序列x2[n]是时间间隔等于第二采样周期TCLK2的连续信号y(t)的量化和采样值的序列，第二采样周期TCLK2是第二采样频率fCLK2的倒数。在实施例中，第一采样频率fCLK1小于第二采样频率fCLK2，使得第一采样周期TCLK1大于第二采样周期TCLK2，如图2中所图示的。
图3是根据实施例的适合用作图1的时钟生成器1-140的时钟生成器的框图。在图3所示的实施例中，第一PLL320和第二PLL330共享公共的参考振荡器310。在另一实施例中，使用第一延迟锁相环(DLL)和第二延迟锁相环(DLL)而非第一PLL320和第二PLL330。
公共的参考振荡器310生成参考时钟信号CLKref并且将参考时钟信号CLKref发送给第一PLL320和第二PLL330。参考时钟信号CLKref具有参考频率fref。在实施例中，公共的参考振荡器310是晶体振荡器。
第一PLL320接收参考时钟信号CLKref作为输入信号并且生成第一时钟信号CLK1作为输出信号。在锁定条件下，第一PLL320的输入信号CLKref和输出信号CLK1彼此具有精确的关系。因此，如果k1表示第一PLL320的第一分频比，则第一时钟信号CLK1的频率fCLK1与参考时钟信号CLKref的参考频率fref相关，如下：
fCLK1＝fREF*k1等式1。
在实施例中，第一PLL320是其中第一分频比k1具有整数值的整数NPLL。在另一实施例中，第一PLL320是其中第一分频比k1具有分数值d1/n1的分数NPLL，其中d1和n1彼此是素数。
第二PLL330接收参考时钟信号CLKref作为输入信号并且生成第二时钟信号CLK2作为输出信号。在锁定条件下，第二PLL330的输入信号CLKref和输出信号CLK2彼此具有精确的关系。因此，如果k2表示第二PLL330的第二分频比，则第二时钟信号CLK2的频率fCLK2与参考时钟信号CLKref的频率fref相关，如下：
fCLK2＝fRE*k2等式2。
在实施例中，第二PLL330是其中第二分频比k2具有整数值的整数NPLL。在另一实施例中，第二PLL330是其中第二分频比k2具有分数值d2/n2的分数NPLL，其中d2和n2彼此是素数。
分别基于第一PLL320和第二PLL330的频率fCLK1和fCLK2确定参考比k。在实施例中，参考比k是第一PLL320和第二PLL330的频率fCLK1和fCLK2之间的比率并且使用等式1和2如下表示：
当第一分频比k1和第二分频比k2分别是分数值d1/n1和d2/n2时，第一PLL320和第二PLL330的频率fCLK1和fCLK2之间的参考比k如下表示：
因此，在实施例中，参考比k是整数或者固定精度的分数。
在实施例中，除了第一PLL320和第二PLL330，使用分频器分别生成第一频率fCLK1和第二频率fCLK2中的至少一个。分频器将参考时钟信号CLKref的频率fref除以整数N以产生等于fref/N的偏移频率foff。将偏移频率foff与参考时钟信号CLKref的倍数M组合以产生等于fref*M+fref/N的时钟频率、等于fref*M-fref/N的时钟频率、或者这二者。本领域技术人员鉴于本文中的教示和公开内容应当理解如何计算这样的实施例中的频率fCLK1和fCLK2之间的参考比k。
当第一PLL320和第二PLL330中的任一项易受相位噪声或抖动(其可能是由于PLL部件，包括相位检测器、低通滤波器、压控振荡器和分频器中的一个或多个)的影响时，相应频率fCLK1和fCLK2可以变化。另一方面，当第一PLL320和第二PLL330共享公共的参考振荡器310并且在锁定条件下操作时，由于第一分频比k1和第二分频比k2具有固定值，所以分频比k1和k2之间的参考比k也具有固定值。参考比k的值用于确定图1的采样率转换器1-120的输出离散序列x2[n]的采样时间，如下面详细描述的。
在实施例中，第一PLL320和第二PLL330的频率fCLK1和fCLK2中的一个或两个频率并且因此第一分频比k1和第二分频比k2可以变化。例如，在实施例中，第一PLL320生成具有300MHz的基本上固定的标称频率的基带电路的时钟，并且第二PLL330生成具有根据信道的选择在2.412到2.482GHz之间变化的频率的射频(RF)电路的时钟。因此，如果第一分频比k1和第二分频比k2中的一个或多个转换，则可以重新计算参考比k。
图4是根据实施例的适合图1所示的采样率转换器1-120的采样率转换器4-120的框图。采样率转换器4-120包括累加器440、两步插值器450和先入先出(FIFO)缓冲器410。
累加器440接收第二时钟信号CLK2以及第一PLL和第二PLL的第一分频比k1和第二分频比k2之间的参考比k的值。响应于第二时钟信号CLK2，累加器440将所接收的参考比k的值与先前存储在累加器440中的值相加，将相加后的值存储在累加器440中，并且向两步插值器450输出相加后的值。在实施例中，累加器440输出比率k的倍数的序列k[i]，例如0、k、2k、3k等。
图5A图示作为采样时间的函数的图2的第一离散序列x1[n]和第二离散序列x2[n]的部分，其通过第一离散序列x1[n]的第一采样周期TCLK1被归一化。假定第一离散序列x1[n]的第一采样时间t1[0]对应于第二离散序列x2[n]的第一采样时间t2[0]，则k的倍数的序列k[i]的值对应于第二离散序列x2[i]相对于第一离散序列x1[n]中的样本的连续采样位置，如图5A中所图示的。
再次参考图4，两步插值器450接收第一离散信号x1[n]以基于累加器440的序列k[i]生成第二离散信号x2[i]。两步插值器450包括第一插值器420A和第二插值器420B以及线性插值器430(或第三插值器430)。
第一插值器420A和第二插值器420B接收第一离散序列x1[n]中的多个成员、预定数目N以及序列k[n]以分别输出上采样离散序列u1[j]中的第一所选值u1[p]和第二所选值u1[p+1]，上采样离散序列u1[j]的采样频率等于第一离散序列x1[n]的采样频率fclk1乘以正整数N。第一所选值u1[p]和第二所选值u1[p+1]是上采样离散序列u1[j]的连续值。所接收的序列k[i]的值表示在对应于上采样离散序列u1[j]的这些连续值u1[p]和u1[p+1]的采样时间之间的时间。在实施例中，预定数目N是等于或小于15的正整数。例如，图5B示出了上采样离散序列u1[j]，其采样频率是第一离散序列x1[n]的频率fclk1的4倍(即N＝4)。
在实施例中，根据以下等式来确定第一所选值u1[p]的索引p：
其中是地板函数，N是上采样比率。例如，当所接收的序列的值是k[i]＝0.9并且上采样比率N为4时，第一所选值u1[p]的索引p等于因此，第一所选值u1[p]对应于上采样离散序列u1[j]的第4数字u1[3]。因此，第二所选值u1[p+1]对应于上采样离散序列u1[j]的第5数字u1[4]。
第一插值器420A对第一离散序列x1[n]插值以生成第一所选值u1[p]。第二插值器420B对第一离散序列x1[n]插值以生成第二所选值u1[p+1]。在实施例中，第一插值器420A和第二插值器420B具有基本上相同的配置。在实施例中，使用填零和低通滤波来执行插值。
线性插值器430接收上采样离散序列的连续值u1[p]和u1[p+1]以及序列k[n]的值并且对连续值u1[p]和u1[p+1]进行线性插值以生成第二离散序列x2[i]。在图5B中图示的实施例中，计算上采样离散序列的两个连续值u1[3]和u1[4]之间第二离散序列x2[i]的第二数字x2[1]的值，如下：
x2[1]＝(I-α)*u1[3]+α*u1[4]等式5，
其中α是线性插值的加权因子。在本实施例中，根据以下等式来计算加权因子：
α＝N*k[i]-p等式6，
其中N是上采样比率，p是第一所选值u1[p]的索引。例如，当所接收的序列k[i]的值为0.9时，上采样比率为4，并且第一所选值u1[p]的索引p等于3，如图5A所示，加权因子α等于0.6(＝4*0.9-3)。因此，第二离散序列x2[i]的第二数字x2[1]的值为0.4*u1[3]+0.6*u1[4]。当所接收的序列k[i]的值为1.8时，上采样比率N为4，并且第一所选值u1[p]的索引p等于7，如图5A所示，加权因子α等于0.2(＝4*1.8-7)。因此，第二离散序列x2[i]的第三数字x2[2]的值为0.8*u1[7]+0.2*u1[8]。
再次参考图4，FIFO缓冲器410接收第一时钟信号CLK1和第二时钟信号CLK2以及第一离散序列x1[n]以管理到两步插值器450中的数据流。在实施例中，FIFO缓冲器410基于第一时钟信号CLK1和第二时钟信号CLK2向FIFO缓冲器410中写入第一离散序列x1[n]并且读出相同的序列x1[n]以防止数据上溢或下溢。本领域技术人员鉴于本文中的教示和公开内容应当理解如何实现FIFO缓冲器410。
图6是根据实施例的采样率转换的过程的流程图。
在S610，基于第一PLL和第二PLL的两个分频比确定参考比，第一PLL和第二PLL共享公共的参考振荡器以分别在锁定条件下生成第一时钟信号和第二时钟信号。在锁定条件下，分频比之间的参考比基本上保持恒定。在实施例中，参考比是在分频比之间的比率。
在S6-650，基于PLL的分频比之间的参考比的倍数的序列，将通过以第一时钟信号的第一频率对连续信号采样而获得的第一离散序列转换成第二离散序列。第二离散序列等同于通过以第二时钟信号的第二频率对连续信号采样而获得的信号。
图7图示根据实施例的将第一离散序列转换成第二离散序列的过程7-650。
在S710，基于第一时钟信号和第二时钟信号将第一离散序列写入存储设备(例如，存储器设备)并且从存储设备读出相同的序列，以防止数据上溢和/或下溢。在实施例中，存储设备可以是异步FIFO缓冲器形式的存储器设备。
在S730，将第一离散序列转换成采样频率等于第一离散序列的采样频率乘以正整数的上采样离散序列。在实施例中，正整数等于或小于15。
在S750，选择上采样离散序列的两个连续值(或者第一所选值和第二所选值)，使得连续值对应于参考比的倍数位于其中的上采样离散序列的连续采样时间。
在S770，对上采样离散序列的所选择的连续值插值以获得第二离散序列的对应值。在实施例中，对所选择的连续值线性插值。
已经结合被提出作为示例的具体实施例描述了本公开的各个方面。可以在不偏离以下权利要求中给出的范围的情况下对实施例做出大量替选、修改和变化。因此，本文中给出的实施例意图说明而非限制。

Claims (20)

1.一种方法，包括：
基于第一锁相环(PLL)的第一分频比和第二PLL的第二分频比确定参考比；以及
基于所述参考比的倍数的序列将第一离散序列转换成第二离散序列，
其中所述第一PLL和第二PLL在锁定条件下操作并且共享公共的参考震荡器。
2.根据权利要求1所述的方法，还包括：
响应于第一时钟信号将所述第一离散序列写入存储设备中；以及
响应于第二时钟信号从所述存储设备读出所述第一离散序列。
3.根据权利要求2所述的方法，其中所述存储设备是存储器设备，所述存储器设备是异步先入先出(FIFO)缓冲器。
4.根据权利要求1所述的方法，还包括：
累加所述参考比以生成所述参考比的倍数的序列。
5.根据权利要求1所述的方法，其中将所述第一离散序列转换成所述第二离散序列包括：
将所述第一离散序列转换成上采样离散序列，所述上采样离散序列的采样频率高于所述第一离散序列。
6.根据权利要求5所述的方法，其中所述上采样离散序列的采样频率是所述第一离散序列的采样频率的倍数。
7.根据权利要求6所述的方法，其中所述上采样离散序列的采样频率不大于所述第一离散序列的采样频率的15倍。
8.根据权利要求5所述的方法，其中将所述第一离散序列转换成所述第二离散序列还包括选择所述上采样离散序列的两个连续值，以及
其中所述参考比的倍数位于所述上采样离散序列的所述连续值的采样时间之间。
9.根据权利要求8所述的方法，其中将所述第一离散序列转换成所述第二离散序列还包括：
对所述上采样离散序列的所述连续值进行插值以生成所述第二离散序列的值。
10.根据权利要求9所述的方法，其中对所述上采样离散序列的所述连续值线性地插值。
11.根据权利要求1所述的方法，其中所述公共的参考振荡器包括晶体振荡器。
12.根据权利要求1所述的方法，其中所述参考比是整数或者固定精度的分数。
13.一种装置，包括：
时钟生成器，包括第一锁相环(PLL)和第二锁相环(PLL)并且被配置成分别生成第一时钟信号和第二时钟信号；以及
采样率转换器，被配置成基于参考比的倍数的序列将第一离散序列转换成第二离散序列，所述参考比基于所述第一PLL的第一分频比和所述第二PLL的第二分频比来确定，
其中所述第一PLL和第二PLL在锁定条件下操作并且共享公共的参考振荡器。
14.根据权利要求13所述的装置，其中所述采样率转换器包括异步先入先出(FIFO)缓冲器。
15.根据权利要求13所述的装置，其中所述采样率转换器包括被配置成累加所述参考比以生成所述参考比的倍数的序列的累加器。
16.根据权利要求15所述的装置，其中所述采样率转换器还包括被配置成分别生成上采样离散序列的两个连续值的第一插值器和第二插值器，所述上采样离散序列的采样频率高于所述第一离散序列。
17.根据权利要求16所述的装置，其中所述采样率转换器还包括被配置成对所述上采样离散序列的所述连续值进行插值以生成所述第二离散序列的值的第三插值器，以及
其中所述参考比的倍数位于所述上采样离散序列的所述连续值的采样时间之间。
18.根据权利要求17所述的装置，其中所述第三插值器是线性插值器。
19.根据权利要求13所述的装置，其中所述公共的参考振荡器包括晶体振荡器。
20.根据权利要求13所述的装置，其中所述第一PLL和第二PLL包括整数NPLL或分数NPLL。
CN201480065527.0A 2013-10-24 2014-10-23 共享公共参考的多时钟系统中的采样率转换 Expired - Fee Related CN105794114B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201361895024P 2013-10-24 2013-10-24
US61/895,024 2013-10-24
PCT/US2014/062057 WO2015061622A1 (en) 2013-10-24 2014-10-23 Sample-rate conversion in a multi-clock system sharing a common reference

Publications (2)

Publication Number Publication Date
CN105794114A true CN105794114A (zh) 2016-07-20
CN105794114B CN105794114B (zh) 2019-04-16

Family

ID=52993582

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480065527.0A Expired - Fee Related CN105794114B (zh) 2013-10-24 2014-10-23 共享公共参考的多时钟系统中的采样率转换

Country Status (4)

Country Link
US (1) US9432032B2 (zh)
EP (1) EP3061187B1 (zh)
CN (1) CN105794114B (zh)
WO (1) WO2015061622A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108880539A (zh) * 2017-05-11 2018-11-23 杭州海康威视数字技术股份有限公司 时钟信号调整方法及装置、视频监控系统

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015110275A1 (de) 2015-06-25 2016-12-29 Intel IP Corporation Vorrichtungen und Verfahren zum Verschieben eines digitalen Signals um eine Verschiebungszeit zum Bereitstellen eines verschobenen Signals
WO2017000274A1 (en) * 2015-07-01 2017-01-05 Mediatek Inc. Devices and methods for multi-clock-domain testing
DE102021211499A1 (de) 2021-10-12 2023-04-13 Hyperion Verwaltung Gmbh Verfahren und Vorrichtung zum Recyceln von Polyurethan-Schotter-Verbünden

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0609095A1 (en) * 1993-01-28 1994-08-03 Signal Processors Limited Digital filtering, data rate conversion and modem design
US6057789A (en) * 1998-10-29 2000-05-02 Neomagic Corp. Re-synchronization of independently-clocked audio streams by dynamically switching among 3 ratios for sampling-rate-conversion
CN1273709A (zh) * 1998-04-27 2000-11-15 皇家菲利浦电子有限公司 使用多项式内插法的取样率转换器
JP2003283338A (ja) * 2002-03-25 2003-10-03 Mitsubishi Electric Corp Ｄａコンバータ
CN101268618A (zh) * 2005-09-21 2008-09-17 新泻精密株式会社 Fm发射机
CN102113217A (zh) * 2008-08-06 2011-06-29 高通股份有限公司 数字锁相回路中的累积相位-数字转换
CN102177656A (zh) * 2008-10-08 2011-09-07 高通股份有限公司 时钟净化锁相环
US20120038365A1 (en) * 2009-04-23 2012-02-16 Shuichi Nagata Liquid leakage propagation restraining structure for electricity storage device and bus bar module
CN102457240A (zh) * 2010-10-21 2012-05-16 马维尔国际贸易有限公司 使用相同频带的不同标准共享rf前端路径中的增益控制

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6226661B1 (en) * 1998-11-13 2001-05-01 Creative Technology Ltd. Generation and application of sample rate conversion ratios using distributed jitter
US8395427B1 (en) * 2010-12-20 2013-03-12 National Semiconductor Corporation Low power and low spur sampling PLL

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0609095A1 (en) * 1993-01-28 1994-08-03 Signal Processors Limited Digital filtering, data rate conversion and modem design
CN1273709A (zh) * 1998-04-27 2000-11-15 皇家菲利浦电子有限公司 使用多项式内插法的取样率转换器
US6057789A (en) * 1998-10-29 2000-05-02 Neomagic Corp. Re-synchronization of independently-clocked audio streams by dynamically switching among 3 ratios for sampling-rate-conversion
JP2003283338A (ja) * 2002-03-25 2003-10-03 Mitsubishi Electric Corp Ｄａコンバータ
CN101268618A (zh) * 2005-09-21 2008-09-17 新泻精密株式会社 Fm发射机
CN102113217A (zh) * 2008-08-06 2011-06-29 高通股份有限公司 数字锁相回路中的累积相位-数字转换
CN102177656A (zh) * 2008-10-08 2011-09-07 高通股份有限公司 时钟净化锁相环
US20120038365A1 (en) * 2009-04-23 2012-02-16 Shuichi Nagata Liquid leakage propagation restraining structure for electricity storage device and bus bar module
CN102457240A (zh) * 2010-10-21 2012-05-16 马维尔国际贸易有限公司 使用相同频带的不同标准共享rf前端路径中的增益控制

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108880539A (zh) * 2017-05-11 2018-11-23 杭州海康威视数字技术股份有限公司 时钟信号调整方法及装置、视频监控系统
CN108880539B (zh) * 2017-05-11 2022-01-11 杭州海康威视数字技术股份有限公司 时钟信号调整方法及装置、视频监控系统

Also Published As

Publication number Publication date
US20150116014A1 (en) 2015-04-30
EP3061187A1 (en) 2016-08-31
WO2015061622A1 (en) 2015-04-30
CN105794114B (zh) 2019-04-16
EP3061187B1 (en) 2018-04-04
EP3061187A4 (en) 2017-03-01
US9432032B2 (en) 2016-08-30

Similar Documents

Publication Publication Date Title
US8593182B2 (en) Frequency synthesizer and associated method
US6429693B1 (en) Digital fractional phase detector
JP5564550B2 (ja) Ｐｌｌ回路
JP5347534B2 (ja) 位相比較器、ｐｌｌ回路、及び位相比較器の制御方法
US6326851B1 (en) Digital phase-domain PLL frequency synthesizer
US20090055677A1 (en) Asynchronous first in first out interface and operation method thereof
CN106341122A (zh) 具有多频段振荡器的锁相环以及校准其的方法
US8456344B1 (en) Method and apparatus for generating a target frequency having an over-sampled data rate using a system clock having a different frequency
CN105794114A (zh) 共享公共参考的多时钟系统中的采样率转换
US11342925B2 (en) Signal generation circuit and method, and digit-to-time conversion circuit and method
CN101183871B (zh) 输入时钟转换为高频时钟的实现方法及锁相环装置
TW201112634A (en) Asynchronous first in first out interface, method for operating an interface and integrated receiver
US20220052703A1 (en) Signal generation circuit and method, and digit-to-time conversion circuit and method
KR101983090B1 (ko) 분수형 완전 디지털 위상 고정 루프, 반도체 장치 및 휴대 정보 기기
US11916568B2 (en) Sampling circuit with a hierarchical time step generator
US7706833B2 (en) Unified dual-mode GSM/UMTS clock
WO2009053531A1 (en) Phase accumulator for digital phase locked loop
CN111837339B (zh) 锁相环电路以及应用锁相环电路的设备
US20230318658A1 (en) Device comprising a synchronization circuit for performing near field communication
CN102307048A (zh) 一种基于Pico RRU的时钟及其实现方法
CN117176148A (zh) 一种无sysref的小数时钟同步产生电路及芯片阵列
CN118413287A (zh) 一种灵活可配的高稳定时频同步系统硬件架构及实现方法
CN117650781A (zh) 实现多个锁相环相位同步的电路、片上系统及电子设备
KR101582171B1 (ko) 직접 디지털 주파수 합성기를 이용한 디스플레이포트 수신단의 비디오 클럭 생성 구조
EP4308980A1 (en) An incoherent clocking method

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20200514

Address after: Ford street, Grand Cayman, Cayman Islands

Patentee after: Kaiwei international Co.

Address before: Hamilton, Bermuda

Patentee before: Marvell International Ltd.

Effective date of registration: 20200514

Address after: Singapore City

Patentee after: Marvell Asia Pte. Ltd.

Address before: Ford street, Grand Cayman, Cayman Islands

Patentee before: Kaiwei international Co.

Effective date of registration: 20200514

Address after: Hamilton, Bermuda

Patentee after: Marvell International Ltd.

Address before: Babado J San Mega Le

Patentee before: MARVELL WORLD TRADE Ltd.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20190416

Termination date: 20211023