CN111837339B - 锁相环电路以及应用锁相环电路的设备 - Google Patents
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Abstract
一种锁相环电路，涉及数字电路领域，用于跟踪和生成时钟信号。该锁相环电路包括目标频率相等的参考相位产生电路和时钟信号产生电路，上述参考相位产生电路根据第一参考相位信号产生第二参考相位信号，上述时钟产生电路根据上述第二参考相位信号产生输出时钟信号，其中上述第一参考相位信号、第二参考相位信号和输出时钟信号的相位差均为0。由于参考相位产生电路和时钟信号产生电路之间没有反馈支路，时钟信号产生电路中的杂散和抖动不会反馈至参考相位产生电路，因此提升了锁相环电路的整体性能，提高输出时钟信号的精度。
Description
技术领域
本申请涉及电子电路技术领域，尤其涉及频率相位跟踪控制技术。
背景技术
锁相环(Phase Locked Loop，PLL)技术广泛应用在通信、雷达、航天、测量、电视、以及控制等领域的电子电路中。在集成电路中，特别是在高速高性能的集成电路中，锁相环技术尤其重要。例如：利用锁相环给高速ADC/DAC(Analog to Digital Converter/Digitalto Analog Converter，模数转换器/数模转换器)提供低抖动(Jitter)的时钟，或者，利用锁相环给通信收发信机的上下混频器提供低相位噪声和小杂散的载波信号等。另外，在高速通信链路中，PLL可以设置在光网通信芯片或现代高速Serdes(串行解串行)芯片中，用于时钟提取和时钟同步。
目前的锁相环采用最多的是内外环结构，包括内环PLL电路和外环PLL电路。其中，外环PLL电路为内环PLL电路提供参考相位信号，内环PLL电路通过外环PLL电路提供的参考相位信号产生输出时钟。内环PLL电路通常为数模混合PLL，其环路的带宽较宽，以获得较低的相位噪声和抖动。外环PLL电路的带宽较窄，其输出的参考相位信号的频率精度较高。在实际工作中，内环PLL电路会产生较多的杂散等不良因素，并通过反馈支路将杂散等不良因素传递给外环PLL电路。杂散在外环PLL电路和内环PLL电路中相互传导，使得锁相环的整体性能下降，导致输出时钟信号的精度降低。
发明内容
本申请的实施例提供一种锁相环电路，可以在一定程度上解决杂散在锁相环电路中传导、锁相环整体性能下降、以及输出时钟信号精度降低的问题。
第一方面，在本申请的实施例中提供一种锁相环电路，用于产生输出时钟信号，该锁相环电路包括参考相位产生电路和时钟信号产生电路，其中，上述参考相位产生电路包括第一鉴相器、第一环路滤波器、第一数字积分器和第一反馈电路，上述第一鉴相器用于接收和比较第一参考相位信号和第一反馈相位信号，并将比较的结果作为第一比较结果输出至上述第一环路滤波器；上述第一环路滤波器用于对接收的第一比较结果进行低通滤波，并输出至上述第一数字积分器；上述第一数字积分器用于根据滤波后的第一比较结果产生上述第二参考相位信号；上述第一反馈电路用于接收上述第二参考相位信号，并作为上述第一反馈相位信号输出至上述第一鉴相器；上述钟信号产生电路用于接收上述第二参考相位信号，并根据该第二参考相位信号产生上述输出时钟信号；其中，上述参考相位产生电路的目标频率和上述时钟信号产生电路的目标频率相等，上述第一参考相位信号、上述第二参考相位信号和上述输出时钟信号的相位差均为0。
由于上述输出时钟产生电路产生的含有较多杂散和时钟抖动的第二参考相位信号不会通过反馈回路反馈至上述参考相位产生电路，因此使得杂散和抖动不会在上述参考相位产生电路和时钟信号产生电路之间相互传递，因此降低了时钟抖动，提高了上述输出时钟信号的精度，提升了该锁相环电路的系统性能。此外，由于上述第一数字积分器替代了传统的压控振荡器，参考相位产生电路为纯数字电路实现，既保证了锁相环电路频率和相位跟踪性能，又降低了锁相环电路的功耗和面积。
在一种可能的设计中，上述第一数字积分器用于根据第一频率控制字控制上述第二参考相位信号在一个时钟周期内的相位变化量，该第一频率控制字为上述滤波后的第一比较结果。通过第一频率控制字来控制第一数字积分器产生的第二参考相位信号，使得第二参考相位信号更加精准，信号中的杂散更少。
在一种可能的设计中，上述参考相位产生电路还包括第二数字积分器，该第二数字积分器用于根据第二频率控制字产生第一参考相位信号，上述第二频率控制字用于控制上述第一参考相位信号在一个时钟周期内的相位变化量。通过第二频率控制字来控制第二数字积分器产生的第一参考相位信号，使得第二参考相位信号更加精准，信号中的杂散更少。
在一种可能的设计中，上述第一数字积分器包括第一寄存器，该第一寄存器用于存储上述第一频率控制字；上述第二数字积分器包括第一寄存器，该第二寄存器用于存储上述第二频率控制字。通过内部的寄存器配置上述数字积分器的频率，有利于减小电路面积，增加频率配置的灵活性。
在一种可能的设计中，上述第一数字积分器和上述第二数字积分器为数字累加器。数字累加器实现简单，有利于节省硬件资源，减小电路面积。
在一种可能的设计中，上述第二参考相位信号为阶梯状锯齿波信号，该阶梯状锯齿波信号在一个周期内的阶梯数等于上述第一频率控制字，该阶梯状锯齿波的阶梯频率等于上述第一数字积分器的工作时钟的频率。阶梯锯齿波信号能够更好地包含第一数字积分器中的频率信息。
在一种可能的设计中，上述第一参考相位信号为阶梯状锯齿波信号，该阶梯状锯齿波信号在一个周期内的阶梯数等于上述第二频率控制字，该阶梯状锯齿波的阶梯频率等于上述第二数字积分器的工作时钟的频率。阶梯锯齿波信号能够更好地包含第二数字积分器中的频率信息。
在一种可能的设计中，上述参考相位产生电路还包括第一插值电路，该第一插值电路用于将上述第一参考相位信号的频率与上述第二参考相位信号的频率同步，并将同步后的上述第一参考相位信号输出至上述第一鉴相器。第一插值电路将上述第一参考相位信号同步，使得第一鉴相器能够在同一时钟域对接收的信号进行比较。
在一种可能的设计中，上述参考相位产生电路还包括第二插值电路和第三插值电路，其中，上述第二插值电路用于将上述滤波后的第一比较结果的频率与上述第二参考相位信号的频率同步，并将经过同步的滤波后的第一比较结果输出至上述第一数字积分器；上述第一反馈电路包括第三插值电路，该第三插值电路用于将上述第二参考相位信号的频率与上述第一参考相位信号的频率同步，并将同步后的第二参考相位信号反馈至上述第一鉴相器。第二插值电路和第三插值电路分别将各自接收的相位信号同步，使得第一鉴相器和第二鉴相器能够在同一时钟域对接收的信号进行比较。此外，由于第三插值电路将高频相位信号同步至低频相位信号，使得第一鉴相器可以在低频的频域进行相位比较，进一步地节省了硬件资源。
在一种可能的设计中，上述第一插值电路、第二插值电路和第三插值电路为线性插值电路。线性插值电路的结构较为简单，可以节省硬件资源，降低功耗。
在一种可能的设计中，上述参考相位产生电路还包括低通滤波器，该低通滤波器用于对上述第一鉴相器输出的第一比较结果进行低通滤波，并将低通滤波后的第一比较结果输出至上述第一环路滤波器。
在一种可能的设计中，上述低通滤波器为无限冲激响应滤波器IIR。无限冲激响应滤波器IIR能够对信号进行低通滤波，并提升滤波性能。
在一种可能的设计中，上述时钟信号产生电路包括第二鉴相器、第二环路滤波器、压控振荡器和第二反馈电路，其中，上述第二鉴相器用于接收上述第二参考相位信号和第二反馈相位信号，计算相位差并输出至上述第二环路滤波器；上述第二环路滤波器用于接收上述相位差，对其进行低通滤波，并输出滤波后的相位差至压控振荡器；上述压控振荡器用于接收上述滤波后的相位差，并根据滤波后的相位差产生输出时钟信号；上述第二反馈电路用于将上述压控振荡器产生的输出时钟信号转换为第二反馈相位信号，并将该第二反馈相位信号输出至上述第二鉴相器。上述时钟信号产生电路通过跟踪上述第二参考相位信号，将产生的输出时钟信号和上述第二参考相位信号的相位对齐，从而将输出时钟信号和第一参考相位信号的相位对齐，实现输出时钟信号与输入的第一参考相位信号的相位对齐的目的。
在一种可能的设计中，上述参考相位产生电路的目标频率ft1＝fclk2×FCW2，其中fclk2为输入至上述第二数字积分器的工作时钟的频率，FCW2为上述第二频率控制字；上述时钟信号产生电路的目标频率ft2＝fclk1×FCW1，其中fclk1为输入至上述第一数字积分器的工作时钟的频率，FCW1为上述第一频率控制字。通过改变第一频率控制字调节参考相位产生电路的目标频率，通过改变第二频率控制字调节时钟信号产生电路的目标频率，使得二者的目标频率相等，从而实现对第一参考相位信号的跟踪。
第二方面，在本申请的实施例中提供一种基带处理器，该基带处理器包括射频收发器和锁相环电路，上述射频收发器用于将低频数字信号转换为射频信号，上述锁相环电路用于向该射频收发器提供高频载波，其中上述锁相环电路为如第一方面及其可能的设计中的锁相环电路。
由于上述输出时钟产生电路产生的含有较多杂散和时钟抖动的第二参考相位信号不会通过反馈回路反馈至上述参考相位产生电路，因此使得杂散和抖动不会在上述参考相位产生电路和时钟信号产生电路之间相互传递，因此降低了时钟抖动，提高了上述输出时钟信号的精度，提升了该锁相环电路的系统性能。此外，由于上述第一数字积分器替代了传统的压控振荡器，参考相位产生电路为纯数字电路实现，既保证了锁相环电路频率和相位跟踪性能，又降低了锁相环电路的功耗和面积。
第三方面，在本申请的实施例中提供一种光模块，用于发射和接收光信号，该光模块包括时钟合成电路、多路复用器和激光器，上述时钟合成电路用于向上述多路复用器提供发射时钟，上述多路复用器用于将多路信号组合成一路信号，上述激光器用于将上述一路信号转换成光信号并发射，其中上述时钟合成电路包括锁相环电路，该锁相环电路为如第一方面及其可能的设计中的锁相环电路。
由于上述输出时钟产生电路产生的含有较多杂散和时钟抖动的第二参考相位信号不会通过反馈回路反馈至上述参考相位产生电路，因此使得杂散和抖动不会在上述参考相位产生电路和时钟信号产生电路之间相互传递，因此降低了时钟抖动，提高了上述输出时钟信号的精度，提升了该锁相环电路的系统性能。此外，由于上述第一数字积分器替代了传统的压控振荡器，参考相位产生电路为纯数字电路实现，既保证了锁相环电路频率和相位跟踪性能，又降低了锁相环电路的功耗和面积。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。
图1为本申请实施例中一种终端设备的示意图。
图2为本申请实施例中一种锁相环电路的示意图。
图3为本申请实施例中第一数字积分器产生的阶梯锯齿波信号的波形图。
图4为本申请实施例中一种更为具体的锁相环电路的示意图。
图5(a)为本申请实施例中另一种更为具体的锁相环电路的示意图；
图5(b)为本申请实施例中又一种更为具体的锁相环电路的示意图。
图6为本申请实施例中一种光模块电路的示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请实施例以图1所示的一种终端设备100为例进行说明。该终端设备100可以为移动电话、便携式电脑、或平板电脑等。终端设备100可以包括应用处理器110(Application Processor，AP)、存储器120和基带处理器130等器件或电路。其中，应用处理器110用于接收并处理缓存在存储器120中的多媒体数据；基带130处理器用于处理射频信号，调制和解调，并对信道和信源进行编解码，以及处理信令。上述基带处理器130中可以包括射频收发器132，以及一个或多个锁相环电路200，其中射频收发器132用于将低频数字信号转换为射频信号，而锁相环电路200用于通过参考相位信号产生高频载波，并输出至射频收发器132。同样的，射频收发器132还用于接收射频信号，根据锁相环电路200提供的载波信号，将上述射频信号转换为低频数字信号。
如图2所示的为根据本申请提供的锁相环电路200的一种具体的实施方式。锁相环电路200包括参考相位产生电路210和时钟信号产生电路220。参考相位产生电路210用于接收第一参考相位信号Vref1，并根据Vref1产生第二参考相位信号Vref2；时钟信号产生电路220用于接收上述第二参考相位信号Vref2，并根据Vref2产生输出时钟信号Vcout。上述第一参考相位信号Vref1和第二参考相位信号Vref2的相位差为0，且输出时钟信号Vcout与第二参考相位信号Vref2的相位差也为0。其中第一参考相位信号Vref1根据锁相环电路200的跟踪时钟(下文中也称为第二工作时钟)来确定，也可以通过超高精度的参考时钟来确定。
具体来说，参考相位产生电路210包括第一鉴相器212、第一环路滤波器214、第一数字积分器216和第一反馈电路218。其中，第一鉴相器212用于将接收的第一参考相位信号Vref1和第一反馈相位信号Vfb1进行比较，并将得到的第一比较结果Vcomp1输出至第一环路滤波器214。第一环路滤波器214用于对第一比较结果Vcomp1进行低通滤波，并将滤波后的第一比较结果Vcomp1输出至第一数字积分器216。第一数字积分器216用于根据上述滤波后的第一比较结果Vcomp1产生第二参考相位信号Vref2。第一反馈电路218用于将第一数字积分器216产生的第二参考相位信号Vref2反馈至第一鉴相器212。其中，参考相位产生电路210的第一目标频率ft1和时钟信号产生电路220的第二目标频率ft2相等。上述第一目标频率ft1可以通过上述参考相位产生电路210接收的第一参考相位信号Vref1确定，第二目标频率ft2可以通过上述时钟信号产生电路220接收的第二参考相位信号Vref2确定。此外，第一参考相位信号Vref1、第二参考相位信号Vref2和输出时钟信号Vcout的相位均对齐，且参考相位产生电路210和时钟信号产生电路220的目标频率相等，因此参考相位产生电路210和时钟信号产生电路220的频率和相位同步。
由于参考相位产生电路210的第一反馈电路218仅仅将第一数字积分器216产生的参考相位信号反馈至第一鉴相器212，而输出时钟产生电路220产生的含有较多杂散和时钟抖动的第二参考相位信号Vref2不会反馈至参考相位产生电路210，使得杂散和抖动不会在参考相位产生电路210和时钟信号产生电路220之间相互传递，因此降低了时钟抖动，提高了输出时钟信号Vcout的精度，提升了锁相环电路200的系统性能。此外，由于上述第一数字积分器216替代了传统的压控振荡器，参考相位产生电路210为纯数字电路实现，一方面能够保证锁相环电路200频率和相位跟踪性能；另一方面，相对于模拟电路实现第一数字积分器216的功能，锁相环电路200的功耗更低，面积更小。
在一种实施方式中，第一鉴相器212可以为减法器，或比较器，以实现对两个参考相位信号的相位比较。第一环路滤波器214用于过滤第一鉴相器212输出的第一比较结果Vcomp1中远离中心频率的杂散信号。在一种实施方式中，第一环路滤波器214可以为PI LPF(Proportional-Integral Loop Filter，比例积分型环路滤波器)；在另一种实施方式中，第一环路滤波器214可以采用比例积分滤波器实现。上述第一反馈电路218可以包括插值电路，也可以包括寄存器等，本申请中不做限制。
第一数字积分器216用于产生第二参考相位信号Vref2，该第二参考相位信号Vref2可以为高频周期信号。在一种实施方式中第二参考相位信号Vref2为高频阶梯锯齿波信号。第二参考相位信号Vref2也可以为高频方波信号、高频正弦波信号等其他周期信号。以高频阶梯锯齿波信号为例说明第一数字积分器216的基本原理。
滤波后的第一比较结果Vcomp1作为第一频率控制字(Frequency Control Word，FCW)FCW1来控制上述第二参考相位信号Vref2在一个时钟周期内的相位变化量。如图3所示的是第一数字积分器216根据时钟信号和滤波后的第一比较结果Vcomp1产生的阶梯锯齿波信号，横轴t为时间，纵轴p为相位，其中滤波后的第一比较结果Vcomp1作为第一频率控制字FCW1来控制上述阶梯锯齿波信号。具体来说，阶梯锯齿波信号通过对周期性的锯齿波信号按照一定频率进行下采样得到，其中下采样的频率为驱动第一数字积分器216的第一工作时钟CLK1的频率fclk1。在一种实施方式中，第一数字积分器216可以通过位宽有限的数字累加器来实现，当累加值超过位宽的表达范围后，则累加值被重置，以形成特定频率的锯齿波。在如图3所示的阶梯锯齿波信号中，每个阶梯锯齿波信号周期包括16个“阶梯”，其中每个“阶梯”的持续时间与上述第一工作时钟CLK1的频率的倒数，即1/fclk1，也就是说第一数字积分器216每一次下采样得到一个“阶梯”。当上述第一数字积分器216通过数字累加器实现时，该数字累加器可以为位宽为5的累加器，使得一个周期内的阶梯锯齿波信号在达到16个之后下降到0，上述“阶梯”的个数即通过第一频率控制字FCW1进行控制。
如图4所示的为根据本申请提供的锁相环电路200的一种更为具体的实施方式。其中，参考相位产生电路210还包括第二数字积分器211和低通滤波器213。第二数字积分器211用于根据第二频率控制字FCW2产生上述第一参考相位信号Vref1，其中第二频率控制字FCW2用于控制上述第一参考相位信号Vref1在一个时钟周期内的相位变化量。第二数字积分器211与第一数字积分器216的工作原理类似，此处不再赘述。需要注意的是，上述第二频率控制字FCW2可以为设置于第二数字积分器211内部的寄存器中提供的频率控制字，也可以为从锁相环电路200外部输入至第二数字积分器211的频率控制字，本申请不对此做限定。低通滤波器213用于对接收的第一鉴相器212输出的第一比较结果Vcomp1进行低通滤波，并将滤波后的结果输出至第一环路滤波器214。低通滤波器213可以通过一级或多级的无限冲激响应滤波器(Infinite Impulse Response filter，IIR)实现，例如通过2级级联的IIR实现。
参考相位产生电路210的第一目标频率ft1可以通过参考相位产生电路210接收的第一参考相位信号Vref1确定，而时钟信号产生电路220第二目标频率ft2可以通过时钟信号产生电路220接收的第二参考相位信号Vref2确定。具体来说，第一目标频率ft1＝fclk2×FCW2，第二目标频率ft2＝fclk1×FCW1，其中fclk2为输入至第二数字积分器211的第二工作时钟CLK2(即跟踪时钟)的频率，FCW2为控制第二数字积分器211的第二频率控制字；fclk1为输入至第一数字积分器216的第一工作时钟CLK1的频率，FCW1为控制第一数字积分器216的第一频率控制字。上述第二工作时钟CLK2不仅用于驱动第二数字积分器211，还用于驱动第一鉴相器212、低通滤波器213和环路滤波器214；上述第一工作时钟CLK1用于驱动第一数字积分器216。通过控制第一频率控制字FCW1和第二频率控制字FCW2的大小，使得参考相位产生电路210对应的第一目标频率ft1和时钟信号产生电路220对应的第二目标频率ft2相等。需要注意的是，上述目标频率也可以称作目标合成频率，或合成频率。
如图4所示的锁相环电路200中，时钟信号产生电路220包括第二鉴相器222、第二环路滤波器224、压控振荡器226和第二反馈电路228。其中，第二鉴相器222用于接收第二参考相位信号Vref2和第二反馈电路228产生的第二反馈相位信号Vfb2，将上述第二参考相位信号Vref2和第二反馈相位信号Vfb2相减，并将得到的相位差Vcomp2输出至第二环路滤波器224。在一种实施方式中，第二鉴相器222可以为减法器或比较器。第二环路滤波器224用于对接收的第二比较结果Vcomp2进行低通滤波，并输出滤波后的第二比较结果Vcomp2至压控振荡器226。压控振荡器226用于接收滤波后的第二比较结果Vcomp2，并根据滤波后的第二比较结果Vcomp2产生输出时钟信号Vcout。在一种实施方式中，压控振荡器226可以包括SDM(sigma-delta modulator，Sigma-delta调制器)电路和DCO(Digitally Controlled Oscillator，数控振荡器)电路。其中，SDM电路用于细化DCO电路的控制刻度，对DCO电路进行比例积分的控制；DCO电路用于在所述SDM电路的控制下，产生高频周期信号，例如高频方波或高频正弦波。在一种实施方式中，所述DCO电路可以为数控LC(电容电感)振荡器，也可以为数控RC(电阻电容)振荡器。
第二反馈电路228用于将压控振荡器226产生的输出时钟信号Vcout转换为第二反馈相位信号Vfb2，并将该第二反馈相位信号Vfb2输出至第二鉴相器222。具体来说，反馈电路包括分频器2281、计数器2282、TDC(Time to Digital Converter，时间数字转换器)电路2283、除法器2284和加法器2285。分频器2281用于将将压控振荡器226产生的输出时钟信号Vcout进行分频，以得到低频信号。计数器2282用于计算分频后的上述输出时钟信号Vcout具有多少个整数时钟周期，即计算输出时钟信号Vcout的相位中的整数部分。TDC电路2283用于将分频后的输出时钟信号Vcout转换为相应的数字信号，即，将输出时钟信号Vcout中的非整数部分转换为数字信号。加法器2285用于将计数器2282输出的第二反馈相位信号Vfb2的整数部分和TDC电路2283输出的第二反馈相位信号Vfb2的非整数部分相加，得到完整的反馈相位信号，即第二反馈相位信号Vfb2，并输出至第二鉴相器222。此外，除法器2284用于将分频后的输出时钟信号Vcout做除法计算，并将计算结果输出至上述SDM电路中。第二反馈电路228中的分频器2281、计数器2282、TDC电路2283和除法器2284通常为模拟电路，在反馈输出时钟信号Vcout时会产生相位噪声。由于该相位噪声仅通过第二反馈电路228传递到第二鉴相器222，而不会传递到参考相位产生电路210中的数字电路中，因此降低了锁相环电路200的时钟抖动，减少了杂散。
在所述锁相环电路200从不稳定到稳定的过程中，第二反馈电路228将压控振荡器226产生的频率较高的输出时钟信号Vcout反馈给第二鉴相器222，同时该第二鉴相器222计算相位差，随着输出时钟信号Vcout和第二参考相位信号Vref2的相位逐渐对齐，第二鉴相器222计算的相位差逐渐变小并趋近于0。当输出时钟信号Vcout和第二参考相位信号Vref2的相位差为0时，第二鉴相器222计算的相位差为0，此时锁相环电路200锁定，电路处于稳定的状态。
在一种实施方式中，参考相位产生电路210还可以包括插值电路，使得第一鉴相器212可以在同一时钟域对第一参考相位信号Vref1和第一反馈相位信号Vfb1进行比较。上述差值电路可以为线性插值电路，或其他类型的插值电路。例如，通过乘法器、除法器和两个加法器来实现上述线性插值电路。图5(a)为根据本申请提供的参考相位产生电路210的另一种更为具体的实施方式，该参考相位产生电路210还包括第一插值电路215，用于将第二数字积分器211产生的第一参考相位信号Vref1的频率与第二参考相位信号Vref2的频率同步，并将同步后的第一参考相位信号Vref1输出至第一鉴相器212。由于第一反馈电路218反馈给第一鉴相器212的第二参考相位信号Vref2为高频信号，而第二数字积分器211产生的第一参考相位信号Vref1为低频信号，因此需要所述第一插值电路215将低频的第一参考相位信号Vref1同步至高频的时钟域，使得上述两个参考相位信号能够在同一时钟域进行比较，且该时钟域为高频时钟域。
如图5(b)为根据本申请提供的参考相位产生电路210的又一种更为具体的实施方式，该参考相位产生电路210还包括第二插值电路217和第三插值电路219。第二插值电路217用于将第一环路滤波器214产生的滤波后的第一比较结果Vcomp1的频率与第二参考相位信号Vref2的频率同步，并将同步后的经过滤波的第一比较结果Vcomp1输出至第一数字积分器216。第三插值电路219用于将第一数字积分器216产生的第二参考相位信号Vref2与第一参考相位信号Vref1的频率同步，并将同步后的结果输出至第一鉴相器212。由于第二插值电路217和第三插值电路219分别将上述信号的频率同步，使得第一鉴相器212能够在低频时钟域进行信号相位的比较，进一步地降低了锁相环电路200的功耗，节省了硬件面积。
本申请实施例所提供的锁相环电路200可以独立地设置于ASIC(Application-Specific Integrated Circuit，专用集成电路)中，也可以与其他电路/模块/单元共同设置于ASIC中。
如图6所示的是根据本申请提供的一种光模块电路600的示意图，该光模块电路可以用于家庭用光纤通信设备中的光调制解调器，及基站中的光收发机等。光模块电路包括数字逻辑处理电路610、时钟合成电路620、驱动电路630、激光器640、多路复用器650、分路器660、时钟恢复电路670和感光器680。其中，数字逻辑处理电路610用于接收和产生数字信号，并对数字信号进行处理。时钟合成电路620，又称频率合成器，用于提供发射时钟给多路复用器650。多路复用器650用于将多路低速信号组合成一路可以在高速信道中传输的信号。驱动电路630用于驱动激光器640，该激光器640可以通过例如激光二极管(Laserdiode，LD)等将电信号转换为光信号并发射。感光器680用于接收并转换光信号，例如通过光电二极管(photo diode，PD)实现光信号至电信号的转换。经过转换后的电信号经过时钟恢复电路670，该时钟恢复电路670用于产生与发送端频率和相位相同的恢复时钟，并利用该恢复时钟对接收的数据进行采样，以恢复发送端发送的数据，从而实现收发端之间的码元同步。分路器660用于将上述在高速信道传输的恢复数据转换成多个低速信道的数据，并且转发给对应的低速信道。数字逻辑处理电路610将上述数据进行进一步的处理。
在上述光模块电路600中，上述时钟合成电路620和上述时钟恢复电路均可以包括本申请实施例提供的锁相环电路200。在一种实施方式中，光模块电路600可以被设置于一个ASIC中，或者被封装于一个半导体封装中。在另一种实施方式中，光模块电路600包括的上述电路/单元/模块的部分被设置于一个ASIC中，或者被封装于一个半导体封装中，该ASIC/半导体封装设置于PCB(Printed Circuit Board，印制电路板)上；另一部分以分离器件的形式设置于PCB，并与上述ASICC/半导体封装形成电学耦合。
在本申请所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述电路的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个电路或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或电路的间接耦合或通信连接，可以是电性，机械或其它的形式。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (8)
1.一种锁相环电路，用于产生输出时钟信号，包括参考相位产生电路和时钟信号产生电路，其中：
所述参考相位产生电路包括：第一鉴相器、第一环路滤波器、第一数字积分器和第一反馈电路，其中：
所述第一鉴相器用于接收第一参考相位信号和第一反馈相位信号，将所述第一参考相位信号和所述第一反馈相位信号的相位进行比较，并将比较的结果作为第一比较结果输出至所述第一环路滤波器；
所述第一环路滤波器用于对接收的所述第一比较结果进行低通滤波，并将低通滤波后的所述第一比较结果输出至所述第一数字积分器；
所述第一数字积分器用于根据所述滤波后的第一比较结果产生第二参考相位信号；
所述第一反馈电路用于接收所述第二参考相位信号，并作为所述第一反馈相位信号输出至所述第一鉴相器；
所述时钟信号产生电路用于接收所述第二参考相位信号，并根据所述第二参考相位信号产生所述输出时钟信号；
其中，所述参考相位产生电路的目标频率和所述时钟信号产生电路的目标频率相等，所述第一参考相位信号和所述第二参考相位信号的相位差为0，所述第二参考相位信号和所述输出时钟信号的相位差为0。
2.如权利要求1所述的锁相环电路，其特征在于，所述第一数字积分器用于根据第一频率控制字控制所述第二参考相位信号在一个时钟周期内的相位变化量，所述第一频率控制字为所述滤波后的第一比较结果。
3.如权利要求1或2所述的锁相环电路，其特征在于，所述参考相位产生电路还包括第二数字积分器，所述第二数字积分器用于根据第二频率控制字产生所述第一参考相位信号，所述第二频率控制字用于控制所述第一参考相位信号在一个时钟周期内的相位变化量。
4.如权利要求1或2所述的锁相环电路，其特征在于，所述参考相位产生电路还包括第一插值电路，所述第一插值电路用于将所述第一参考相位信号的频率与所述第二参考相位信号的频率同步，并将同步后的所述第一参考相位信号输出至所述第一鉴相器。
5.如权利要求1或2所述的锁相环电路，其特征在于，所述参考相位产生电路还包括第二插值电路和第三插值电路，其中：
所述第二插值电路用于将所述第一环路滤波器产生的所述滤波后的第一比较结果的频率与所述第二参考相位信号的频率同步，并将同步后的所述滤波后的第一比较结果输出至所述第一数字积分器；
所述第一反馈电路包括所述第三插值电路，所述第三插值电路用于将所述第一数字积分器产生的所述第二参考相位信号的频率与所述第一参考相位信号的频率同步，并将同步后的所述第二参考相位信号反馈至所述第一鉴相器。
6.如权利要求1或2所述的锁相环电路，其特征在于，所述时钟信号产生电路包括第二鉴相器、第二环路滤波器、压控振荡器和第二反馈电路，其中：
所述第二鉴相器用于接收所述第二参考相位信号和第二反馈相位信号，将所述第二参考相位信号和所述第二反馈相位信号相减，并将得到的相位差输出至所述第二环路滤波器；
所述第二环路滤波器用于接收所述相位差，对所述相位差进行低通滤波，并输出滤波后的所述相位差至压控振荡器；
所述压控振荡器用于接收所述滤波后的相位差，并根据所述滤波后的相位差产生输出时钟信号；
所述第二反馈电路用于将所述压控振荡器产生的所述输出时钟信号转换为所述第二反馈相位信号，并将所述第二反馈相位信号输出至所述第二鉴相器。
7.一种基带处理器，所述基带处理器包括射频收发器和锁相环电路，所述射频收发器用于将低频数字信号转换为射频信号，所述锁相环电路用于向所述射频收发器提供高频载波，其中所述锁相环电路为如权利要求1-6中任意一项所述的锁相环电路。
8.一种光模块，用于发射和接收光信号，所述光模块包括时钟合成电路、多路复用器和激光器，所述时钟合成电路用于向所述多路复用器提供发射时钟，所述多路复用器用于将多路信号组合成一路信号，所述激光器用于将所述一路信号转换成光信号并发射，其中所述时钟合成电路包括如权利要求1-6中任意一项所述的锁相环电路。
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