CN108880539B - 时钟信号调整方法及装置、视频监控系统 - Google Patents
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Abstract
本申请公开了一种时钟信号调整方法及装置、视频监控系统，属于电子技术领域。时钟信号调整装置包括FPGA，FPGA包括：处理单元和相位插值器PI，处理单元与PI相连接，处理单元用于对绑定数据进行分离得到视频数据和用于描述第一时钟信号的第一时钟数据；PI用于获取第二时钟信号；处理单元还用于根据恢复倍数对第一时钟数据进行恢复处理，得到与第一时钟信号相关的第三时钟信号；处理单元还用于根据第三时钟信号和恢复倍数，控制PI对第二时钟信号进行调整。本申请解决了时钟信号的成本较高的问题，减少了时钟信号调整的成本，本申请用于时钟信号的调整。
Description
技术领域
本申请涉及电子技术领域，特别涉及一种时钟信号调整方法及装置、视频监控系统。
背景技术
在视频采集领域中，如视频监控领域中，通常使用视频监控系统采集和播放视频。示例的，视频监控系统可以包括：依次连接的采集端、发送端、接收端和播放端。采集端可以将采集到的视频通过发送端和接收端传输至播放端，进行视频的播放。示例的，发送端和接收端均可以包括现场可编程逻辑门阵列(英文：Field－Programmable Gate Array；简称：FPGA)。
相关技术中，发送端在接收到采集端采集到的视频后，可以从接收到的视频中提取出：视频数据和第一时钟信号，并将视频数据以及用于描述第一时钟信号的第一时钟数据绑定得到绑定数据，然后将绑定数据发送至接收端。接收端在接收到绑定数据后，可以对绑定数据进行分离得到第一时钟数据和视频数据，并根据第一时钟数据得到第一时钟信号。然后，接收端可以通过接收端外的电压控制晶体振荡器(英文：Voltage ControlledXtal Oscillator；简称：VCXO)根据第一时钟信号对接收端本地的第二时钟信号进行调整，使得调整后的第二时钟信号的频率与第一时钟信号的频率同步。之后，接收端就可以根据调整后的第二时钟信号向播放端输出该视频数据，以便于播放端根据该视频数据播放视频。
由于相关技术中，接收端需要通过VCXO才能实现对第二时钟信号的调整，且VCXO的成本较高，因此，相关技术中调整时钟信号的成本较高。
发明内容
为了解决调整时钟信号的成本较高的问题，本申请提供了一种时钟信号调整方法及装置、视频监控系统。所述技术方案如下：
第一方面，提供了一种时钟信号调整装置，所述时钟信号调整装置包括现场可编程逻辑门阵列FPGA，所述FPGA包括：处理单元和高速串行收发器SERDES，所述SERDES包括相位插值器PI，所述处理单元与所述PI相连接，
所述处理单元用于对绑定数据进行分离得到视频数据和用于描述第一时钟信号的第一时钟数据；
所述PI用于获取第二时钟信号；
所述处理单元还用于根据恢复倍数对所述第一时钟数据进行恢复处理，得到与所述第一时钟信号相关的第三时钟信号，所述第一时钟信号的频率为所述第三时钟信号的频率的x倍，所述x为所述恢复倍数，所述x＞1；
所述处理单元还用于根据所述第三时钟信号和所述恢复倍数，控制所述PI对所述第二时钟信号进行调整，使得所述PI上的第二时钟信号变为：与所述第一时钟信号频率同步的同步时钟信号。
可选的，所述处理单元包括：依次连接的解复合DEMUX模块、低频时钟恢复LCR模块以及动态相位插值控制DCPI模块，
所述DEMUX模块用于对所述绑定数据进行分离得到所述视频数据和所述第一时钟数据；所述LCR模块用于所述处理单元根据恢复倍数对所述第一时钟数据进行恢复处理，得到所述第三时钟信号；所述DCPI模块用于所述处理单元根据所述第三时钟信号和所述恢复倍数，控制所述PI对所述第二时钟信号进行调整。
可选的，所述处理单元还包括：先入先出队列FIFO模块，所述FIFO模块分别与所述DEMUX模块以及所述DCPI模块相连接，
所述DEMUX模块还用于将所述视频数据缓存在所述FIFO模块中；
所述FIFO模块用于向所述DCPI模块发送所述FIFO模块的当前占用容量；
所述DCPI模块还用于根据所述当前占用容量、预设高容量和预设低容量的大小，控制所述PI改变对第二时钟信号的调整速度，其中，在所述当前占用容量大于所述预设高容量时，所述DCPI模块控制所述PI加快对所述第二时钟信号的调整速度，在所述当前占用容量小于所述预设高容量时，所述DCPI模块控制所述PI减慢对所述第二时钟信号的调整速度。
可选的，所述DCPI模块包括：第一除法子模块、第二除法子模块和调制子模块，所述第一除法子模块和所述第二除法子模块均与所述调制子模块相连接，所述LCR模块与所述第一除法子模块相连接，所述PI分别与所述第二除法子模块和所述调制子模块相连接，
所述LCR模块还用于向所述第一除法子模块输出第三时钟信号；
所述第一除法子模块用于对所述第三时钟信号进行第一除法分频处理得到第一信号，并将所述第一信号输入所述调制子模块；
所述PI还用于向所述第二除法子模块输出所述第二时钟信号；
所述第二除法子模块用于对所述第二时钟信号进行第二除法分频处理得到第二信号，并将所述第二信号输入所述调制子模块，所述第三时钟信号的频率为所述第一信号的频率的m倍，所述第二时钟信号的频率为所述第二信号的频率的n倍，则n＝m*x；
所述调制子模块用于根据所述第一信号与所述第二信号的初始频率差，确定用于指示目标频率差的调制信号，并向所述PI输入所述调制信号，当所述初始频率差为零时，所述目标频率差为零，当所述初始频率差不为零时，所述目标频率差小于或等于所述初始频率差；
所述PI还用于在所述调制信号所指示的目标频率差不为零时，根据所述调制信号，将所述第二时钟信号的频率调整所述目标频率差，并向所述第二除法子模块输出调整后的第二时钟信号；
所述PI还用于在所述调制信号所指示的目标频率差为零时，停止对所述第二时钟信号的调整。
可选的，所述调制子模块包括：依次连接的鉴相器、二阶环路滤波器和调制器，所述第一除法子模块和所述第二除法子模块均与所述鉴相器相连接，所述调制器与所述PI相连接，
所述第一除法子模块用于将所述第一信号输入所述鉴相器；
所述第二除法子模块用于将所述第二信号输入所述鉴相器；
所述鉴相器用于确定用于指示所述第一信号与所述第二信号的初始频率差的差值信号，并将所述差值信号输入所述二阶环路滤波器；
所述二阶环路滤波器用于将所述差值信号转变为压控信号，并将所述压控信号输入所述调制器；
所述调制器用于根据所述压控信号确定所述调制信号，并向所述PI输入所述调制信号。
可选的，所述第一时钟信号的频率为所述第三时钟信号的频率的10倍。
可选的，所述DCPI模块还包括：比较子模块，所述比较子模块分别与所述FIFO模块以及所述调制器相连接，
所述FIFO模块用于向所述比较子模块发送所述FIFO模块的当前占用容量；
所述比较子模块用于比较所述当前占用容量、预设高容量和预设低容量的大小；
所述比较子模块还用于在所述当前占用容量大于所述预设高容量时，控制所述调制器增大所述目标频率差；
所述比较子模块还用于在所述当前占用容量小于所述预设低容量时，控制所述调制器减小所述目标频率差。
可选的，所述SERDES还包括：并行输入串行输出PISO模块，所述PISO模块分别与所述PI和所述FIFO模块相连接，所述FIFO模块还与所述PI相连接，
所述PI还用于分别向所述FIFO模块和所述PISO模块发送所述同步时钟信号；
所述FIFO模块还用于根据所述同步时钟信号向所述PISO模块发送所述视频数据；
所述PISO模块用于根据所述同步时钟信号，输出所述视频数据。
第二方面，提供了一种时钟信号调整方法，用于现场可编程逻辑门阵列FPGA，所述方法包括：
对绑定数据进行分离得到视频数据和用于描述第一时钟信号的第一时钟数据；
获取第二时钟信号；
根据恢复倍数对所述第一时钟数据进行恢复处理，得到与所述第一时钟信号相关的第三时钟信号，所述第一时钟信号的频率为所述第三时钟信号的频率的x倍，所述x为所述恢复倍数，所述x＞1；
根据所述第三时钟信号和所述恢复倍数，对所述第二时钟信号进行调整，使得所述第二时钟信号变为：与所述第一时钟信号频率同步的同步时钟信号。
可选的，所述FPGA包括：相位插值器PI，所述根据所述第三时钟信号和所述恢复倍数，对所述第二时钟信号进行调整，包括：
根据所述第三时钟信号和所述恢复倍数，控制所述PI对所述第二时钟信号进行调整。
可选的，所述FPGA还包括：先入先出队列FIFO模块，在所述对所述绑定数据进行分离得到视频数据和用于描述第一时钟信号的第一时钟数据之后，所述方法还包括：
将所述视频数据缓存在所述FIFO模块中；
根据所述FIFO模块的当前占用容量、预设高容量和预设低容量的大小，控制所述PI改变对第二时钟信号的调整速度，其中，在所述当前占用容量大于所述预设高容量时，控制所述PI加快对所述第二时钟信号的调整速度，在所述当前占用容量小于所述预设高容量时，控制所述PI减慢对所述第二时钟信号的调整速度。
可选的，所述根据所述第三时钟信号和所述恢复倍数，对所述第二时钟信号进行调整，包括：
对所述第三时钟信号进行第一除法分频处理得到第一信号；
对所述第二时钟信号进行第二除法分频处理得到第二信号，所述第三时钟信号的频率为所述第一信号的频率的m倍，所述第二时钟信号的频率为所述第二信号的频率的n倍，则n＝m*x；
根据所述第一信号与所述第二信号的初始频率差，确定用于指示目标频率差的调制信号，并向所述PI输入所述调制信号，当所述初始频率差为零时，所述目标频率差为零，当所述初始频率差不为零时，所述目标频率差小于或等于所述初始频率差；
在所述调制信号所指示的目标频率差不为零时，所述PI根据所述调制信号，将所述第二时钟信号的频率调整所述目标频率差；
在所述调制信号所指示的目标频率差为零时，所述PI停止对所述第二时钟信号的调整。
可选的，所述根据所述第一信号与所述第二信号的初始频率差，确定用于指示目标频率差的调制信号，包括：
确定用于指示所述第一信号与所述第二信号的初始频率差的差值信号；
将所述差值信号转变为压控信号；
根据所述压控信号确定所述调制信号。
可选的，所述第一时钟信号的频率为所述第三时钟信号的频率的10倍。
可选的，所述根据所述FIFO模块的当前占用容量、预设高容量和预设低容量的大小，控制所述PI改变对第二时钟信号的调整速度，包括：
比较所述当前占用容量、预设高容量和预设低容量的大小；
在所述当前占用容量大于所述预设高容量时，增大所述目标频率差；
在所述当前占用容量小于所述预设低容量时，减小所述目标频率差。
可选的，所述FPGA还包括：并行输入串行输出PISO模块，在所述根据所述第三时钟信号和所述恢复倍数，控制所述PI对所述第二时钟信号进行调整之后，所述方法还包括：
所述PI分别向所述FIFO模块和所述PISO模块发送所述同步时钟信号；
所述FIFO模块根据所述同步时钟信号向所述PISO模块发送所述视频数据；
所述PISO模块根据所述同步时钟信号，输出所述视频数据。
第三方面，提供了一种视频监控系统，所述视频监控系统包括：依次连接的采集端、发送端、接收端和播放端，所述接收端为第一方面所述的时钟信号调整装置。
本申请提供的技术方案带来的有益效果是：
由于时钟信号调整装置包括FPGA，FPGA包括处理单元和SERDES，且处理单元能够控制SERDES中的PI对第二时钟信号进行调整，得到与第一时钟信号频率同步的同步时钟信号。也即是，在实现对时钟信号调整的过程中，无需在FPGA外特别增加VCXO，就可以实现对第二时钟信号的调整，因此，减少了时钟信号调整的成本。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1-1为本发明实施例提供的一种视频监控系统的结构示意图；
图1-2为本发明实施例提供的一种绑定数据的示意图；
图2为本发明实施例提供的一种时钟信号调整装置的结构示意图；
图3为本发明实施例提供的另一种时钟信号调整装置的结构示意图；
图4为本发明实施例提供的一种DCPI模块的结构示意图；
图5为相关技术提供的一种时钟信号调整装置的结构示意图；
图6为本发明实施例提供的一种时钟信号调整方法的方法流程图；
图7为本发明实施例提供的另一种时钟信号调整方法的方法流程图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
图1-1为本发明实施例提供的一种视频监控系统的结构示意图，如图1-1所示，视频监控系统0可以包括：依次连接的采集端01、发送端02、接收端03和播放端04。采集端01可以为摄像头或者其他能够采集视频的模块，采集端01可以将采集到的视频通过发送端02和接收端03传输至播放端04，以便于播放端04对接收到的视频进行播放。
示例的，采集端01在将采集到的视频传输至发送端02后，发送端02可以从该视频中提取第一时钟信号和视频数据，并根据该第一时钟信号得到用于描述第一时钟信号的第一时钟数据。发送端02还可以将第一时钟数据和视频数据进行绑定，得到绑定数据。示例的，如图1-2所示，该绑定数据可以包括第一时钟数据W1和视频数据W2。可选的，为了减小绑定数据中第一时钟数据所占的比例，在从视频中提取第一时钟信号时，可以按照行或者场采集第一时钟信号。
可选的，在该视频监控系统0可以包括至少一个采集端01和至少一个播放端04，当视频监控系统0包括多个采集端01时，每个采集端01采集到的视频均可以发送至发送端02，发送端02可以对每个采集端01发送的视频分别进行提取处理，得到多个绑定数据，并通过多路复合(英文：MUX)模块将该多个绑定数据发送至接收端。接收端在接收到多个绑定数据后，可以根据该多个绑定数据得到多个视频数据，并将该多个视频数据分别输出至至少一个播放端04。
进一步的，发送端02可以与接收端03通过有线网络或者无线网络连接，其中，有线网络可以包括但不限于：光纤，无线网络可以包括但不限于：无线保真(英文：WirelessFidelity；简称：WIFI)、蓝牙、红外、紫蜂(英文：Zigbee)、数据等。
图2为本发明实施例提供的一种时钟信号调整装置的结构示意图，图1-1中的接收端可以包括图2所示的时钟信号调整装置。如图2所示，该时钟信号调整装置可以包括：FPGA，FPGA可以包括：处理单元10和高速串行收发器(英文：SERializer/DESerializer；简称：SERDES)11，SERDES 11包括相位插值器(英文：phase interpolator；简称：PI)110，处理单元10可以与PI 110相连接。
处理单元10用于对绑定数据进行分离得到视频数据和用于描述第一时钟信号的第一时钟数据；
PI 110用于获取第二时钟信号；
处理单元10还用于根据恢复倍数对第一时钟数据进行恢复处理，得到与第一时钟信号相关的第三时钟信号，第一时钟信号的频率为第三时钟信号的频率的x倍，x为恢复倍数，x＞1；
处理单元10还用于根据第三时钟信号和恢复倍数，控制PI 110对第二时钟信号进行调整，使得PI上的第二时钟信号变为：与第一时钟信号频率同步的同步时钟信号。
综上所述，由于本发明实施例提供的时钟信号调整装置中，FPGA包括处理单元和SERDES，且处理单元能够控制SERDES中的PI对第二时钟信号进行调整，得到与第一时钟信号频率同步的同步时钟信号。也即是，在实现对时钟信号调整的过程中，无需在FPGA外特别增加VCXO，就可以实现对第二时钟信号的调整，因此，减少了时钟信号调整的成本。
需要说明的是，如图2所示，FPGA可以与时钟源W相连接，时钟源能够生成第二时钟信号，PI可以获取时钟源W生成的该第二时钟信号。
由于第一时钟信号的频率为该恢复处理后得到的第三时钟信号的频率的x倍，且x小于1，使得第三时钟信号的频率可以小于第一时钟信号的频率，从而能够使得FPGA中的其他模块能够根据第三时钟信号对第二时钟信号进行调整。
图3为本发明实施例提供的另一种时钟信号调整装置的结构示意图，图1-1中的接收端可以包括图3所示的时钟信号调整装置。如图3所示，在图2的基础上，处理单元10可以包括：依次连接的解复合(英文：demultiplex；简称：DEMUX)模块101、低频时钟恢复(英文：Low frequency clock recovery；简称：LCR模块)模块102以及动态相位插值控制(英文：dynamic control phase interpolate；简称：DCPI模块)模块103。
DEMUX模块101用于对绑定数据进行分离得到视频数据和第一时钟数据；LCR模块102用于处理单元根据恢复倍数对第一时钟数据进行恢复处理，得到第三时钟信号；DCPI模块103用于处理单元根据第三时钟信号和恢复倍数，控制PI对第二时钟信号进行调整。
进一步的，处理单元10还可以包括：先入先出队列(英文：First Input FirstOutput；简称：FIFO)模块104，且FIFO模块104分别与DEMUX模块101以及DCPI模块103相连接。DEMUX模块101还用于将视频数据缓存在FIFO模块104中。示例的，DEMUX模块101向FIFO模块输入视频数据的速率可以为第一时钟信号的频率。
FIFO模块104用于向DCPI模块103发送FIFO模块104的当前占用容量；DCPI模块103还用于根据FIFO模块104的当前占用容量、预设高容量和预设低容量的大小，控制PI 110改变对第二时钟信号的调整速度；其中，在FIFO模块104的当前占用容量大于预设高容量时，DCPI模块103可以控制PI 110加快对第二时钟信号的调整速度，在FIFO模块104的当前占用容量小于预设高容量时，DCPI模块103可以控制PI 110减慢对第二时钟信号的调整速度。
示例的，图4为本发明实施例提供的一种DCPI模块的结构示意图，如图4所示，DCPI模块103可以包括：第一除法子模块1031、第二除法子模块1032和调制子模块1033，第一除法子模块1031和第二除法子模块1032均与调制子模块1033相连接，LCR模块102与第一除法子模块1031相连接，PI 110分别与第二除法子模块1032和调制子模块1033相连接。
LCR模块102还用于向第一除法子模块1031输出第三时钟信号。第一除法子模块1031用于对第三时钟信号进行第一除法分频处理得到第一信号，并将第一信号输入调制子模块1033；PI 110还用于向第二除法子模块1032输出第二时钟信号；第二除法子模块1032用于对第二时钟信号进行第二除法分频处理得到第二信号，并将第二信号输入调制子模块1033。示例的，若第三时钟信号的频率为第一信号的频率的m倍，第二时钟信号的频率为第二信号的频率的n倍，则n＝m*x。
也即是，假如第一时钟信号的频率为148.5兆赫兹，LCR模块在对第一时钟数据进行恢复所得到的第三时钟信号的频率为第一时钟信号的频率的十分之一，第三时钟信号为14.85兆赫兹(或者其他与27兆赫兹相关的频率)，且第一除法子模块对第三时钟信号进行第一除法分频处理后得到的第一信号的频率与第三时钟信号的频率相同，均为14.85兆赫兹。则整个过程相当于LCR模块和第一除法子模块共同对第一时钟信号降频至十分之一，第一时钟信号的频率时第一信号的频率的十倍。因此，在对第二时钟信号进行第二除法分频处理时，也可以将第二时钟信号降频至十分之一，假如第二时钟信号的频率为155兆赫兹，则处理后的第二信号的频率可以为15.5兆赫兹。也即是，m＝1，x等于10，n等于10。
调制子模块1033在接收到第一信号和第二信号后，调制子模块1033可以用于根据第一信号与第二信号的初始频率差，确定用于指示目标频率差的调制信号，并向PI 110输入调制信号。需要说明的是，该调制信号为PI 110能够识别的格式的信号。当初始频率差为零时(也即第一信号的频率等于第二信号的频率时)，目标频率差也为零，当初始频率差不为零时，目标频率差小于或等于初始频率差。
PI 110在接收到调制信号后，PI 110还可以判断调制信号所指示的目标频率差是否为零。在调制信号所指示的目标频率差不为零时，PI 110可以根据调制信号，将第二时钟信号的频率调整目标频率差。且PI 110在每次调整完毕第二时钟信号的频率后，还需要将调整后的第二时钟信号再次输入第二除法子模块1032，以便于第二除法子模块1032再次根据该PI 110模块发送的第二时钟信号得到第二信号，再次将第一信号与第二信号比较。示例的，若第二时钟信号的频率为155兆赫兹，该目标频率差为-5兆赫兹，则可以将该第二时钟信号的频率调整-5兆赫兹，使得调整后的第二时钟信号的频率为150兆赫兹。
PI 110还用于在调制信号所指示的目标频率差为零时，停止对第二时钟信号的调整。也即是，当第一信号的频率等于第二信号的频率时，初始频率差和目标频率差均为零，此时调制信号所指示的目标频率差也为零，PI 100可以确定此时已经对第二时钟信号调整完毕，此时PI 100上的第二时钟信号的频率与第一时钟信号的频率是同步的，可以停止对第二时钟信号的调整。
进一步的，请继续参考图4，调制子模块1033可以包括：依次连接的鉴相器(英文：Phase discriminator；简称：PD)10331、二阶环路滤波器10332和调制器10333，第一除法子模块1031和第二除法子模块1032均与鉴相器10331相连接，调制器10333与PI 110相连接。二阶环路滤波器可以为低通滤波器(英文：low pass filter；简称：LPF)。其中，二阶环路滤波器10332上可以设置有参数设置接口，用户可以通过该参数设置接口设置二阶环路滤波器的参数。
第一除法子模块1031可以用于将第一信号输入鉴相器10331；第二除法子模块1032可以用于将第二信号输入鉴相器10331；鉴相器10331可以用于确定用于指示第一信号与第二信号的初始频率差的差值信号，并将差值信号输入二阶环路滤波器10332；二阶环路滤波器10332用于将差值信号转变为压控信号，并将压控信号输入调制器10333；调制器10333用于根据压控信号确定调制信号，并向PI 110输入调制信号。
可选的，DCPI模块103还可以包括：比较子模块1034，比较子模块1034可以分别与FIFO模块104以及调制器10333相连接。FIFO模块104可以用于向比较子模块10333发送FIFO模块104的当前占用容量；比较子模块1034上可以预先存储有预设高容量和预设低容量，可选的，该预设高容量可以小于或等于FIFO模块的最高容量，该预设低容量可以大于或等于FIFO模块的最小容量。
比较子模块1034可以用于比较FIFO模块的当前占用容量、预设高容量和预设低容量的大小，并且在FIFO模块的当前占用容量大于预设高容量时，控制调制器10333增大目标频率差，增快调制器1033控制PI 100调整第二时钟信号的速度。比较子模块10333还用于在当前占用容量小于预设低容量时，控制调制器减小目标频率差，减慢调制器1033控制PI100调整第二时钟信号的速度。从而使得FIFO模块上缓存的视频数据的量总是保持在一定的范围内，以防止FIFO模块上存储的视频数据过多或过少，造成视频的卡顿。
请继续参考图3，该SERDES 11还可以包括：并行输入串行输出(英文：parallel-input serial-output；简称：PISO)模块111，PISO模块111分别与PI 110和FIFO模块104相连接，PI 110在对第二时钟信号调整完毕，得到同步时钟信号后，PI 110还可以用于分别向FIFO模块104和PISO模块104发送同步时钟信号；FIFO模块104还在接收到同步时钟信号后，可以用于根据同步时钟信号向PISO模块111发送视频数据；PISO模块111可以用于根据PI110发送的同步时钟信号，向播放端(图3中未示出)输出FIFO模块输入的视频数据。
可选的，图3中的SERDERS还可以包括锁相回路(英文：Phase Locked Loop；简称：PLL)112，PLL 112可以与时钟源W相连接，PI可以通过PLL获取时钟源W生成的第二时钟信号。
图5为相关技术提供的一种时钟信号调整装置的结构示意图，如图5所示，接收端包括FPGA，FPGA与接收端外的VCXO相连接。FPGA中的逻辑模块F在接收到绑定数据后，可以对绑定数据中的第一时钟数据进行还原，得到第一时钟信号，并将第一时钟信号发送至VCXO，VCXO可以与时钟源W相连接，该VCXO可以获取时钟源W生成的第二时钟信号，并根据该第一时钟信号对第二时钟信号进行调整，使得调整后的第二时钟信号的频率与第一时钟信号的频率同步。之后，VCXO将调整后的第二时钟信号发送至FPGA中的SERDES，再由SERDES将调整后的第二时钟信号发送至逻辑模块，使得逻辑模块可以根据该第二时钟信号向SERDES发送视频数据，进而使得SERDES按照调整后的第二时钟信号将接收到的视频数据传输至播放端。可选的，相关技术中还可以将VCXO更换为时钟清洁器(也称时钟cleaner)。
也即是相关技术中，接收端需要通过VCXO或时钟cleaner才能实现对第二时钟信号的调整，且VCXO或时钟cleaner的成本较高，因此，相关技术中调整时钟信号的成本较高。且VCXO或时钟cleaner的功耗均较高，单个VCXO或时钟cleaner会增加300毫瓦～500毫瓦的功耗。另外，由于在接收端外增加了VCXO或时钟cleaner，因此，增加了电路板布局布线的成本，且VCXO等外部器件是时钟走线，通常需要更多的布板面积和更多的布线限制。另外，在视频监控系统包括多个接收端时，每个接收端均需要设置一个VCXO或时钟cleaner，使得整个视频监控系统的结构较复杂，且进一步的增多的视频监控系统的成本。
而本发明实施例中，由于时钟信号调整装置无需外设VCXO或时钟cleaner就可以自动实现对第二时钟信号的调整，因此，本发明实施例提供的时钟信号调整装置的结构较简单，成本较低，且无需对FPGA进行重新布线设计即可实现。
综上所述，由于本发明实施例提供的时钟信号调整装置中，FPGA包括处理单元和SERDES，且处理单元能够控制SERDES中的PI对第二时钟信号进行调整，得到与第一时钟信号频率同步的同步时钟信号。也即是，在实现对时钟信号调整的过程中，无需在FPGA外特别增加VCXO，就可以实现对第二时钟信号的调整，因此，减少了时钟信号调整的成本。
图6为本发明实施例提供的一种时钟信号调整方法的方法流程图，该时钟信号调整方法可以用于图1-1中的接收端中的FPGA，如图6所示，该时钟信号调整方法可以包括：
步骤601、对绑定数据进行分离得到视频数据和用于描述第一时钟信号的第一时钟数据；
步骤602、获取第二时钟信号；
步骤603、根据恢复倍数对第一时钟数据进行恢复处理，得到与第一时钟信号相关的第三时钟信号，第一时钟信号的频率为第三时钟信号的频率的x倍，x为恢复倍数，x＞1；
步骤604、根据第三时钟信号和恢复倍数，对第二时钟信号进行调整，使得第二时钟信号变为：与第一时钟信号频率同步的同步时钟信号。
综上所述，由于本发明实施例提供的时钟信号调整方法用于FPGA，FPGA包括SERDES，SERDES包括PI，在进行时钟信号调整时，能够控制SERDES中的PI对第二时钟信号进行调整，得到与第一时钟信号频率同步的同步时钟信号。也即是，在实现对时钟信号调整的过程中，无需在FPGA外特别增加VCXO，就可以实现对第二时钟信号的调整，因此，减少了时钟信号调整的成本。
图7为本发明实施例提供的另一种时钟信号调整方法的方法流程图，该时钟信号调整方法可以用于图3所示的时钟信号调整装置中的FPGA，如图7所示，该时钟信号调整方法可以包括：
步骤701、对绑定数据进行分离得到视频数据和用于描述第一时钟信号的第一时钟数据。
示例的，该绑定数据可以是发送端发送给接收端的绑定数据，绑定数据的相关解释可以参考图1-1对应的实施例中对绑定数据的解释。请参考图3，FPGA中的DEMUX模块101可以与发送端相连接，在DEMUX模块101接收到该绑定数据后，可以对绑定数据进行分离，得到第一时钟数据和视频数据。
步骤702、将视频数据缓存在FIFO模块中。
请继续参考图3，FPGA还包括：FIFO模块104，在DEMUX模块101得到视频数据后，DEMUX模块101可以将分离出的视频数据缓存在FIFO模块中。示例的，DEMUX模块101可以向FIFO模块104输入视频数据的速率可以与第一时钟信号的频率相同。
步骤703、获取第二时钟信号。
图3中的SERDERS还可以包括PLL 112，PLL 112可以与时钟源W相连接，PI可以通过PLL获取时钟源W生成的第二时钟信号。且在PI获取第二时钟信号后，PI可以将获取到的第二时钟信号存储在PI上。
步骤704、根据恢复倍数对第一时钟数据进行恢复处理，得到与第一时钟信号相关的第三时钟信号，第一时钟信号的频率为第三时钟信号的频率的x倍，x为恢复倍数，x＞1。
DEMUX在分离得到第一时钟数据后，DEMUX可以将第一时钟数据输入图3中的LCR模块102，以便于LCR模块102对接收到的第一时钟数据进行恢复处理，得到第三时钟信号。需要说明的是，由于第一时钟信号的频率为该恢复处理后得到的第三时钟信号的频率的x倍，且x小于1，使得第三时钟信号的频率可以小于第一时钟信号的频率，从而能够使得FPGA中的其他模块能够根据第三时钟信号对第二时钟信号进行调整。
示例的，若第一时钟信号的频率为148.5兆赫兹，LCR模块在对第一时钟数据进行恢复所得到的第三时钟信号的频率可以为第一时钟信号的频率的十分之一，也即第三时钟信号为14.85兆赫兹(或者其他与27兆赫兹相关的频率)。
步骤705、根据第三时钟信号和恢复倍数，对第二时钟信号进行调整，使得第二时钟信号变为：与第一时钟信号频率同步的同步时钟信号。
请参考图4，LCR模块102在得到第三时钟信号后，LCR模块102还可以向第一除法子模块1031输出第三时钟信号，第一除法子模块1031可以对第三时钟信号进行第一除法分频处理得到第一信号，并将第一信号输入鉴相器10331。
PI 110可以向第二除法子模块1032输出第二时钟信号，第二除法子模块1032在接收到第二时钟信号后，可以对第二时钟信号进行第二除法分频处理得到第二信号，并将第二信号输入鉴相器10331。
示例的，第三时钟信号的频率为第一信号的频率的m倍，第二时钟信号的频率为第二信号的频率的n倍，则n＝m*x。也即是，假如第一时钟信号的频率为148.5兆赫兹，LCR模块在对第一时钟数据进行恢复所得到的第三时钟信号的频率为第一时钟信号的频率的十分之一，第三时钟信号为14.85兆赫兹(或者其他与27兆赫兹相关的频率)，且第一除法子模块对第三时钟信号进行第一除法分频处理后得到的第一信号的频率与第三时钟信号的频率相同，均为14.85兆赫兹。则整个过程相当于LCR模块和第一除法子模块共同对第一时钟信号降频至十分之一，第一时钟信号的频率时第一信号的频率的十倍。因此，在对第二时钟信号进行第二除法分频处理时，也可以将第二时钟信号降频至十分之一，假如第二时钟信号的频率为155兆赫兹，则处理后的第二信号的频率可以为15.5兆赫兹。也即是，m＝1，x等于10，n等于10。
鉴相器10331在接收到第一除法分频模块发送的第一信号和第二除法分频模块发送的第二信号后，鉴相器10331可以确定用于指示第一信号与第二信号的初始频率差的差值信号，并将差值信号输入二阶环路滤波器10332；二阶环路滤波器10332可以将输入的差值信号转变为压控信号，并将压控信号输入调制器10333，调制器10333可以根据压控信号确定调制信号，并向PI 110输入调制信号。需要说明的是，该调制信号为PI 110能够识别的格式的信号。当初始频率差为零时(也即第一信号的频率等于第二信号的频率时)，目标频率差也为零，当初始频率差不为零时，目标频率差可以小于或等于初始频率差。
PI 110在接收到调制信号后，PI 110还可以判断调制信号所指示的目标频率差是否为零。在调制信号所指示的目标频率差不为零时，PI 110可以根据调制信号，将第二时钟信号的频率调整目标频率差。且PI 110在每次调整完毕第二时钟信号的频率后，还需要将调整后的第二时钟信号再次输入第二除法子模块1032，以便于第二除法子模块1032再次根据该PI 110模块发送的第二时钟信号得到第二信号，再次将第一信号与第二信号比较。示例的，若第二时钟信号的频率为155兆赫兹，该目标频率差为-5兆赫兹，则可以将该第二时钟信号的频率调整-5兆赫兹，使得调整后的第二时钟信号的频率为150兆赫兹。
在调制信号所指示的目标频率差为零时，PI 110可以停止对第二时钟信号的调整。也即是，当第一信号的频率等于第二信号的频率时，初始频率差和目标频率差均为零，此时调制信号所指示的目标频率差也为零，PI 100可以确定此时已经对第二时钟信号调整完毕，此时PI 100上的第二时钟信号的频率与第一时钟信号的频率是同步的，可以停止对第二时钟信号的调整。
步骤706、根据FIFO模块的当前占用容量、预设高容量和预设低容量的大小，控制PI改变对第二时钟信号的调整速度。
在执行步骤705的过程中，图3中的FIFO模块104可以向图4中的比较子模块10333实时的或者每隔预设时间段发送FIFO模块104的当前占用容量；比较子模块1034上可以预先存储有预设高容量和预设低容量，可选的，该预设高容量可以小于或等于FIFO模块的最高容量，该预设低容量可以大于或等于FIFO模块的最小容量。
比较子模块1034在接收到FIFO模块104发送的当前占用容量后，可以比较FIFO模块的当前占用容量、预设高容量和预设低容量的大小，并且在FIFO模块的当前占用容量大于预设高容量时，控制调制器10333增大目标频率差，以增快调制器1033控制PI 100调整第二时钟信号的速度。在当前占用容量小于预设低容量时，比较子模块10333可以控制调制器减小目标频率差，以减慢调制器1033控制PI 100调整第二时钟信号的速度。从而使得FIFO模块上缓存的视频数据的量总是保持在一定的范围内，以防止FIFO模块上存储的视频数据过多或过少，造成视频的卡顿。
步骤707、根据同步时钟信号输出视频数据。
在将PI上存储的第二时钟信号调整为同步时钟信号后，图3中的PI 110可以分别向FIFO模块104和PISO模块111发送同步时钟信号。
FIFO模块104在接收到该同步时钟信号后，可以根据该同步时钟信号向PISO模块111发送视频数据，PISO模块111在接收到FIFO模块104发送的视频数据以及PI 110发送的同步时钟信号后，PISO模块111可以根据同步时钟信号，向播放端输出视频数据。
综上所述，由于本发明实施例提供的时钟信号调整方法用于FPGA，FPGA包括SERDES，SERDES包括PI，在进行时钟信号调整时，能够控制SERDES中的PI对第二时钟信号进行调整，得到与第一时钟信号频率同步的同步时钟信号。也即是，在实现对时钟信号调整的过程中，无需在FPGA外特别增加VCXO，就可以实现对第二时钟信号的调整，因此，减少了时钟信号调整的成本。
上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。
本发明实施例提供的时钟信号调整方法实施例和时钟信号调整装置实施例可以互相参考，本发明实施例对此不作限定。本发明实施例提供的方法实施例步骤的先后顺序能够进行适当调整，步骤也能够根据情况进行相应增减，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化的方法，都应涵盖在本发明的保护范围之内，因此不再赘述。
以上所述仅为本申请的可选实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (15)
1.一种时钟信号调整装置，其特征在于，所述时钟信号调整装置包括现场可编程逻辑门阵列FPGA，所述FPGA包括：处理单元和高速串行收发器SERDES，所述SERDES包括相位插值器PI，所述处理单元与所述PI相连接，
所述处理单元用于对绑定数据进行分离得到视频数据和用于描述第一时钟信号的第一时钟数据；
所述PI用于获取第二时钟信号；
所述处理单元还用于根据恢复倍数对所述第一时钟数据进行恢复处理，得到与所述第一时钟信号相关的第三时钟信号，所述第一时钟信号的频率为所述第三时钟信号的频率的x倍，所述x为所述恢复倍数，所述x＞1；
所述处理单元还用于根据所述第三时钟信号和所述恢复倍数，控制所述PI对所述第二时钟信号进行调整，使得所述PI上的第二时钟信号变为：与所述第一时钟信号频率同步的同步时钟信号。
2.根据权利要求1所述的时钟信号调整装置，其特征在于，所述处理单元包括：依次连接的解复合DEMUX模块、低频时钟恢复LCR模块以及动态相位插值控制DCPI模块，
所述DEMUX模块用于对所述绑定数据进行分离得到所述视频数据和所述第一时钟数据；所述LCR模块用于所述处理单元根据恢复倍数对所述第一时钟数据进行恢复处理，得到所述第三时钟信号；所述DCPI模块用于所述处理单元根据所述第三时钟信号和所述恢复倍数，控制所述PI对所述第二时钟信号进行调整。
3.根据权利要求2所述的时钟信号调整装置，其特征在于，所述处理单元还包括：先入先出队列FIFO模块，所述FIFO模块分别与所述DEMUX模块以及所述DCPI模块相连接，
所述DEMUX模块还用于将所述视频数据缓存在所述FIFO模块中；
所述FIFO模块用于向所述DCPI模块发送所述FIFO模块的当前占用容量；
所述DCPI模块还用于根据所述当前占用容量、预设高容量和预设低容量的大小，控制所述PI改变对第二时钟信号的调整速度，其中，在所述当前占用容量大于所述预设高容量时，所述DCPI模块控制所述PI加快对所述第二时钟信号的调整速度，在所述当前占用容量小于所述预设高容量时，所述DCPI模块控制所述PI减慢对所述第二时钟信号的调整速度。
4.根据权利要求3所述的时钟信号调整装置，其特征在于，所述DCPI模块包括：第一除法子模块、第二除法子模块和调制子模块，所述第一除法子模块和所述第二除法子模块均与所述调制子模块相连接，所述LCR模块与所述第一除法子模块相连接，所述PI分别与所述第二除法子模块和所述调制子模块相连接，
所述LCR模块还用于向所述第一除法子模块输出第三时钟信号；
所述第一除法子模块用于对所述第三时钟信号进行第一除法分频处理得到第一信号，并将所述第一信号输入所述调制子模块；
所述PI还用于向所述第二除法子模块输出所述第二时钟信号；
所述第二除法子模块用于对所述第二时钟信号进行第二除法分频处理得到第二信号，并将所述第二信号输入所述调制子模块，所述第三时钟信号的频率为所述第一信号的频率的m倍，所述第二时钟信号的频率为所述第二信号的频率的n倍，则n＝m*x；
所述调制子模块用于根据所述第一信号与所述第二信号的初始频率差，确定用于指示目标频率差的调制信号，并向所述PI输入所述调制信号，当所述初始频率差为零时，所述目标频率差为零，当所述初始频率差不为零时，所述目标频率差小于或等于所述初始频率差；
所述PI还用于在所述调制信号所指示的目标频率差不为零时，根据所述调制信号，将所述第二时钟信号的频率调整所述目标频率差，并向所述第二除法子模块输出调整后的第二时钟信号；
所述PI还用于在所述调制信号所指示的目标频率差为零时，停止对所述第二时钟信号的调整。
5.根据权利要求4所述的时钟信号调整装置，其特征在于，所述调制子模块包括：依次连接的鉴相器、二阶环路滤波器和调制器，所述第一除法子模块和所述第二除法子模块均与所述鉴相器相连接，所述调制器与所述PI相连接，
所述第一除法子模块用于将所述第一信号输入所述鉴相器；
所述第二除法子模块用于将所述第二信号输入所述鉴相器；
所述鉴相器用于确定用于指示所述第一信号与所述第二信号的初始频率差的差值信号，并将所述差值信号输入所述二阶环路滤波器；
所述二阶环路滤波器用于将所述差值信号转变为压控信号，并将所述压控信号输入所述调制器；
所述调制器用于根据所述压控信号确定所述调制信号，并向所述PI输入所述调制信号。
6.根据权利要求5所述的时钟信号调整装置，其特征在于，所述DCPI模块还包括：比较子模块，所述比较子模块分别与所述FIFO模块以及所述调制器相连接，
所述FIFO模块用于向所述比较子模块发送所述FIFO模块的当前占用容量；
所述比较子模块用于比较所述当前占用容量、预设高容量和预设低容量的大小；
所述比较子模块还用于在所述当前占用容量大于所述预设高容量时，控制所述调制器增大所述目标频率差；
所述比较子模块还用于在所述当前占用容量小于所述预设低容量时，控制所述调制器减小所述目标频率差。
7.根据权利要求3所述的时钟信号调整装置，其特征在于，所述SERDES还包括：并行输入串行输出PISO模块，所述PISO模块分别与所述PI和所述FIFO模块相连接，所述FIFO模块还与所述PI相连接，
所述PI还用于分别向所述FIFO模块和所述PISO模块发送所述同步时钟信号；
所述FIFO模块还用于根据所述同步时钟信号向所述PISO模块发送所述视频数据；
所述PISO模块用于根据所述同步时钟信号，输出所述视频数据。
8.一种时钟信号调整方法，其特征在于，用于现场可编程逻辑门阵列FPGA，所述方法包括：
对绑定数据进行分离得到视频数据和用于描述第一时钟信号的第一时钟数据；
获取第二时钟信号；
根据恢复倍数对所述第一时钟数据进行恢复处理，得到与所述第一时钟信号相关的第三时钟信号，所述第一时钟信号的频率为所述第三时钟信号的频率的x倍，所述x为所述恢复倍数，所述x＞1；
根据所述第三时钟信号和所述恢复倍数，对所述第二时钟信号进行调整，使得所述第二时钟信号变为：与所述第一时钟信号频率同步的同步时钟信号。
9.根据权利要求8所述的方法，其特征在于，所述FPGA包括：相位插值器PI，所述根据所述第三时钟信号和所述恢复倍数，对所述第二时钟信号进行调整，包括：
根据所述第三时钟信号和所述恢复倍数，控制所述PI对所述第二时钟信号进行调整。
10.根据权利要求9所述的方法，其特征在于，所述FPGA还包括：先入先出队列FIFO模块，在对所述绑定数据进行分离得到视频数据和用于描述第一时钟信号的第一时钟数据之后，所述方法还包括：
将所述视频数据缓存在所述FIFO模块中；
根据所述FIFO模块的当前占用容量、预设高容量和预设低容量的大小，控制所述PI改变对第二时钟信号的调整速度，其中，在所述当前占用容量大于所述预设高容量时，控制所述PI加快对所述第二时钟信号的调整速度，在所述当前占用容量小于所述预设高容量时，控制所述PI减慢对所述第二时钟信号的调整速度。
11.根据权利要求10所述的方法，其特征在于，所述根据所述第三时钟信号和所述恢复倍数，对所述第二时钟信号进行调整，包括：
对所述第三时钟信号进行第一除法分频处理得到第一信号；
对所述第二时钟信号进行第二除法分频处理得到第二信号，所述第三时钟信号的频率为所述第一信号的频率的m倍，所述第二时钟信号的频率为所述第二信号的频率的n倍，则n＝m*x；
根据所述第一信号与所述第二信号的初始频率差，确定用于指示目标频率差的调制信号，并向所述PI输入所述调制信号，当所述初始频率差为零时，所述目标频率差为零，当所述初始频率差不为零时，所述目标频率差小于或等于所述初始频率差；
在所述调制信号所指示的目标频率差不为零时，所述PI根据所述调制信号，将所述第二时钟信号的频率调整所述目标频率差；
在所述调制信号所指示的目标频率差为零时，所述PI停止对所述第二时钟信号的调整。
12.根据权利要求11所述的方法，其特征在于，所述根据所述第一信号与所述第二信号的初始频率差，确定用于指示目标频率差的调制信号，包括：
确定用于指示所述第一信号与所述第二信号的初始频率差的差值信号；
将所述差值信号转变为压控信号；
根据所述压控信号确定所述调制信号。
13.根据权利要求12所述的方法，其特征在于，所述根据所述FIFO模块的当前占用容量、预设高容量和预设低容量的大小，控制所述PI改变对第二时钟信号的调整速度，包括：
比较所述当前占用容量、预设高容量和预设低容量的大小；
在所述当前占用容量大于所述预设高容量时，增大所述目标频率差；
在所述当前占用容量小于所述预设低容量时，减小所述目标频率差。
14.根据权利要求10所述的方法，其特征在于，所述FPGA还包括：并行输入串行输出PISO模块，在所述根据所述第三时钟信号和所述恢复倍数，控制所述PI对所述第二时钟信号进行调整之后，所述方法还包括：
所述PI分别向所述FIFO模块和所述PISO模块发送所述同步时钟信号；
所述FIFO模块根据所述同步时钟信号向所述PISO模块发送所述视频数据；
所述PISO模块根据所述同步时钟信号，输出所述视频数据。
15.一种视频监控系统，其特征在于，所述视频监控系统包括：依次连接的采集端、发送端、接收端和播放端，
所述接收端为权利要求1至7任一所述的时钟信号调整装置。
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