JP2004350292A

JP2004350292A - Ｄｖｂ−ａｓｉ方式のデジタル放送受信器の非同期伝送ストリーム受信装置及びその非同期伝送ストリーム伝送方法

Info

Publication number: JP2004350292A
Application number: JP2004150864A
Authority: JP
Inventors: Yong-Deok Kim; 容徳金; Jun Ho Koh; 俊豪高; Sang-Ho Kim; 相鎬金; Kyu-Hyung Cho; 圭亨曹; Junsai Go; 潤濟呉
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-05-21
Filing date: 2004-05-20
Publication date: 2004-12-09
Also published as: KR20040100128A; KR100493106B1; US20040234019A1; US7428288B2

Abstract

【課題】DVB-ASI規格で伝送されるMPEG-2データのＳＤ級かＨＤ級かの圧縮状態に関係なくMPEG-2データを処理できる非同期伝送ストリーム受信装置を提供する。
【解決手段】DVB-ASI信号から生成されるMPEG-2データを貯蔵するＦＩＦＯ２６と、DVB-ASI信号からMPEG-2データを生成するためのクロック信号を発生するオシレータ１４と、ＦＩＦＯに貯蔵されるMPEG-2データをオシレータのクロック信号に同期してリードし出力するリード制御部２７と、を備える。リード制御部は、オシレータのクロック信号を分周するＰＬＬ２８と、MPEG-2データの同期バイトを検出するための比較器と、MPEG-2データをパケット単位に計数するカウンタと、これら比較器及びカウンタに従い同期バイト（０x４７）をチェックし、ＦＩＦＯから出力されるMPEG-2データの状態（有効）を判断するMPEG-2データ状態判断部と、を備える。
【選択図】図２

Description

本発明は、内部で動作するアプリケーションに応じて相異なるデータ伝送率を有するＶＯＤサーバなどのＭＰＥＧ−２設備に接続されるデジタル放送受信器に関し、特に、ＤＶＢ−ＡＳＩ（Digital Video Broadcasting−Asynchronous Serial Interface）方式に従うデジタル放送受信器の非同期伝送ストリーム受信装置及びその伝送ストリーム伝送方法に関する。

デジタルテレビ放送と関連された放送用設備間において伝送ストリームを同期または非同期方式のシリアルで伝送するための規格に、ＡＴＳＣ（Advanced Television System Committee）地域はＳＭＰＴＥ３１０（Society of Motion Picture and Television Engineers 310）方式を、ＤＶＢ（Digital Video Broadcasting）地域はＤＶＢ−ＡＳＩ（Digital Video Broadcasting Asynchronous Serial Interface）方式を適用する。

図１は従来のＤＶＢ−ＡＳＩ方式の伝送ストリーム受信装置の構成を示すブロック図である。図示したように、ＤＶＢ−ＡＳＩ方式の伝送ストリーム受信装置は、直列／並列変換部１０、出力ＦＩＦＯ（First−In First−Out）１６、同期感知部１１、フレーム生成部１２、フレーム制御及びクロック同期部１３、２７MHzオシレータ（Oscillator）１４、１０ビット／８ビット変換部１５で構成される。

ＤＶＢ−ＡＳＩ伝送ストリーム受信装置の動作を説明すると、直列／並列変換部１０は外部から入力される直列１０ビットデータを並列１０ビットデータに変換する。同期感知部１１は並列変換された１０ビットデータからＫ２８．５同期バイトを感知する。Ｋ２８．５同期バイトはＤＶＢ−ＡＳＩストリームで２７MHzクロックを抽出して同期をあわせるために挿入されたスタッフィングデータである。フレーム生成部１２はＫ２８．５同期バイトの感知結果に基づいて、並列１０ビットデータに対してフレームを再構成する。

フレーム制御及びクロック同期部１３は２７MHzオシレータ１４のクロック信号に同期してフレーム生成部１２を制御する。１０ビット／８ビット変換部１５は並列１０ビットデータを８ビットデータに変換する。１０ビット／８ビット変換部１５ではＭＰＥＧ−２データとスタッフィングキャラクターが同一のラインで出力されるので、ＭＰＥＧ−２データとスタッフィングキャラクターを区分するために有効信号（valid signal）を利用する。例えば、有効信号がロウ（low）状態であると、ＭＰＥＧ−２データが出力され、ハイ（high）状態であると、スタッフィングキャラクターが出力されると認識する。

直列／並列変換部１０により２７０MBaud直列データが並列データに変換されると、２７０MBaud直列データが２７MB／sec並列データになる。２７MHzに出力されるデータのうち、実際の同期スタッフィングデータ（Ｋ２８．５同期バイト）を除外すると、実際の純粋データは約２０Mbps以下になる。そのため、出力ＦＩＦＯ１６はＫ２８．５同期バイトを除去し、純粋データ成分のみを約６Mbps以下に低下させ出力するバッファの役割をする。

つまり、従来のＤＶＢ−ＡＳＩ伝送ストリーム受信装置はビットレートが約２０Mbps以下であるデータのみを処理することができる。従って、ＨＤ（High Definition）級、特に、５０Mbps以上の高品質の画像データを出力しようとすると、クロック周波数が高い別のクロック発生器及びクロック発生器を制御する制御回路を設けねばならず、構成が複雑になる短所がある。

本発明の目的は、ＤＶＢ−ＡＳＩ規格で伝送されるＭＰＥＧ−２データのＳＤ級かＨＤ級かの圧縮状態（ビットレート）に関係なく、ＭＰＥＧ−２データを処理して出力するＤＶＢ−ＡＳＩ伝送ストリーム受信装置及びその非同期伝送ストリーム伝送方法を提供することにある。

このような目的を達成するため、本発明によれば、内部で動作するアプリケーションに応じて相異なるデータ伝送率を有するＶＯＤサーバなどのＭＰＥＧ−２設備に接続されるデジタル放送受信器の非同期伝送ストリーム受信装置において、ＤＶＢ−ＡＳＩ信号から生成されるＭＰＥＧ−２データを貯蔵するＦＩＦＯと、ＤＶＢ−ＡＳＩ信号からＭＰＥＧ−２データを生成するためのクロック信号を発生するオシレータと、ＦＩＦＯに貯蔵されるＭＰＥＧ−２データをオシレータのクロック信号に同期してリードし出力するリード制御部と、を備えることを特徴とする。

リード制御部は、オシレータのクロック信号を分周するＰＬＬ（Phase Locked Loop）またはＤＬＬ（Delay Locked Loop）と、ＭＰＥＧ−２データの同期バイトを検出するための比較器と、ＭＰＥＧ−２データをパケット単位にカウンティングするカウンタと、これら比較器及びカウンタに従い、ＦＩＦＯから出力されるＭＰＥＧ−２データの状態を判断するＭＰＥＧ−２データ状態判断部と、を備えたものとする。そのＭＰＥＧ−２データ状態判断部は、比較器により０x４７バイトが検出されると、これに応答してカウンタを動作させてＭＰＥＧ−２データをパケット単位にチェックした後、再度比較器により０x４７バイトが検出されると同期バイトと判断し、ＭＰＥＧ−２データの有効信号（valid signal）を出力する手段として機能するものとするのがよい。

ＦＩＦＯにＭＰＥＧ−２データが所定量以上貯蔵されたことを表示するフラグ信号がＦＩＦＯから出力されると、リード制御部はリードイネーブル信号をＦＩＦＯに出力してＦＩＦＯをデータリード状態に設定することができる。このようなリード制御部はＦＰＧＡ（Field Programmable Gate Array）とすることができる。

また、本発明によれば、ＤＶＢ−ＡＳＩ信号から生成されるＭＰＥＧ−２データを貯蔵するＦＩＦＯと、ＤＶＢ−ＡＳＩ信号からＭＰＥＧ−２データを生成するためのクロック信号を発生するオシレータと、を有するデジタル放送受信器の非同期伝送ストリーム伝送方法において、ＦＩＦＯにデータが所定量貯蔵されたことを表示するフラグ信号が出力されるかチェックする第１過程と、そのフラグ信号が出力されると、ＭＰＥＧ−２データを出力するためにオシレータのクロック信号に同期してＦＩＦＯからＭＰＥＧ−２データをリードする第２過程と、該リードしたＭＰＥＧ−２データから同期バイトを検出する第３過程と、同期バイトが検出されると、ＭＰＥＧ−２データの有効信号（valid signal）を出力する第４過程と、を含むことを特徴とする。

第２過程は、オシレータのクロック信号を分周したクロック信号に同期してＦＩＦＯからＭＰＥＧ−２データをリードするようにする。また第１過程は、フラグ信号が出力されると、ＦＩＦＯにリードイネーブル信号を出力してＦＩＦＯをリード状態に設定する過程を含むことができる。さらに第３過程は、ＭＰＥＧ−２データから０x４７バイトを検出する過程と、このＭＰＥＧ−２データのバイト数をカウントして所定バイト単位ごとに０x４７バイトが存在するかチェックして同期バイトかどうか判断する過程と、を含むことができる。

本発明によると、ＤＶＢ−ＡＳＩ規格で伝送されるＭＰＥＧ−２データのＳＤ級やＨＤ級の圧縮状態（ビットレート）に関係なく、ＭＰＥＧ−２データを処理して出力することができる非同期伝送ストリーム受信装置及びその非同期伝送ストリーム伝送方法を提供することができる。

以下、本発明に従う好適な実施形態について添付図を参照しつつ詳細に説明する。下記の説明において、本発明の要旨のみを明瞭にする目的で、関連した公知機能又は構成に関する具体的な説明は省略する。

図２は本発明に従うＤＶＢ−ＡＳＩ（Digital Video Broadcasting Asynchronous Serial Interface）方式の伝送ストリーム受信装置のブロック図である。

本発明に従う非同期伝送ストリーム受信装置は、直列／並列変換部１０と、同期感知部１１と、フレーム生成部１２と、フレーム制御及びクロック同期部１３と、オシレータ１４と、１０ビット／８ビット変換部１５と、１０ビット／８ビット変換部１５から出力される８ビットＭＰＥＧ−２データを貯蔵するＦＩＦＯ２６と、ＦＩＦＯ２６を制御するＦＰＧＡ２７で構成される。

直列／並列変換部１０に入力されるＤＶＢ−ＡＳＩＭＰＥＧ−２データは物理階層で２７０MBaudに伝送される直列放送規格信号である。直列／並列変換部１０はこの直列データを１０ビットの並列データに変換し、同期感知部１１は１０ビットの並列データからＫ２８．５同期バイトを検出して同期を合わせる。ここで、Ｋ２８．５同期バイトは、受信されるＤＶＢ−ＡＳＩストリームから２７MHzクロックを抽出し、ＭＰＥＧ−２データがないときでもクロックを失うことを防止するために、即ち、常にＭＰＥＧ−２データとクロックを同期させるために挿入する。さらに、Ｋ２８．５同期バイトは、直列データストリームで実際のデータがどこからであるかを判別するために使用される。

フレーム生成部１２は同期感知結果に応じて並列１０ビットデータに対してフレームを再構成する。フレーム制御及びクロック同期部１３は２７MHzオシレータ１４のクロック信号に同期してフレーム生成部１２を制御する。フレーム制御及びクロック同期部１３にはＰＬＬが内臓され、ＰＬＬを利用して、ＭＰＥＧ−２データと２７MHzオシレータ１４から入力されるクロック信号との位相が取られる。

１０ビット／８ビット変換部１５はフレーム生成部１２で生成された１０ビットのフレームデータを内部に予め貯蔵された１０ビット／８ビットテーブルを参照して、対応する８ビットの元のＭＰＥＧ−２データに変換する。１０ビット／８ビット変換部１５は、８ビットのＭＰＥＧ−２データと伝送のためのスタッフィングキャラクターを同一のラインに出力する。これによって、１０ビット／８ビット変換部１５は、８ビットＭＰＥＧ−２データと同期バイトを区分するために有効信号（valid signal）を出力する。

ＦＩＦＯ２６は１０ビット／８ビット変換部１５から出力されるデータのうちＫ２８．５同期バイトを除去して純粋なＭＰＥＧ−２データのみを抽出して貯蔵する機能をもつ。

本発明に従って、ＦＩＦＯ２６の状態を判断して、その状態に応じてＦＩＦＯ２６を制御するＦＰＧＡ（Field Programmable Gate Array）２７がさらに設けられる。

ＦＰＧＡ２７は、ＦＩＦＯ２６からＭＰＥＧ−２データを読み出した後、処理して、ＦＰＧＡ２７の出力端に設けられたセットトップボックスのＳＤ級またはＨＤ級ＭＰＥＧ−２デコーダにＭＰＥＧ−２データを出力する。

ＦＰＧＡ２７から出力されるＭＰＥＧ−２データのビットレートは、ＦＰＧＡ２７がＦＩＦＯ２６からＭＰＥＧ−２データをリードするクロック信号により決定される。本発明では、２７MHzのオシレータのクロック信号を分周したクロック信号に同期してＭＰＥＧ−２データを読み出して出力するために、ＦＰＧＡ２７に内臓されたＰＬＬ（Phase Locked Loop）２８、またはＤＬＬ（Delay−Locked Loop）を利用する。以下、本実施形態ではＦＰＧＡ２７にＰＬＬが内臓されている場合に対して説明する。

ＦＰＧＡ２７に接続されるセットトップボックス内に設けられるＨＤ級ＭＰＥＧ−２デコーダは、ＳＤ級デコーダが処理することができるビットレートのＭＰＥＧ−２データ以外にも１５Mbps以上のビットレートを有するＭＰＥＧ−２データを処理することができる。

図３は図２のＦＰＧＡ２７の内部ブロック図である。図３に示したように、ＦＰＧＡ２７は、２７MHzのオシレータ１４のクロック信号を分周し、分周したクロック信号に同期してＦＩＦＯ２６からＭＰＥＧ−２データを読み出すためのクロックを生成するＰＬＬ２８と、０x４７同期バイトを検出するための比較器３２と、ＭＰＥＧ−２データを１８８バイト単位にカウンティングするカウンタ３３と、ＦＩＦＯ２６から出力されるＭＰＥＧ−２データの状態判断及びＦＩＦＯを制御するための制御信号を生成するＭＰＥＧ−２データ状態判断部３４とで構成される。ここで、０x４７同期バイトは１８８バイトの１パケット単位に添付され、実際のＴＳパケットの開始点を表示するためのものである。

ＭＰＥＧ−２システムの標準によると、ＡＴＳＣ規格であるＭＰ−ＨＬ（Main Profile High Level）のＭＰＥＧ−２ビットレートの最大限界（Upper Bound）は８０Mbpsである。ここで、ＦＰＧＡ２７で７２MbpsまでのビットレートにＭＰＥＧ−２データを出力できるようにするためにＰＬＬ２８を活用すると、次のようである。ＦＰＧＡ２７のＰＬＬ２８に２７MHzオシレータ１４のクロック信号を入力し、例えば、３分周すると、９MHzのクロック信号を得ることができる。このクロックをＦＩＦＯ２６のリードクロックに使用すると、ＦＰＧＡ２７は最大７２MbpsまでのＭＰＥＧ−２データをＦＩＦＯ２６からリードして処理することができる。そして、ＦＰＧＡ２７はリードしたＭＰＥＧ−２データをＰＬＬ２８で分周したクロック信号に合わせてセットトップボックス（図示せず）に伝送する。一方、２７MHzオシレータ１４のクロック信号を１０／２７に分周すると、１０MHzのクロック信号を得ることができ、ＭＰＥＧ−２データをＭＰ−ＨＬ（Main Profile High Level）のＭＰＥＧ−２ビットレートの最大限界（Upper Bound）である８０Mbpsのビットレートに出力することができる。

さらに図３を参照すると、ＦＩＦＯ２６は１０ビット／８ビット変換部２５から提供された８ビットデータを貯蔵するが、貯蔵されたデータ量を表示するフラグ信号（flag signal）を出力する。フラグ信号はＦＩＦＯ２６にデータが書き込まれているか否かを意味する信号である。特に、ＦＩＦＯ２６はデータが半分ほど入ったことを意味する信号として、ＨＦフラグ信号（Half Full Flag Signal）をＦＰＧＡ２７に出力し、ＦＰＧＡ２７がＭＰＥＧ−２データのリードを開始するようにする。

ＦＩＦＯ２６からＨＦフラグ信号が出力されると、ＦＰＧＡ２７のＭＰＥＧ−２データ状態判断部３４は、データのリードを開始するとのリードイネーブル信号（Read Enable Signal）を出力してＦＩＦＯ２６を設定する。

そして、ＦＰＧＡ２７はＰＬＬ２８で３分周された９MHzのリードクロックに合わせてＦＩＦＯ２６からデータをリードする。そして、ＦＰＧＡ２７の比較器３２は、ＦＩＦＯ２６から読み出したＭＰＥＧ−２データをチェックして０x４７バイトが検出されるかを確認する。０x４７バイトが検出されると、ＭＰＥＧ−２データ状態判断部３４はカウンタ３３を動作させ、１８８バイトのＭＰＥＧ−２データをさらにチェックして検出された０x４７バイトが同期バイトであるか否かを確認する。ＭＰＥＧ標準によると、ＭＰＥＧＴＳパケットは１８８バイトで構成され、最初の４バイトはパケットの情報を知らせるオーバーヘッド（overhead）である。４バイトのうち一番目バイトを同期バイトと呼び、その値は０x４７であり、パケットの開始を知らせる。しかし、音声及び画像データの実際情報で構成されるペイロード（payload）にも０x４７が存在し得るので、パケットで発見された０x４７が同期バイトであるかを判別するために、正確に１８８バイト以後にさらに０x４７があるかを確認して同期バイトであるか否かを判別する。確認結果、同期バイトであると、ＭＰＥＧ−２データ状態判断部３４はＭＰＥＧ−２データの有効信号（valid signal）を出力する。

ここで、ＭＰＥＧ−２規約によると、ＭＰＥＧ−２データの１パケットは１８８バイトであるので、ＦＰＧＡ２７のＭＰＥＧ−２データ状態判断部３４はカウンタ３３を利用して１８８バイトのパケット単位にＭＰＥＧ−２データをチェックすることにより、０x４７同期バイトをチェックする。すなわち、ＭＰＥＧ−２データの１パケットは１８８バイトで構成され、１パケットごとに０x４７同期バイトを有するが、０x４７バイトはパケットの開始点だけではなく純粋なＭＰＥＧ−２データ自体にも含まれ得るので、ＭＰＥＧ−２データ状態判断部３４はＭＰＥＧ−２データの０x４７同期バイトを２回以上チェックするのが望ましい。

ＦＰＧＡ２７は０x４７同期バイトが２回以上入力されることをチェックすると、現在入力されているデータをＭＰＥＧ−２データと認識し、ＭＰＥＧ−２データの有効信号（valid signal）をＦＰＧＡ２７の出力側に接続されるセットトップボックスのデコーダに出力する。

図４は図２のＦＰＧＡのＭＰＥＧ−２データの伝送処理順序図である。図４に示したように、１００段階でＭＰＥＧ−２データ状態判断部３４はＦＩＦＯ２６を初期化（reset）する。１０１段階でＦＰＧＡ２７はＦＩＦＯ２６からＨＦフラグ信号が発生されるか否かを感知する。１０１段階の感知結果、ＨＦフラグ信号が出力されると、１０２段階でリードイネーブル信号を出力して、ＦＩＦＯ２６をリード（読み出し）状態に設定する。その後、ＦＩＦＯ２６に貯蔵されたＭＰＥＧ−２データのリードを開始する。そして、１０３段階でＦＰＧＡ２７はＰＬＬ２８で分周されたクロック信号に応じてＦＩＦＯ２６からＭＰＥＧ−２データをリードして出力する。１０５〜１０６段階では、ＭＰＥＧ−２データに含まれた０x４７同期バイトを連続して２回チェックする。これは、０x４７同期バイトを正確にチェックして感知するためのものである。１０６段階の結果、連続して０x４７同期バイトが感知されると、１０４段階でＭＰＥＧ−２データの有効信号（valid signal）を出力して、ＦＰＧＡ２７に接続されたセットトップボックス内のデコーダがＭＰＥＧ−２データを認識するようにする。

このように、ＦＰＧＡ２７が内部に内臓されたＰＬＬ２８により２７MHzオシレータ１４のクロックを分周したクロック信号をリードクロックにして、ＭＰＥＧ−２データが臨時貯蔵されているＦＩＦＯ２６からＭＰＥＧ−２データを読み出して出力することにより、入力されるＭＰＥＧ−２データの圧縮状態（ＳＤ級またはＨＤ級）に関係なく、ＤＶＢ−ＡＳＩ方式の伝送ストリーム受信装置の出力側に接続されるセットトップボックスに内臓されたＳＤ級デコーダまたはＨＤ級デコーダで処理することができるビットレートのＭＰＥＧ−２データを出力することができる。

従って、２７MHzオシレータのクロックを分周してリードクロックに利用するためのアルゴリズムの制御ロジックを、ＰＬＬまたはＤＬＬが内臓されたＦＰＧＡに具現して、別のクロック発生器を追加しなくても、ＨＤ級デコーダが処理することができる、例えば７２Mbpsまたは８０MbpsまでのビットレートでＭＰＥＧ−２データを出力できるようになる。

上述した本発明の詳細な説明では具体的な実施形態について説明したが、本発明の範囲を外れない限り多様な変形が可能なことはもちろんである。したがって、本発明の範囲は説明した実施形態に局限して定められてはいけないし、特許請求の範囲だけでなくこの許請求の範囲と均等なものにより定められなければならない。

従来のＤＶＢ−ＡＳＩ方式の伝送ストリーム受信装置のブロック図。本発明に従うＤＶＢ−ＡＳＩ方式の伝送ストリーム受信装置のブロック図。図２のＤＶＢ−ＡＳＩ方式の伝送ストリーム受信装置のＦＰＧＡの内部ブロック図。図２のＦＰＧＡのＭＰＥＧ−２データ伝送順序図。

符号の説明

１０直列／並列変換部（Serial/Parallel Converter）
１１同期感知部（Synchronization Sensor）
１２フレーム生成部（Frame Producer）
１３フレーム制御及びクロック同期部（Frame Controlling and Clock Synchronizing Section）
１４オシレータ（Oscillator）
１５１０ビット／８ビット変換部（10-Bit/8-Bit Converter）
２６ＦＩＦＯ
２７ＦＰＧＡ
２８ＰＬＬ
３２比較器（Comparator）
３３カウンタ（Counter）
３４ＭＰＥＧ−２データ状態判断部（MPEG Data State Decider）
VALID SIGNAL 有効信号
WRITE CLOCK SIGNAL ライト（書き込み）クロック信号
HALF FULL FLAG SIGNAL ＨＦフラグ信号
READ ENABLE SIGNAL リードイネーブル信号
READ CLOCK SIGNAL リードクロック信号
CLOCK SIGNAL クロック信号
OSCILLATOR CLOCK SIGNAL オシレータクロック信号
RESET SIGNAL リセット信号
FLAG SIGNAL フラグ信号
COUNTER ENABLE カウンタイネーブル信号
COUNTER FLAG カウンタフラグ信号

Claims

内部で動作するアプリケーションに応じて相異なるデータ伝送率を有するＶＯＤサーバなどのＭＰＥＧ−２設備に接続されるデジタル放送受信器の非同期伝送ストリーム受信装置において、
ＤＶＢ−ＡＳＩ（Digital Video Broadcasting−Asynchronous Serial Interface）信号から生成されるＭＰＥＧ−２（Moving Picture Experts Group）データを貯蔵するＦＩＦＯと、
前記ＤＶＢ−ＡＳＩ信号から前記ＭＰＥＧ−２データを生成するためのクロック信号を発生するオシレータと、
前記ＦＩＦＯに貯蔵されるＭＰＥＧ−２データを前記オシレータのクロック信号に同期してリードし出力するリード制御部と、を備えることを特徴とする非同期伝送ストリーム受信装置。
リード制御部は、オシレータのクロック信号を分周するＰＬＬ（Phase Locked Loop）またはＤＬＬ（Delay Locked Loop）と、ＭＰＥＧ−２データの同期バイトを検出するための比較器と、ＭＰＥＧ−２データをパケット単位にカウンティングするカウンタと、これら比較器及びカウンタに従いＦＩＦＯから出力されるＭＰＥＧ−２データの状態を判断するＭＰＥＧ−２データ状態判断部と、を備える請求項１記載の非同期伝送ストリーム受信装置。
ＭＰＥＧ−２データ状態判断部は、比較器により０x４７バイトが検出されると、これに応答してカウンタを動作させてＭＰＥＧ−２データをパケット単位にチェックした後、再度比較器により０x４７バイトが検出されると同期バイトと判断し、前記ＭＰＥＧ−２データの有効信号（valid signal）を出力する請求項２記載の非同期伝送ストリーム受信装置。
ＦＩＦＯにＭＰＥＧ−２データが所定量以上貯蔵されたことを表示するフラグ信号が前記ＦＩＦＯから出力されると、リード制御部はリードイネーブル信号を前記ＦＩＦＯに出力して前記ＦＩＦＯをデータリード状態に設定する請求項３記載の非同期伝送ストリーム受信装置。
リード制御部はＦＰＧＡ（Field Programmable Gate Array）である請求項１または請求項４記載の非同期伝送ストリーム受信装置。
ＤＶＢ−ＡＳＩ（Digital Video Broadcasting−Asynchronous Serial Interface）信号から生成されるＭＰＥＧ−２（Moving Pictures Experts Group）データを貯蔵するＦＩＦＯと、前記ＤＶＢ−ＡＳＩ信号から前記ＭＰＥＧ−２データを生成するためのクロック信号を発生するオシレータと、を有するデジタル放送受信器の非同期伝送ストリーム伝送方法において、
前記ＦＩＦＯにデータが所定量貯蔵されたことを表示するフラグ信号が出力されるかチェックする第１過程と、
前記フラグ信号が出力されると、ＭＰＥＧ−２データを出力するために前記オシレータのクロック信号に同期して前記ＦＩＦＯからＭＰＥＧ−２データをリードする第２過程と、
前記リードしたＭＰＥＧ−２データから同期バイトを検出する第３過程と、
前記同期バイトが検出されると、前記ＭＰＥＧ−２データの有効信号（valid signal）を出力する第４過程と、を含むことを特徴とする非同期伝送ストリーム伝送方法。
第２過程は、オシレータのクロック信号を分周したクロック信号に同期してＦＩＦＯからＭＰＥＧ−２データをリードする請求項６記載の非同期伝送ストリーム伝送方法。
第１過程は、フラグ信号が出力されると、ＦＩＦＯにリードイネーブル信号を出力して前記ＦＩＦＯをリード状態に設定する過程を含む請求項７記載の非同期伝送ストリーム伝送方法。
第３過程は、
ＭＰＥＧ−２データから０x４７バイトを検出する過程と、
前記ＭＰＥＧ−２データのバイト数をカウントして所定バイト単位ごとに前記０x４７バイトが存在するかチェックして同期バイトかどうか判断する過程と、を含む請求項７記載の非同期伝送ストリーム伝送方法。