CN101502036A - 半导体集成电路和具有该电路的发送装置 - Google Patents

半导体集成电路和具有该电路的发送装置 Download PDF

Info

Publication number
CN101502036A
CN101502036A CNA2007800297868A CN200780029786A CN101502036A CN 101502036 A CN101502036 A CN 101502036A CN A2007800297868 A CNA2007800297868 A CN A2007800297868A CN 200780029786 A CN200780029786 A CN 200780029786A CN 101502036 A CN101502036 A CN 101502036A
Authority
CN
China
Prior art keywords
mentioned
clock signal
signal
clock
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007800297868A
Other languages
English (en)
Other versions
CN101502036B (zh
Inventor
川端学
柳泽玲互
岩田彻
杉本浩一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN101502036A publication Critical patent/CN101502036A/zh
Application granted granted Critical
Publication of CN101502036B publication Critical patent/CN101502036B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Theoretical Computer Science (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

本发明提供一种半导体集成电路和具有该电路的发送装置。在接收并行数据信号和第一时钟信号、并输出串行数据信号和第二时钟信号的半导体集成电路(10D)中，第一时钟生成电路(15)生成对第一时钟信号进行X/Y倍频后的第三时钟信号。第二时钟生成电路(11)的传输特性可变，生成对第三时钟信号进行N倍频后的第四时钟信号。并行/串行变换部(12)与第四时钟信号同步来将由换算器(16)变换后的并行数据信号变换为串行数据信号。分频器(13)生成对第四时钟信号进行N分频后的第五时钟信号。选择器(14)有选择地输出第三时钟信号和第五时钟信号中的任意一方来作为第二时钟信号。

Description

半导体集成电路和具有该电路的发送装置
技术领域
本发明涉及数字信号的发送装置，尤其涉及向由电缆连接着的接收装置串行发送AV数据的发送装置。
背景技术
作为在由电缆连接的设备之间串行发送AV数据的标准具有DVI(Digital Visual Interface)和HDMI(High Definition MultimediaInterface)。DVI是用于串行传送图像数据的标准。HDMI是DVI的升级互换标准，除了能够串行传送图像数据还能够串行传送音频数据。在按照这些标准的传送系统中，在发送装置内，表示图像、音频的并行数据信号与发送装置内部的时钟信号同步地变换为串行数据信号，向接收装置发送该串行数据信号和时钟信号。在此，为了对数据信号进行并行/串行变换而将其以较高的频率传送，但时钟信号被以较低的频率、具体为与并行数据信号相同的频率来传送。而且，在接收装置中，根据接收到的时钟信号生成数据恢复用时钟信号，接收到的串行数据信号与该生成的时钟信号同步地变换为并行数据信号。这样，从发送装置向接收装置串行传送作为并行数据的AV数据(例如参照专利文献1)。
上述传送系统的时钟传送方式包括相干同步(coherent clocking)方式和非相干同步方式。在相干同步方式中，传送对为了进行并行/串行变换而生成的时钟信号进行分频后得到的时钟信号。例如，在10位并行/串行变换的情况下，在发送装置中根据与并行数据信号同步的基准时钟信号来生成其10倍频的时钟信号，向接收装置传送将该时钟信号分频为1/10后的时钟信号。而在非相干同步方式中，将与并行数据信号同步的时钟信号直接传送。例如，在10位并行/串行变换的情况下，在发送装置中根据与并行数据信号同步的基准时钟信号来生成其10倍频的时钟信号，向接收装置传送该基准时钟信号。
专利文献1：日本特开2002-314970号公报
发明内容
在按照DVI、HDMI等标准的传送系统中，由于所传送的串行数据信号和时钟信号各自在时间轴方向的波动(抖动)的影响，在接收装置中有时会无法恢复并行数据信号而在图像、音频输出上产生噪声。上述传送系统的抗抖动性能在相干同步方式与非相干同步方式中是不同的。
在相干同步方式中，所传送的时钟信号的抖动与串行数据信号的抖动联动进行。即在相干同步方式中，所传送的串行数据信号与时钟信号的相位差保持在时钟始终恒定或接近恒定的状态。因此，在接收装置中并行数据信号能否恢复依赖于接收装置的特性。当以相干同步方式为前提来设计接收装置时，即使所传送的时钟信号的抖动比较大，也能在接收装置中恢复并行数据信号，若非如此则可能会在接收装置中无法恢复并行数据信号。
与此不同，在非相干同步方式中，串行数据信号的抖动表现为与所传送的时钟信号的抖动无关。即在非相干同步方式中，时钟信号与串行数据信号的相位差未保持在恒定状态。因此，在接收装置中并行数据信号能否恢复，依赖于在发送装置中生成并行/串行变换用时钟信号的时钟生成电路的传输特性是否与在接收装置中生成数据恢复用时钟信号的时钟恢复电路的传输特性相同。当两者的传输特性大致相等时，在接收装置中，生成具有与并行/串行变换用时钟信号相同的抖动特性的时钟信号，因此即使所传送的时钟信号的抖动较大，也能够恢复并行数据信号。但是，当两者的传输特性存在较大不同时，则可能在接收装置中无法恢复并行数据信号。
由以上可知，在发送装置和接收装置中应以时钟传送方式为中心来匹配各种特性，发送装置被定制为符合特定接收装置的特性。但是，当在特性不同的接收装置上连接已经定制的发送装置时，在发送装置与接收装置之间在特性上会产生失配(mismatch)，有可能无法在接收装置中恢复并行数据信号。即，现有的发送装置的连接性较低，难以与各种接收装置组合使用。
另外，在从发送装置传送到接收装置的时钟信号上重叠有伴随电缆传送的抖动。而且，在接收装置接收到的时钟信号上因接收装置中的时钟恢复电路而重叠有抖动。并且，当接收装置在串行/并行变换中所使用的时钟信号的抖动过大时，会无法在接收装置中恢复并行数据信号。即，可以说接收装置接收的时钟信号的抖动的允许量因装置的不同而不同。因此，为了提高发送装置的连接性，也优选即使从发送装置发送的时钟信号的抖动在标准允许范围内也尽量将其除去。
鉴于上述问题，本发明的课题在于，在按照预定标准发送串行数据信号和时钟信号的半导体集成电路和具备该电路的发送装置中，提高与具有各种特性的接收装置的连接性，另外从发送的时钟信号中充分除去抖动。
为了解决上述课题，本发明的技术方案如下。第一技术方案为，一种半导体集成电路，接收并行数据信号和第一时钟信号，输出串行数据信号和第二时钟信号，该半导体集成电路包括：时钟生成电路，其用于接收上述第一时钟信号，并生成将该时钟信号N倍频后的第三时钟信号，其中，N为大于1的整数；并行/串行变换部，其用于接收上述并行数据信号，并与上述第三时钟信号同步来将上述并行数据信号变换为上述串行数据信号；分频器，其用于接收上述第三时钟信号，并生成对该时钟信号进行N分频后的第四时钟信号；以及选择器，其用于接收上述第一时钟信号和第四时钟信号，并根据提供的控制信号来选择性地输出上述第一时钟信号和第四时钟信号中的任意一方作为上述第二时钟信号。
由此，能够按照接收装置的特性来切换发送装置的时钟传送方式。因此，提高发送装置的连接性。
第二技术方案为，一种半导体集成电路，接收并行数据信号和第一时钟信号，输出串行数据信号和第二时钟信号，该半导体集成电路包括：时钟生成电路，其用于接收上述第一时钟信号并生成将该时钟信号N倍频后的第三时钟信号，其中，N为大于1的整数；并行/串行变换部，其用于接收上述并行数据信号，并与上述第三时钟信号同步来将上述并行数据信号变换为上述串行数据信号，上述时钟生成电路的传输特性根据提供控制信号而变化。
由此，能够根据接收装置中的恢复电路的传输特性来变更发送装置中的时钟生成电路的传输特性。因此，提高发送装置的连接性。
第三技术方案为，一种半导体集成电路，接收并行数据信号和第一时钟信号，输出串行数据信号和第二时钟信号，该半导体集成电路包括：第一时钟生成电路，其用于接收上述第一时钟信号，并生成对该时钟信号进行X/Y倍频后的第三时钟信号，其中，X、Y为自然数且X≠Y；换算器，其用于接收上述并行数据信号，并与上述第三时钟信号同步来将该并行数据信号变换为新的并行数据信号；第二时钟生成电路，其用于接收上述第三时钟信号并生成将该时钟信号N倍频后的第四时钟信号，其中，N为大于1的整数；并行/串行变换部，其用于接收上述新的并行数据信号，并与上述第四时钟信号同步来将该并行数据信号变换为上述串行数据信号。
由此，在相干同步方式的情况下，通过第一时钟生成电路和第二时钟生成电路这两级来发送波形整形后的时钟信号，在非相干同步方式的情况下，通过第一时钟生成电路来发送波形整形后的时钟信号，因此能够充分除去发送的时钟信号的抖动。
优选的是上述第一时钟生成电路的通频带根据提供控制信号而变化。由此，能够根据接收装置的特性等来有效除去从发送装置发送的时钟信号的抖动。
另外，作为具有上述任意一种半导体集成电路的发送装置，包括：数据生成电路，其用于生成输入到上述半导体集成电路的上述并行数据信号和上述第一时钟信号；控制电路，其用于根据关于接收从上述半导体集成电路输出的上述串行数据信号和上述第二时钟信号的接收装置的信息，生成输入到上述半导体集成电路的上述控制信号。
由此，能够由控制电路根据关于接收装置的信息来合适地控制上述半导体集成电路中的选择器的选择动作、时钟生成电路的传输特性、第一时钟生成电路的通频带等。
优选的是上述控制电路从上述接收装置取得上述信息。由此，能够根据接收装置的特性自动变更发送装置的特性。
另外，作为具有上述第三半导体集成电路的发送装置，包括：数据生成电路，其用于生成输入到上述半导体集成电路的上述并行数据信号和上述第一时钟信号；控制电路，其用于生成输入到上述半导体集成电路的上述控制信号，上述数据生成电路按照上述控制电路进行的控制来切换上述第一时钟信号的频率，上述控制电路以对上述数据生成电路指示上述第一时钟信号的频率切换的定时来将上述控制信号切换为与该切换后的频率相对应的控制信号。
由此，能够由控制电路根据从数据生成电路输出的时钟信号的频率来合适地控制上述半导体集成电路中的第一时钟生成电路的通频带。
如以上说明的那样，根据本发明，能够提高发送装置的连接性，而且能够充分除去所发送的时钟信号的抖动。由此，在从本发明的发送装置接收串行数据信号和时钟信号的接收装置中，能够不发生锁存失败而恢复并行数据信号，降低显示图像噪声等。
附图说明
图1是第一实施方式的发送装置的结构图。
图2是接收装置的结构图。
图3是表示本发明的发送装置的时钟传送方式切换的图。
图4是第二实施方式的发送装置的结构图。
图5是第三实施方式的发送装置的结构图。
图6是图5所示的X倍频PLL的内部结构图。
图7是第四实施方式的发送装置的结构图。
标号说明
10A～10D：半导体集成电路
11：10倍频PLL(时钟生成电路、第二时钟生成电路)
12：并行/串行变换部
13：分频器
14：选择器
15：时钟生成电路(第一时钟生成电路)
16：换算器(scaler)
20：MPEG2解码器(数据生成电路)
30：微型计算机(控制电路)
具体实施方式
下面，参照附图说明用于实施本发明的优选方式。
(第一实施方式)
图1示出第一实施方式的发送装置的结构。本发送装置按照DVI、HDMI等标准来通过电缆向后述的发送装置串行发送数据。具体而言，本发送装置具有半导体集成电路10A、MPEG2解码器20、以及微型计算机30。半导体集成电路10A接收并行数据信号S1和时钟信号CK1，输出串行数据信号S2和时钟信号CK2。MPEG2解码器20是对记录在DVD等中的MPEG2数据进行解码，输出图像信号作为8位的并行信号S1，并且输出与此并行信号S1同步的时钟信号CK1的数据生成电路。微型计算机30是控制半导体集成电路10A和MPEG2解码器20的工作的控制电路。实际的图像信号是以RGB这三条通道来传送的，但为了便于说明而仅说明一条通道的传送。
半导体集成电路10A具有10倍频PLL11、并行/串行变换部12、分频器13以及选择器14。10倍频PLL11是接收时钟信号CK1、并生成其10倍频率的时钟信号CK3的时钟生成电路。并行/串行变换部12接收并行数据信号S1，并与时钟信号CK3同步来将该并行数据信号变换为串行数据信号S2。分频器13接收时钟信号CK3，将其分频为1/10，生成时钟信号CK4。选择器14接收时钟信号CK1和CK4，按照来自微型计算机30的控制信号CTL有选择地输出它们中的任意一方来作为时钟信号CK2。
并行/串行变换部12中的编码器121与时钟信号CK1同步来将8位数据信号S1变换为10位数据信号S3。该8位-10位变换中，数据信号S3被变换为串行数据信号时，在该串行数据信号中，“1”或“0”不会长时间连续，并且为了取得其DC平衡而在数据信号S1中追加2位。另外，并行/串行变换部12中的并行/串行变换器122与时钟信号CK3同步来将数据信号S3变换为串行数据信号S2。
图2示出通过电缆而从上述发送装置接收串行数据信号S2和时钟信号CK2的接收装置的结构一例。半导体集成电路100接收串行数据信号S2和时钟信号CK2，输出并行数据信号S4和时钟信号CK5。显示装置200接收并行数据信号S4和时钟信号CK5，显示图像。接收装置可以具有记录了显示装置200可显示的分辨率和可发声的音频采样率、半导体集成电路100的制造者和制造序号等信息的EDID(Extended display Identification data)。如后所述，EDID被接收装置中的微型处理器30读出。
在半导体集成电路100中，10倍频PLL101接收时钟信号CK2，生成其10倍频率的时钟信号CK6。多相化部102接收时钟信号CK6，对其相位进行移位，生成彼此偏移等间隔的相位的n个时钟信号CK7i(i为1～n的整数)。相位移位使用延迟线等来实现。过采样器(over sampler)103与各个时钟信号CK71～CK7n同步来进行串行数据信号S2的采样。即，过采样器103对串行数据信号S2进行n倍的过采样。
相位决定部104接收过采样器103的采样结果，当以某种时钟相位进行串行数据信号S2的采样时，判断建立(setup)和保持(hold)的容限是否为最大，从时钟信号CK71～CK7n选择上述容限最大的时钟信号，作为时钟信号CK8输出。容限的大小能够通过判断时钟信号CK71～CK7n各自的上升沿附近是否存在串行数据信号S2的变化点来进行测定。
分频器105接收时钟信号CK8，将其分频为1/10而生成时钟信号CK5。串行/并行变换器106接收串行数据信号S2，并与时钟信号CK8同步来将该串行数据信号变换为10位并行数据信号S5。如上所述，时钟信号CK8作为最适于锁存串行数据信号S2的信号而由相位决定部104选择出来，因此该串行/并行变换稳定进行。解码器107与时钟信号CK5同步来将10位数据信号S5变换为8位数据信号S4。如以上那样，发送装置中的MPEG2解码器20生成的并行数据信号S1和时钟信号CK在接收装置中作为并行数据信号S4和时钟信号CK5而被恢复。
返回图1，微型计算机30由控制信号CTL来控制选择器14进行的时钟选择。在由选择器14选择时钟信号CK4的情况下，本发送装置的时钟传送方式为与图3(a)所示的发送装置10相同的相干同步方式。而在由选择器14选择时钟信号CK1的情况下，本发送装置的时钟传送方式为与图3(b)所示的发送装置10相同的非相干同步方式。即，选择器14按照接收装置的特性来切换相干同步方式和非相干同步方式。
微型计算机30为了从接收装置读出EDID而可以具有I2C(InterIntegrated Circuit)等串行接口。在接收装置具有EDID的情况下，微型计算机30通过I2C从接收装置读出EDID，根据EDID控制选择器14进行的选择。具体而言，微型计算机30从取得到的EDID中抽出用于特定接收装置的信息，例如制造者、机种名、通用名称等。并且，微型计算机30参照用于特定接收装置的信息与时钟传送方式的对应表，控制选择器14以选择与从EDID抽出的信息对应的时钟传送方式。
在接收装置没有EDID的情况下，用户可以通过遥控装置等操作微型计算机30来决定时钟传送方式。具体而言，微型计算机30控制选择器14以选择由用户指定的时钟传送方式。此时，图形用户界面(GUI)作为一览表来显示用于特定接收装置的信息，用户从其中选择任一方。微型计算机30参照用于特定接收装置的信息与时钟传送方式的对应表，控制选择器14以选择与用户所选择的信息对应的时钟传送方式。
以上，根据本实施方式，能够根据接收装置的特性来自动或手动切换发送装置的时钟传送方式。因此，无论对本发送装置连接何种接收装置，都能选择适于其接收装置的特性的时钟传送方式。即本发送装置能够与任何接收装置连接，并且，从本发送装置接收串行数据信号和时钟信号的接收装置能够不发生锁存失败而可靠恢复并行数据信号。由此，在接收装置中，能降低由时钟传送方式的失配引起的显示图像噪声等。
(第二实施方式)
图4示出第二实施方式的发送装置的结构。本发送装置具有结构与第一实施方式不同的半导体集成电路10B。具体而言，半导体集成电路10B具有10倍频PLL11和并行/串行变换部12。半导体集成电路10B输出成为10倍频PLL11的基准时钟信号的时钟信号CK1来作为时钟信号CK2。即本发送装置进行非相干同步方式的串行数据传送。以下，仅说明与第一实施方式的不同点。
10倍频PLL11能够按照控制信号CTL来改变传输特性。一般而言，PLL的传输特性可以通过改变电荷泵电路的偏置电流、环路滤波器的时间常数来进行变更。
微型计算机30利用控制信号CTL使10倍频PLL11的传输特性变化。此时，使10倍频PLL11的传输特性与接收装置中的时钟恢复电路、例如图2所示的10倍频PLL101的传输特性相同。具体而言，微型处理器30参照用于特定接收装置的信息与传输特性的对应表，将10倍频PLL11传输特性设定为与从EDID中抽出的信息或由用户指定的信息相对应。
以上，根据本实施方式，发送装置中的时钟生成电路的传输特性被自动或手动设定为与接收装置中的时钟恢复电路的传输特性相同。因此，无论在本发送装置上连接何种接收装置，都能在接收装置中恢复具有与发送装置的并行/串行变换所使用的时钟信号相同的特性的时钟信号，该恢复的时钟信号与接收装置接收到的串行数据信号的相位差保持为始终恒定或接收恒定的状态。由此，从本发送装置接收串行数据信号与时钟信号的接收装置能够不发生锁存失败而可靠恢复并行数据信号，降低发送装置与接收装置的特性失配所引起的显示图像噪声等。
(第三实施方式)
图5示出第三实施方式的发送装置的结构。本发送装置具有结构与第一实施方式和第二实施方式不同的半导体集成电路10C，具有除去要发送的时钟信号CK2的抖动的功能。具体而言，半导体集成电路10C具有10倍频PLL11、并行/串行变换部12、时钟生成电路15以及换算器16。以下，仅说明与第一实施方式以及第二实施方式的不同点。
时钟生成电路15接收时钟信号CK1，生成其X/Y倍(X、Y为自然数，X≠Y)频率的时钟信号CK9。具体而言，时钟生成电路15具有X倍频PLL151和分频器152。X倍频PLL151接收时钟信号CK1，生成其X倍频率的时钟信号CK19。分频器152接收时钟信号CK10，将其分频为1/Y，生成时钟信号CK9。
换算器16将并行数据信号S1变换为与时钟信号CK9同步的并行数据信号S6。换算器16作为将图像数据从SD(Standard Definition：标准清晰度)格式变换为HD(High Definition：高清晰度)格式的上变频器(up converter)、或将图像数据从HD(High Definition)格式变换为SD(Standard Definition)格式的下变频器(downconverter)来工作。例如，在换算器16作为上变频器工作的情况下，时钟生成电路15根据频率27MHz的时钟信号CK1生成频率74.175MHz的时钟信号CK9。换算器16进行的图像数据的格式变换不限于 SD ⇔ HD , 可以任意变换。
并行/串行变换部12接收并行数据信号S6，并与时钟信号CK3同步来将该并行数据信号变换为串行数据信号S2。另外，10倍频PLL11接收时钟信号CK9，生成其10倍频率的时钟信号CK3。半导体集成电路10C输出成为10倍频PLL11的基准时钟信号的时钟信号CK9来作为时钟信号CK2。即本发送装置进行非相干同步方式的串行数据传送。在此，时钟生成电路15不仅向换算器16提供同步时钟信号，还作为时钟信号CK1的抖动滤波器发挥作用。即，从本发送装置发送的时钟信号CK2被时钟生成电路15进行波形整形，某种程度地除去抖动。
优选的是，使X倍频PLL151的通频带为可变。图6示出X倍频PLL151的内部结构的一例。X倍频PLL151中，从电压控制振荡器1515输出的时钟信号CK10被分频器1516分频为1/X。相位比较器1511根据时钟信号CK1与由分频器1516反馈的时钟信号CK11的相位差来输出信号。该信号在被环路滤波器1512或1513除去高频波后，被提供给电压控制振荡器1515。并且，电压控制振荡器1515根据提供的信号来使时钟信号CK10振荡。选择电路1514进行环路滤波器的选择。在此，环路滤波器1512和1513具有彼此不同的时间常数。这样，能够通过选择电路1514的选择工作来切换X倍频PLL151的通频带。X倍频PLL151的通频带的切换也可以为上述结构以外的结构。
微型计算机30利用控制信号CTL控制选择电路1514进行的环路滤波器的选择。具体而言，微型计算机30参照用于特定接收装置的信息与时钟生成电路15的通频带的对应表，将时钟生成电路15的通频带设定为与从EDID抽出的信息或由用户指定的信息相对应。另外，微型计算机30控制MPEG2解码器的工作，但也可以以要从MPEG2解码器20输出的时钟信号CK1的切换指示定时来将时钟生成电路15的通频带切换为与其切换后的时钟信号CK1的频率相对应。
以上，根据本实施方式，能够使非相干同步方式的发送装置发送除去了抖动的时钟信号。而且，按照接收装置的特性或从数据生成电路输出的信号来选择基准时钟信号的最佳通频带，由此能最有效地除去从发送装置发送的时钟信号的抖动。因此，无论在本发送装置上连接怎样的接收装置，从本发送装置接收串行数据信号和时钟信号的接收装置都能不发生锁存失败而可靠恢复并行数据信号，降低接收装置中的显示图像噪声等。
(第四实施方式)
图7示出第四实施方式的发送装置的结构。本发送装置组合了第一实施方式～第三实施方式的所有结构要素。在相干同步方式的发送装置中，发送由时钟生成电路(例如图1所示的10倍频PLL11)波形整形后的时钟信号，当此时的抖动除去不充分时，有可能在接收装置中无法恢复并行数据信号。而在本发送装置以相干同步方式工作的情况下，以时钟生成电路15和10倍频PLL11这两级来进行抖动的滤波，由此能够充分除去发送的时钟信号CK2的抖动。
工业可利用性
本发明的半导体集成电路和发送装置具有较强的连接性，而且能够发送抑制了抖动的时钟信号，因此作为向各种显示装置传送DVI信号或HDMI信号的DVD播放器或记录器等是有用的。

Claims (13)

1.一种半导体集成电路，其接收并行数据信号和第一时钟信号，并输出串行数据信号和第二时钟信号，其特征在于，包括：
时钟生成电路，其用于接收上述第一时钟信号，并生成将该时钟信号N倍频后的第三时钟信号，其中，N为大于1的整数；
并行/串行变换部，其用于接收上述并行数据信号，并与上述第三时钟信号同步来将上述并行数据信号变换为上述串行数据信号；
分频器，其用于接收上述第三时钟信号，并生成对该时钟信号进行N分频后的第四时钟信号；以及
选择器，其用于接收上述第一时钟信号和第四时钟信号，并根据所提供的控制信号来选择性地输出上述第一时钟信号和第四时钟信号中的任意一方作为上述第二时钟信号。
2.根据权利要求1所述的半导体集成电路，其特征在于，
上述时钟生成电路的传输特性根据所提供的控制信号而变化。
3.一种半导体集成电路，其接收并行数据信号和第一时钟信号，并输出串行数据信号和第二时钟信号，其特征在于，包括：
时钟生成电路，其用于接收上述第一时钟信号，并生成将该时钟信号N倍频后的第三时钟信号，其中，N为大于1的整数；和
并行/串行变换部，其用于接收上述并行数据信号，并与上述第三时钟信号同步来将上述并行数据信号变换为上述串行数据信号，
上述时钟生成电路的传输特性根据所提供的控制信号而变化。
4.一种半导体集成电路，其接收并行数据信号和第一时钟信号，并输出串行数据信号和第二时钟信号，其特征在于，包括：
第一时钟生成电路，其用于接收上述第一时钟信号，并生成对该时钟信号进行X/Y倍频后的第三时钟信号，其中X、Y为自然数且X≠Y；
换算器，其用于接收上述并行数据信号，并与上述第三时钟信号同步来将该并行数据信号变换为新的并行数据信号；
第二时钟生成电路，其用于接收上述第三时钟信号并生成将该时钟信号N倍频后的第四时钟信号，其中N为大于1的整数；以及
并行/串行变换部，其用于接收上述新的并行数据信号，并与上述第四时钟信号同步来将该新的并行数据信号变换为上述串行数据信号。
5.根据权利要求4所述的半导体集成电路，其特征在于，
上述第一时钟生成电路的通频带根据所提供的控制信号而变化。
6.根据权利要求4所述的半导体集成电路，其特征在于，
上述并行数据是图像数据，
上述换算器在标准清晰度和高清晰度之间对上述图像数据进行格式变换。
7.根据权利要求4所述的半导体集成电路，其特征在于，
上述第二时钟生成电路的传输特性根据所提供的控制信号而变化。
8.根据权利要求4和7中任意一项所述的半导体集成电路，其特征在于，包括：
分频器，用于接收上述第四时钟信号，并生成对该时钟信号进行N分频后的第五时钟信号；和
选择器，用于接收上述第三时钟信号和第五时钟信号，并根据所提供的控制信号来选择性地输出上述第三时钟信号和第五时钟信号中的任意一方作为上述第二时钟信号。
9.根据权利要求1、3和5中任意一项所述的半导体集成电路，其特征在于，
上述串行数据信号和上述第二时钟信号按照DVI标准或HDMI标准。
10.一种发送装置，具有权利要求1、3和5中的任意一项所述的半导体集成电路，其特征在于，包括：
数据生成电路，其用于生成输入到上述半导体集成电路的上述并行数据信号和上述第一时钟信号；和
控制电路，其根据关于接收从上述半导体集成电路输出的上述串行数据信号和上述第二时钟信号的接收装置的信息来生成输入到上述半导体集成电路的上述控制信号。
11.根据权利要求10所述的发送装置，其特征在于，
上述控制电路从上述接收装置取得上述信息。
12.根据权利要求10所述的发送装置，其特征在于，
上述信息包括：用于识别上述接收装置的制造者的信息。
13.一种发送装置，其具有权利要求5所述的半导体集成电路，其特征在于，包括：
数据生成电路，用于生成输入到上述半导体集成电路的上述并行数据信号和上述第一时钟信号；和
控制电路，用于生成输入到上述半导体集成电路的上述控制信号，其中，
上述数据生成电路按照由上述控制电路进行的控制来切换上述第一时钟信号的频率，
上述控制电路按照对上述数据生成电路指示上述第一时钟信号的频率切换的定时，来将上述控制信号切换为与该切换后的频率相对应的控制信号。
CN2007800297868A 2006-08-10 2007-07-31 半导体集成电路和具有该电路的发送装置 Expired - Fee Related CN101502036B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006218429 2006-08-10
JP218429/2006 2006-08-10
PCT/JP2007/065006 WO2008018325A1 (fr) 2006-08-10 2007-07-31 Circuit intégré à semi-conducteur et dispositif de transmission le comprenant

Publications (2)

Publication Number Publication Date
CN101502036A true CN101502036A (zh) 2009-08-05
CN101502036B CN101502036B (zh) 2013-03-27

Family

ID=39032859

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007800297868A Expired - Fee Related CN101502036B (zh) 2006-08-10 2007-07-31 半导体集成电路和具有该电路的发送装置

Country Status (4)

Country Link
US (1) US8004433B2 (zh)
JP (1) JP4625865B2 (zh)
CN (1) CN101502036B (zh)
WO (1) WO2008018325A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104079755A (zh) * 2013-03-29 2014-10-01 京瓷办公信息系统株式会社 半导体集成电路、信息处理装置以及图像形成装置
CN110389618A (zh) * 2018-04-17 2019-10-29 爱思开海力士有限公司 发送电路、使用发送电路的半导体装置和半导体系统

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8063986B2 (en) * 2007-06-04 2011-11-22 Himax Technologies Limited Audio clock regenerator with precisely tracking mechanism
JP5564230B2 (ja) * 2009-10-09 2014-07-30 ピーエスフォー ルクスコ エスエイアールエル 積層型半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5974464A (en) * 1995-10-06 1999-10-26 Silicon Image, Inc. System for high speed serial video signal transmission using DC-balanced coding
JP2002314970A (ja) 2001-04-10 2002-10-25 Thine Electronics Inc デジタル画像伝送装置
JP2003102034A (ja) * 2001-09-21 2003-04-04 Mega Chips Corp インターフェース装置
JP2005051558A (ja) * 2003-07-29 2005-02-24 Matsushita Electric Ind Co Ltd 送信装置、受信装置、及び送受信システム
CN100542277C (zh) * 2005-09-21 2009-09-16 康佳集团股份有限公司 视频信号远程传输的方法
JP4827611B2 (ja) * 2006-05-23 2011-11-30 ローム株式会社 シリアルインタフェイス装置、画像形成装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104079755A (zh) * 2013-03-29 2014-10-01 京瓷办公信息系统株式会社 半导体集成电路、信息处理装置以及图像形成装置
CN104079755B (zh) * 2013-03-29 2017-04-26 京瓷办公信息系统株式会社 半导体集成电路、信息处理装置以及图像形成装置
CN110389618A (zh) * 2018-04-17 2019-10-29 爱思开海力士有限公司 发送电路、使用发送电路的半导体装置和半导体系统
CN110389618B (zh) * 2018-04-17 2023-11-07 爱思开海力士有限公司 发送电路、使用发送电路的半导体装置和半导体系统

Also Published As

Publication number Publication date
WO2008018325A1 (fr) 2008-02-14
JP4625865B2 (ja) 2011-02-02
JPWO2008018325A1 (ja) 2009-12-24
US8004433B2 (en) 2011-08-23
CN101502036B (zh) 2013-03-27
US20100245663A1 (en) 2010-09-30

Similar Documents

Publication Publication Date Title
TWI410791B (zh) 用以傳送及接收複數個資料位元的裝置與方法
US7675439B2 (en) Serial/parallel data conversion apparatus and method thereof
US5864250A (en) Non-servo clock and data recovery circuit and method
US20090167366A1 (en) Audio clock regenerator with precise parameter transformer
CN101459504B (zh) 通信系统、接收装置和接收方法
US8170168B2 (en) Clock data recovery circuit
JP3465227B2 (ja) 電話端末装置
CN101868948B (zh) 时钟控制电路以及发送机
KR101024425B1 (ko) 전송 시스템, 수신 장치, 시험 장치 및 테스트 헤드
CN101502036B (zh) 半导体集成电路和具有该电路的发送装置
US6943595B2 (en) Synchronization circuit
EP1239627B1 (en) Clock/Data recovery circuit
US7180343B2 (en) Apparatus for synchronizing clock using source synchronous clock in optical transmission system
US7194057B2 (en) System and method of oversampling high speed clock/data recovery
CN112306932B (zh) 一种接口协议复用的方法及芯片
US20080122666A1 (en) Transmission device and electronic apparatus with self-diagnostic function, and self-diagnostic method for use therein
EP1113616B1 (en) Method for recovering a clock signal in a telecommunications system and circuit thereof
JP2005033451A (ja) 映像信号伝送システム及び方法並びに送信装置及び受信装置
KR101298806B1 (ko) 다수의 이더넷 물리층 인터페이스를 지원하는 클럭 운용 방법 및 그 장치
KR20100042456A (ko) 멀티미디어 소스에서의 클록 생성 방법 및 데이터 전송 방법
KR101272886B1 (ko) 클록 정보와 함께 데이터를 전송하는 방법 및 장치
KR100617957B1 (ko) 역방향 데이터 샘플링 방법 및 이를 이용한 역방향 데이터샘플링 회로
JP2005079984A (ja) 映像信号伝送方法
JP2007312321A (ja) シリアル・パラレル変換用の半導体集積回路
US7426651B2 (en) System and method for encoding independent clock using communication system reference clock

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20130327

Termination date: 20150731

EXPY Termination of patent right or utility model