JP4827611B2 - シリアルインタフェイス装置、画像形成装置 - Google Patents

Description

本発明は、複数の入力バス幅を持つシリアルインタフェイス装置に関するものである。

ディジタルスチルカメラやディジタルビデオカメラ、或いは、スキャナ装置などの画像形成装置において、撮像センサモジュールで得られる撮像信号（画素信号）は、一般に、撮像センサモジュールの近傍に配設されたシリアルインタフェイス装置にパラレル入力され、ここで所定の画像処理を施された後、その処理結果のみが中央演算処理装置（以下では、ＣＰＵ［Central Processing Unit］と呼ぶ）に対してシリアル出力される。

なお、近年では、上記の撮像センサモジュールとして、出力バス幅の異なる複数の出力フォーマット（例えば、ＹＵＶ出力形式やＲＡＷ出力形式）を備えたものが存在する。そのため、シリアルインタフェイス装置としても、複数の入力バス幅を持ち、上記いずれの出力フォーマットにも対応可能な汎用性の高い製品が求められている。

図４は、シリアルインタフェイス装置の一従来例を示すブロック図であり、ここでは、８ビットまたは１２ビットのパラレルデータＤＡＴＡが入力されるものとする。

本従来例のシリアルインタフェイス装置において、ラインメモリブロック１０２に対する撮像信号ＤＡＴＡのライト処理は、第１クロック信号ＰＣＬＫに基づいて、８ビットずつまたは１２ビットずつパラレルに実施される。

一方、ラインメモリリードブロック１０３による撮像信号ＤＡＴＡのリード処理は、格納された撮像信号ＤＡＴＡが８ビットであるか１２ビットであるかに依ることなく、第２クロック信号ＦＣＬＫに基づいて、８ビットずつパラレルに実施される。

従って、ラインメモリブロック１０２に８ビットの撮像信号ＤＡＴＡが格納されている場合には、第２クロック信号ＦＣＬＫの１パルス毎に、８ビットの撮像信号ＤＡＴＡが逐一リードされる形となるが、１２ビットの撮像信号ＤＡＴＡが格納されている場合には、例えば、第２クロック信号ＦＣＬＫの１パルス目で、１番目の撮像信号ＤＡＴＡの下位８ビット分［７：０］がリードされ、第２クロック信号ＦＣＬＫの２パルス目で、１番目の撮像信号ＤＡＴＡの上位４ビット分［１１：８］と２番目の撮像信号ＤＡＴＡの下位４ビット分［３：０］とが併せてリードされ、第２クロック信号ＦＣＬＫの３パルス目で、２番目の撮像信号ＤＡＴＡの上位８ビット分［１１：４］がリードされる形となる。

なお、上記第２クロック信号ＦＣＬＫは、第１クロック信号ＰＣＬＫをＰＬＬ［Phase Locked Loop］回路１０６で８逓倍した後、さらに、分周回路１０７で１／８に分周することにより得られるクロック信号である。すなわち、第２クロック信号ＦＣＬＫは、第１クロック信号ＰＣＬＫと実質的に同一のクロック信号であると言える。

一方、パラレル／シリアル変換ブロック１０４（以下、Ｐ／Ｓブロック１０４と呼ぶ）では、ラインメモリリードブロック１０３で読み出された８ビットのパラレルデータＰＤＡＴＡが１ビットのシリアルデータＳＤＡＴＡに変換される。このとき、Ｐ／Ｓブロック１０４は、第１クロック信号ＰＣＬＫを８逓倍した第３クロック信号ＰＬＬＣＬＫに基づいて、上記の変換処理を行う。

上記から分かるように、本従来例のシリアルインタフェイス装置は、第１クロック信号ＰＣＬＫからＰ／Ｓブロック１０４の駆動に必要な第３クロック信号ＰＬＬＣＬＫを生成するＰＬＬ回路１０６の逓倍数を８ビット入力に適合した値（すなわち８逓倍）としたまま、これを流用する形で１２ビット入力にも対応すべく、撮像信号ＤＡＴＡの一時的な格納手段としてラインメモリブロック１０２を用いた構成と言うことができる。

図５は、シリアルインタフェイス装置の別の一従来例を示すブロック図であり、ここでも、８ビットまたは１２ビットの撮像信号ＤＡＴＡが入力されるものとする。

本従来例のシリアルインタフェイス装置は、８ビット入力に対応するための第１回路群（Ｐ／Ｓブロック２０４ａ（８ビット→１ビット）、ＰＬＬ回路２０６ａ（８逓倍）、分周回路２０７ａ（１／８分周））と、１２ビット入力に対応するための第２回路群（Ｐ／Ｓブロック２０４ｂ（１２ビット→１ビット）、ＰＬＬ回路２０６ｂ（１２逓倍）、分周回路２０７ｂ（１／１２分周））と、を並列に有して成り、入力される撮像信号ＤＡＴＡが８ビットであるか１２ビットであるかに応じて、スイッチ２０８〜２１１の信号系統を切り替えることにより、上記２系統の回路群を選択的に用いる構成とされている。

なお、上記に関連するその他の従来技術としては、例えば、特許文献１〜２を挙げることができる。
特開２０００−８２４２８５号公報 特開平１０−２８９０３２号公報

確かに、図４〜図５に示したシリアルインタフェイス装置であれば、入力される撮像信号ＤＡＴＡのビット数に依ることなく、これを１ビットのシリアルデータＳＤＡＴＡに変換して、後段の装置に転送することが可能である。

しかしながら、図４に示したシリアルインタフェイス装置では、Ｐ／Ｓブロック１０４でのパラレル／シリアル変換処理に必要な第３クロック信号ＰＬＬＣＬＫが常に第１クロック信号ＰＣＬＫを８逓倍することで生成されており、延いては、ラインメモリリードブロック１０３でのリード処理に必要な第２クロック信号ＦＣＬＫが常に第１クロック信号ＰＣＬＫと同一の周波数を有する形となっていた。

そのため、入力された撮像信号ＤＡＴＡが８ビットであれば、特段支障は生じないが、入力された撮像信号ＤＡＴＡが１２ビットである場合には、そのシリアル変換処理を第１クロック信号ＰＣＬＫの１パルス毎に完了することができないため、入力された撮像信号ＤＡＴＡの未変換部分を蓄えておく手段として、レイアウト的に大きな面積を占有するラインメモリブロック１０２を用いねばならなかった。

また、図４に示したシリアルインタフェイス装置では、入力された撮像信号ＤＡＴＡが１２ビットである場合、その入力期間（Ｘ）に対して、１．５倍もの長さのシリアル出力期間（１．５Ｘ）が必要となっていた。そのため、当該シリアルインタフェイス装置を先述の画像形成装置に適用した場合には、図６に示すように、前後のシリアルデータＳＤＡＴＡの出力期間が重複することを回避するために、撮像信号ＤＡＴＡのブランキング期間Ｔ（入力禁止期間）を本来よりも長めに設定しなければならず、撮像信号ＤＡＴＡの高速転送を阻害する形となっていた。

一方、図５に示したシリアルインタフェイス装置では、上記の課題は生じないものの、８ビット入力と１２ビット入力に各々対応するための回路群（特に、高速で動作するＰ／Ｓブロック）を別系統で設けねばならないため、装置規模やコストを不要に増大させる要因となっていた。

なお、特許文献１の従来技術は、あくまで、送信側でも受信側でもＰＬＬ回路を備えて成るＬＶＤＳシステムにおいて、その転送レートを情報量に変更する技術に関するものであり、本願発明とは、何ら類似点を有しないものである。

また、特許文献２の従来技術は、あくまで、基準クロック信号の周波数と入力クロック信号の周波数とを比較して、その逓倍数設定を自動判別する技術に関するものであり、本願発明とは、何ら類似点を有しないものである。

本発明は、上記の問題点に鑑み、装置規模やコストを不要に増大させることなく、バス幅の異なるパラレル入力にも柔軟に対応することが可能なシリアルインタフェイス装置、並びに、これを用いた画像形成装置を提供することを目的とする。

上記目的を達成するために、本発明に係るシリアルインタフェイス装置は、第１クロック信号に基づいて、ｍビットまたはｎビット（ｍ＜ｎ）のパラレルデータが書き込まれるＦＩＦＯ部と；第２クロック信号に基づいて、前記ＦＩＦＯ部に書き込まれたパラレルデータをｍビットずつ読み出すＦＩＦＯリード部と；第３クロック信号に基づいて、前記ＦＩＦＯリード部で読み出されたｍビットのパラレルデータを１ビットのシリアルデータに変換するパラレル／シリアル変換部と；第１クロック信号をｍ逓倍またはｎ逓倍して第３クロック信号を生成するＰＬＬ回路と；第３クロック信号を１／ｍに分周して第２クロック信号を生成する分周回路と；を有して成るシリアルインタフェイス装置であって、前記ＰＬＬ回路の逓倍数は、前記ＦＩＦＯ部に書き込まれるパラレルデータのビット数に応じて可変制御される構成（第１の構成）とされている。

なお、上記第１の構成から成るシリアルインタフェイス装置は、第３クロック信号に基づいて、前記パラレル／シリアル変換部で生成されたシリアルデータを低電圧差動型シリアル信号に変換し、これを装置外部に送出する低電圧差動伝送ドライバ部を有して成る構成（第２の構成）にするとよい。

また、上記第２の構成から成るシリアルインタフェイス装置は、第１クロック信号に基づいて、装置外部からパラレル入力される撮像信号に所定の画像処理を施し、これを前記ＦＩＦＯ部に書き込む画像処理部を有して成る構成（第３の構成）にするとよい。

また、本発明に係る画像形成装置は、撮像信号を生成する撮像センサと、前記撮像センサからパラレル入力される撮像信号を低電圧差動型シリアル信号に変換するシリアルインタフェイス装置と、前記シリアルインタフェイス装置から前記低電圧差動型シリアル信号が入力される中央演算処理装置と、を有して成る画像形成装置であって、前記シリアルインタフェイス装置として、上記第３の構成から成るシリアルインタフェイス装置を有して成る構成（第４の構成）とされている。

なお、上記第４の構成から成る画像形成装置において、前記中央演算処理装置は、前記シリアルインタフェイス装置を構成するＰＬＬ回路の逓倍数を前記撮像センサの出力フォーマットに応じて可変制御する構成（第５の構成）にするとよい。

本発明に係るシリアルインタフェイス装置、並びに、これを用いた画像形成装置であれば、装置規模やコストを不要に増大させることなく、バス幅の異なるパラレル入力にも柔軟に対応することが可能となる。

図１は、本発明に係る画像形成装置の一実施形態を示すブロック図である。なお、本発明の適用対象となる画像形成装置の一例としては、ディジタルスチルカメラやディジタルビデオカメラ（カメラ機能を搭載したＰＤＡ［Personal Digital/Data Assistants］や携帯電話端末などを含む）、或いは、スキャナ装置などを挙げることができる。

図１に示すように、本実施形態の画像形成装置は、撮像センサモジュール１と、高速シリアルインタフェイス装置２（以下、シリアルＩ／Ｆ２と呼ぶ）と、中央演算処理装置３（以下、ＣＰＵ［Central Processing Unit］３と呼ぶ）と、を有して成る。

撮像センサモジュール１は、ＣＣＤ［Charge Coupled Devices］イメージセンサやＣＭＯＳ［Complementary Metal Oxide Semiconductor］イメージセンサを用いて、被写体から得られる光学信号を電気信号に変換することにより、その出力フォーマットに準じた撮像信号ＤＡＴＡを生成する手段である。なお、本実施形態の撮像センサモジュール１は、その出力フォーマットとして、ＹＵＶ出力形式（Ｙ／色差コンポーネント出力形式）とＲＡＷ形式を選択可能な構成とされている。

上記のＹＵＶ出力形式とは、輝度信号（Ｙ）、輝度信号と青色成分との差（Ｕ）、輝度信号と赤色成分との差（Ｖ）という３つの情報で画素毎の色を表現する出力形式のことであり、撮像センサモジュール１の出力フォーマットとして、ＹＵＶ出力形式が選択されているときには、一般に８ビットの撮像信号ＤＡＴＡがシリアルＩ／Ｆ２に対してパラレル転送される形となる。

一方、上記のＲＡＷ出力形式とは、撮像センサモジュール１の内部で一切信号処理されていない生のデータ、つまり、ＣＣＤイメージセンサやＣＭＯＳイメージセンサなどの撮像素子から得られた電気信号を単純にディジタル化したものをダイレクトに送出する出力形式のことであり、撮像センサモジュール１の出力フォーマットとして、ＲＡＷ出力形式が選択されているときには、一般に１２ビットの撮像信号ＤＡＴＡがシリアルＩ／Ｆ２に対してパラレル転送される形となる。

また、撮像センサモジュール１は、上記した撮像信号ＤＡＴＡのほか、フレーム同期信号（垂直同期信号ＶＳ及び水平同期信号ＨＳ）や第１クロック信号ＰＣＬＫについても、シリアルＩ／Ｆ２にその供給を行うものとされている。

シリアルＩ／Ｆ２は、撮像センサモジュール１の近傍に配設され、撮像センサモジュール１からパラレル入力される撮像信号ＤＡＴＡに高速画像処理を施した後、その処理結果のみを低電圧差動型シリアル信号（Ｃ＋、Ｃ−、Ｄ＋、Ｄ−）として、ＣＰＵ３に転送する手段である。このような差動出力形式のシリアルＩ／Ｆ２を用いることにより、ノイズや不要輻射を低減するとともに、撮像センサモジュール１からＣＰＵ３への信号伝送経路を削減し、システムレイアウトの自由度を高めることが可能となる。

ＣＰＵ３は、シリアルＩ／Ｆ２から低電圧差動型シリアル信号の入力を受けて、その表示処理や記録処理を制御する手段である。また、ＣＰＵ３は、ユーザ操作等に応じて、撮像センサモジュール１の出力形式を切り替える手段としても機能する。さらに、ＣＰＵ３は、後ほど詳述するが、シリアルＩ／Ｆ２を構成するＰＬＬ［Phase Locked Loop］回路２６の逓倍数を撮像センサモジュール１の出力フォーマットに応じて可変制御する手段として機能する。

次に、シリアルＩ／Ｆ２の内部構成について、より詳細な説明を行う。

図１に示す通り、本実施形態のシリアルＩ／Ｆ２は、カメラブロック２１と、ＦＩＦＯ［First-In First-Out］ブロック２２と、ＦＩＦＯリードブロック２３と、パラレル／シリアル変換ブロック２４（以下、Ｐ／Ｓ［Parallel/Serial］ブロック２４と呼ぶ）と、ＬＶＤＳ［Low Voltage Differential Signaling］ドライバブロック２５と、ＰＬＬ回路２６と、分周回路２７と、を有して成る。

カメラブロック２１は、第１クロック信号ＰＣＬＫに基づいて、撮像センサモジュール１からパラレル入力される撮像信号ＤＡＴＡに所定の画像処理を施し、これをＦＩＦＯブロック２２に書き込む画像処理手段である。なお、上記の画像処理の一例としては、フレームの必要な部分だけを切り取るトリミング処理や、フレーム同期信号ＶＳ、ＨＳの極性整合処理などを挙げることができる。

ＦＩＦＯブロック２２は、第１クロック信号ＰＣＬＫに基づいて、カメラブロック２１で画像処理が施された８ビットまたは１２ビットの撮像信号ＤＡＴＡが書き込まれる一時記憶手段である。

ＦＩＦＯリードブロック２３は、第２クロック信号ＦＣＬＫに基づいて、ＦＩＦＯブロック２２に書き込まれた撮像信号ＤＡＴＡを８ビットずつ読み出す手段である。なお、ＦＩＦＯリードブロック２３での具体的なリード処理については、後ほど詳細な説明を行うことにする。

Ｐ／Ｓブロック２４は、第３クロック信号ＰＬＬＣＬＫ（＝ＳＣＬＫ）に基づいて、ＦＩＦＯリード部２３で読み出された８ビットのパラレルデータＰＤＡＴＡを１ビットのシリアルデータＳＤＡＴＡに変換する手段である。

ＬＶＤＳドライバブロック２５は、第３クロック信号ＳＣＬＫ（＝ＰＬＬＣＬＫ）に基づいて、Ｐ／Ｓブロック２４で生成されたシリアルデータＳＤＡＴＡを低電圧差動型シリアル信号（Ｃ＋、Ｃ−、Ｄ＋、Ｄ−）に変換し、これをＣＰＵ３に送出する手段である。

ＰＬＬ回路２６は、第１クロック信号ＰＣＬＫを８逓倍または１２逓倍して第３クロック信号ＰＬＬＣＬＫ（＝ＳＣＬＫ）を生成する手段であり、その逓倍数は、ＣＰＵ３からの指示に基づき、ＦＩＦＯブロック２２に書き込まれる撮像信号ＤＡＴＡのビット数（すなわち、撮像センサモジュール１の出力フォーマット）に応じて可変制御される構成とされている。

本実施形態に即して、より具体的に述べると、撮像センサモジュール１の出力フォーマットがＹＵＶ出力形式とされており、シリアルＩ／Ｆ２に対して、８ビットの撮像信号ＤＡＴＡが入力されている場合には、ＰＬＬ回路２６の逓倍数が８ビット入力に適合した値（８逓倍）に設定される。一方、撮像センサモジュール１の出力フォーマットがＲＡＷ出力形式とされており、シリアルＩ／Ｆ２に対して１２ビットの撮像信号ＤＡＴＡが入力されている場合には、ＰＬＬ回路２６の逓倍数が１２ビット入力に適合した値（１２逓倍）に設定される。

分周回路２７は、第３クロック信号ＰＬＬＣＬＫ（＝ＳＣＬＫ）を１／８に分周して第２クロック信号ＦＣＬＫを生成する手段である。すなわち、シリアルＩ／Ｆ２に対して、８ビットの撮像信号ＤＡＴＡが入力されている場合、第２クロック信号ＦＣＬＫは、第１クロック信号ＰＣＬＫと実質的に同一のクロック信号となる。一方、シリアルＩ／Ｆ２に対して、１２ビットの撮像信号ＤＡＴＡが入力されている場合、第２クロック信号ＦＣＬＫは、第１クロック信号ＰＣＬＫの１．５倍の周波数を有するクロック信号となる。

次に、上記構成から成るシリアルＩ／Ｆ２の動作について詳細に説明する。

まず、図２を参照しながら、８ビット入力時におけるＦＩＦＯブロック２２のリード／ライト動作について、詳細な説明を行う。

図２は、８ビット入力時におけるＦＩＦＯブロック２２のリード／ライト動作を説明するための図である。

撮像センサモジュール１から８ビットの撮像信号ＤＡＴＡが入力される場合、ＦＩＦＯブロック２２へのライト動作としては、図２（ａ）に示すように、第１クロック信号ＰＣＬＫの１パルス毎に、８ビットの撮像信号ＤＡＴＡ［７：０］がＦＩＦＯブロック２２に逐一書き込まれる形となる。

一方、ＦＩＦＯブロック２２からのリード動作では、図２（ｂ）に示すように、第２クロック信号ＦＣＬＫの１パルス毎に、８ビットのパラレルデータＰＤＡＴＡとして、ＦＩＦＯブロック２２に書き込まれた８ビットの撮像信号ＤＡＴＡ［７：０］が余すことなく読み出される形となる。

そして、Ｐ／Ｓブロック２４では、第１クロック信号ＰＣＬＫを８逓倍することにより得られる第３クロック信号ＰＬＬＣＬＫに基づいて、８ビットのパラレルデータＰＤＡＴＡが１ビットのシリアルデータＳＤＡＴＡに変換される。

次に、図３を参照しながら、１２ビット入力時におけるＦＩＦＯブロック２２のリード／ライト動作について、詳細な説明を行う。

図３は、１２ビット入力時におけるＦＩＦＯブロック２２のリード／ライト動作を説明するための図である。

撮像センサモジュール１から１２ビットの撮像信号ＤＡＴＡが入力される場合、ＦＩＦＯブロック２２へのライト動作としては、図３（ａ）に示すように、第１クロック信号ＰＣＬＫの１パルス毎に、１２ビットの撮像信号ＤＡＴＡ［１１：０］がＦＩＦＯブロック２２に逐一書き込まれる形となる。

一方、ＦＩＦＯブロック２２からのリード動作では、図３（ｂ）に示すように、第２クロック信号ＦＣＬＫの１パルス毎に、８ビットのパラレルデータＰＤＡＴＡとして、ＦＩＦＯブロック２２に書き込まれた撮像信号ＤＡＴＡ［１１：０］が８ビットずつ読み出される形となる。

本実施形態に即して具体的に述べると、第２クロック信号ＦＣＬＫの１パルス目で、１番目の撮像信号ＤＡＴＡの下位８ビット分Ｄ１［７：０］がリードされ、第２クロック信号ＦＣＬＫの２パルス目で、２番目の撮像信号ＤＡＴＡの下位８ビット分Ｄ２［７：０］がリードされ、第２クロック信号ＦＣＬＫの３パルス目で、１番目の撮像信号ＤＡＴＡの上位４ビット分Ｄ１［１１：８］と２番目の撮像信号ＤＡＴＡの上位４ビット分Ｄ２［１１：８］とが併せてリードされる形となる。

ここで、第２クロック信号ＦＣＬＫが常に第１クロック信号ＰＣＬＫと同一の周波数を有していた従来構成（先出の図４を参照）では、撮像信号ＤＡＴＡの格納手段としてラインメモリブロックを要したが、本実施形態のシリアルＩ／Ｆ２では、１２ビット入力に際して、ＰＬＬ回路２６の逓倍数が８逓倍から１２逓倍に切り替えられるため、第２クロック信号ＦＣＬＫは、図３（ｂ）に示すように、第１クロック信号ＰＣＬＫの１．５倍の周波数を有するクロック信号となっており、ＦＩＦＯリードブロック２３では、２画素分の１２ビット撮像信号ＤＡＴＡが３つの８ビットパラレルデータＰＤＡＴＡに分割して遅滞なく読み出される形となるので、上記のラインメモリブロックを用いる必要がない。

そして、Ｐ／Ｓブロック２４では、第１クロック信号ＰＣＬＫを１２逓倍することにより得られる第３クロック信号ＰＬＬＣＬＫに基づいて、８ビットのパラレルデータＰＤＡＴＡが１ビットのシリアルデータＳＤＡＴＡに変換される。

上記したように、本実施形態のシリアルＩ／Ｆ２は、第１クロック信号ＰＣＬＫに基づいて、８ビットまたは１２ビットの撮像信号ＤＡＴＡが書き込まれるＦＩＦＯブロック２２と；第２クロック信号ＦＣＬＫに基づいて、ＦＩＦＯブロック２２に書き込まれた撮像信号ＤＡＴＡを８ビットずつ読み出すＦＩＦＯリードブロック２３と；第３クロック信号ＰＬＬＣＬＫに基づいて、ＦＩＦＯリードブロック２３で読み出された８ビットのパラレルデータＰＤＡＴＡを１ビットのシリアルデータＳＤＡＴＡに変換するＰ／Ｓブロック２４と；第１クロック信号ＰＣＬＫを８逓倍または１２逓倍して第３クロック信号ＰＬＬＣＬＫを生成するＰＬＬ回路２６と；第３クロック信号ＰＬＬＣＬＫを１／８に分周して第２クロック信号ＦＣＬＫを生成する分周回路２７と；を有して成る高速シリアルインタフェイス装置であって、ＰＬＬ回路２６の逓倍数は、ＦＩＦＯブロック２２に書き込まれる撮像信号ＤＡＴＡのビット数に応じて可変制御される構成とされている。

このように、ＰＬＬ回路２６の逓倍数を入力バス幅によって制御し、送信プロトコルを一定のバス幅に維持する構成であれば、高速で動作するＰ／Ｓブロック２４を入力バス幅毎に複数持つ必要がなく、また、レイアウト的に大きな面積を要するラインメモリも不要となるので、装置規模やコストを不要に増大させることなく、バス幅の異なるパラレル入力にも柔軟に対応することが可能となる。また、ラインメモリを用いないので、図６を用いて説明した入力ブランキング期間に対する制約も不要となる。

なお、上記の実施形態では、画像形成装置に搭載されるシリアルインタフェイス装置に本発明を適用した場合を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、その他の用途に用いられるシリアルインタフェイス装置にも広く適用することが可能である。

また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

例えば、上記実施形態では、シリアルインタフェイス装置に８ビットまたは１２ビットのパラレルデータが入力される場合を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、その入力バス幅は任意に設計変更が可能である。また、上記した入力バス幅の選択数に関しても、上記実施形態の２種類に限定されるものではなく、３種類以上の入力バス幅を適宜切り替えることが可能な構成としても構わない。

例えば、ｍビット、ｎビット、ｘビット（ｍ＜ｎ＜ｘ）の撮像信号ＤＡＴＡが入力される場合には、ＦＩＦＯリードブロック２３、Ｐ／Ｓブロック２４、及び、分周回路２７を上記実施形態と同様、ｍビット入力に適合した構成としておき、ＰＬＬ回路２６についてのみ、その逓倍数をｍ逓倍、ｎ逓倍、ｘ逓倍に適宜切替え可能な構成とすればよい。

本発明は、複数の入力バス幅を持つシリアルインタフェイス装置の小型化やコスト削減を図る上で有用な技術であり、例えば、ディジタルスチルカメラやディジタルビデオカメラ、或いは、スキャナ装置などの画像形成装置に搭載されるシリアルインタフェイス装置に好適な技術である。

は、本発明に係る画像形成装置の一実施形態を示すブロック図である。 は、８ビット入力時におけるＦＩＦＯブロック２２のリード／ライト動作を説明するための図である。 は、１２ビット入力時におけるＦＩＦＯブロック２２のリード／ライト動作を説明するための図である。 は、シリアルインタフェイス装置の一従来例を示すブロック図である。 は、シリアルインタフェイス装置の別の一従来例を示すブロック図である。 は、８ビット入力の回路を流用した場合の課題を説明するための図である。

符号の説明

１ 撮像センサモジュール
２ 高速シリアルインタフェイス装置（シリアルＩ／Ｆ）
３ 中央演算処理装置（ＣＰＵ）
２１ カメラブロック
２２ ＦＩＦＯブロック
２３ ＦＩＦＯリードブロック
２４ パラレル／シリアル変換ブロック（Ｐ／Ｓブロック）
２５ ＬＶＤＳドライバブロック
２６ ＰＬＬ回路
２７ 分周回路

Claims (5)

1. 第１クロック信号に基づいて、ｍビットまたはｎビット（ｍ＜ｎ）のパラレルデータが書き込まれるＦＩＦＯ部と；第２クロック信号に基づいて、前記ＦＩＦＯ部に書き込まれたパラレルデータをｍビットずつ読み出すＦＩＦＯリード部と；第３クロック信号に基づいて、前記ＦＩＦＯリード部で読み出されたｍビットのパラレルデータを１ビットのシリアルデータに変換するパラレル／シリアル変換部と；第１クロック信号をｍ逓倍またはｎ逓倍して第３クロック信号を生成するＰＬＬ回路と；第３クロック信号を１／ｍに分周して第２クロック信号を生成する分周回路と；を有して成るシリアルインタフェイス装置であって、
   前記ＰＬＬ回路の逓倍数は、前記ＦＩＦＯ部に書き込まれるパラレルデータのビット数に応じて、前記ビット数がｍビットのときにはｍ逓倍となり、前記ビット数がｎビットのときにはｎ逓倍となるように可変制御され、
   前記ＦＩＦＯリード部は、前記ＦＩＦＯ部に書き込まれるパラレルデータのビット数に応じて、前記ビット数がｍビットのときには第１クロック信号の１倍の周波数で動作し、前記ビット数がｎビットのときには第１クロック信号のｎ／ｍ倍の周波数で動作することを特徴とするシリアルインタフェイス装置。
2. 第３クロック信号に基づいて、前記パラレル／シリアル変換部で生成されたシリアルデータを低電圧差動型シリアル信号に変換し、これを装置外部に送出する低電圧差動伝送ドライバ部を有して成ることを特徴とする請求項１に記載のシリアルインタフェイス装置。
3. 第１クロック信号に基づいて、装置外部からパラレル入力される撮像信号に所定の画像処理を施し、これを前記ＦＩＦＯ部に書き込む画像処理部を有して成ることを特徴とする請求項２に記載のシリアルインタフェイス装置。
4. 撮像信号を生成する撮像センサと、前記撮像センサからパラレル入力される撮像信号を低電圧差動型シリアル信号に変換するシリアルインタフェイス装置と、前記シリアルインタフェイス装置から前記低電圧差動型シリアル信号が入力される中央演算処理装置と、を有して成る画像形成装置であって、前記シリアルインタフェイス装置として、請求項３に記載のシリアルインタフェイス装置を有して成ることを特徴とする画像形成装置。
5. 前記中央演算処理装置は、前記シリアルインタフェイス装置を構成するＰＬＬ回路の逓倍数を前記撮像センサの出力フォーマットに応じて可変制御することを特徴とする請求項４に記載の画像形成装置。

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