CN101826877B

CN101826877B - 多位宽数据串行转换装置

Info

Publication number: CN101826877B
Application number: CN2010101762894A
Authority: CN
Inventors: 李广; 李运海
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2010-05-14
Filing date: 2010-05-14
Publication date: 2012-06-27
Anticipated expiration: 2030-05-14
Also published as: CN101826877A

Abstract

本发明提供一种多位宽数据串行转换装置，包括：数字逻辑模块，接收八的偶数倍并行数据或十的偶数倍并行数据，在串口速率选择信号、位宽选择信号和时钟信号的控制下，将八的偶数倍并行数据转换为十六位并行数据或将十的偶数倍并行数据转换为二十位并行数据；PLL模块，在串口速率选择信号和位宽选择信号的控制下，由参考时钟信号产生时钟信号，时钟信号包括采样时钟信号和同步时钟信号；第一串行转换模块，在采样时钟信号和同步时钟信号的控制下，将二十位并行数据转换为四位并行数据，或，将十六位并行数据转换为四位并行数据。该装置利用简单的逻辑门和触发器实现数据的串行转换，无需FIFO电路，结构简单。

Description

多位宽数据串行转换装置

技术领域

本发明涉及串行数据转换技术领域，特别涉及一种多位宽数据串行转换装置。

背景技术

在高速串行器和解串器(HSS，High Speed Serializer and Deserializer)系统中，信号往往是通过电容或者变压器耦合传输的，在极端的长0长1情况下发送数据时，交流耦合由于不能保持信号电平时间过长会导致信号电平衰落。这样在串行器和解串器的接收端会造成工作点的漂移，同时由于数据缺少转换，会影响时钟数据恢复(CDR，Clock and Date Recovery)电路的正常工作。

为了克服以上问题，在光纤通讯和千兆以太网中，广泛采用了8B/10B分组编码。8B/10B保证了直流平衡，通过限制长0长1保证了数据的转换。同时由于在系统中引入8B/10B分组编码，串行器和解串器的并口位宽需要同时满足8bit和10bit的要求。

但是，由于传统的串行器和解串器模拟发送器中，并口位宽为8bit，需要满足8B/10B要求时，一般需要增加一个数字先进先出(FIFO，First In First Out)实现10bit到8bit的转换，再将8bit数字送入模拟发送器实现并串转换，这样增加了数字设计的难度，增大了芯片面积。

发明内容

本发明实施例提供一种多位宽数据串行转换装置，能够实现数据的串行转换，无需FIFO电路，结构简单。

本发明实施例提供一种多位宽数据串行转换装置，包括：数字逻辑模块、PLL模块和第一串行转换模块；

所述数字逻辑模块，接收八的偶数倍并行数据或十的偶数倍并行数据，用于在串口速率选择信号、位宽选择信号和时钟信号的控制下，将八的偶数倍并行数据转换为十六位并行数据或将十的偶数倍并行数据转换为二十位并行数据；所述串口速率选择信号根据设定的串口速率进行设置；所述位宽选择信号，根据接收的八的偶数倍并行数据或十的偶数倍并行数据的位数进行设置；

所述PLL模块，用于在所述串口速率选择信号和位宽选择信号的控制下，由参考时钟信号产生所述时钟信号，所述时钟信号包括采样时钟信号和同步时钟信号；

所述第一串行转换模块，用于在所述采样时钟信号和同步时钟信号的控制下，将所述二十位并行数据转换为四位并行数据，或，将所述十六位并行数据转换为四位并行数据。

以上技术方案提供的多位宽数据串行转换装置通过位宽选择信号的控制可以将8或10的偶数倍数据转换为高速4位并行数据进行输出。该装置利用简单的逻辑门和触发器即可实现数据的串行转换，无需FIFO电路，结构简单。

附图说明

图1是本发明提供的多位宽数据串行转换装置实施例一示意图；

图2是本发明实施例提供的第一串行转换模块的结构图；

图3是本发明实施例提供的数据采样单元的结构图；

图4是本发明实施例提供的数据生成单元的结构图；

图5是本发明当TXDIN为20位并行数据时时钟和数据对应的时序图；

图6是本发明当TXDIN为16位并行数据时时钟和数据对应的时序图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

参见图1，该图为本发明提供的多位宽数据串行转换装置实施例一示意图。

本实施例提供的多位宽数据串行转换装置包括：数字逻辑模块101、锁相环PLL模块102和第一串行转换模块103。

所述数字逻辑模块101，接收八的偶数倍并行数据或十的偶数倍并行数据，用于在串口速率选择信号、位宽选择信号和时钟信号的控制下，将八的偶数倍并行数据转换为十六位并行数据或将十的偶数倍并行数据转换为二十位并行数据；所述串口速率选择信号根据设定的串口速率进行设置；所述位宽选择信号，根据接收的八或十的偶数倍并行数据的位数进行设置；

所述PLL模块102，用于在所述串口速率选择信号和位宽选择信号的控制下，由参考时钟信号产生所述时钟信号，包括采样时钟信号和同步时钟信号；

所述第一串行转换模块103，用于在所述采样时钟信号和同步时钟信号的控制下，将所述二十位并行数据转换为四位并行数据，或，将所述十六位并行数据转换为四位并行数据；

所述占空比选择信号，当所述数字逻辑模块输出的是二十位并行数据时，用于产生占空比为20％的占空比信号；当所述数字逻辑模块输出的是十六位并行数据时，用于产生占空比为25％的占空比信号；

所述采样时钟信号，用于控制所述二十位并行数据的高十位和低十位在不同的时刻被采样；还用于控制所述十六位并行数据的高八位和低八位在不同的时刻被采样；

所述同步时钟信号，用于对所述四位并行数据进行同步。

如图1所示，数字逻辑模块101，接收多位宽数据DATA、串口速率选择信号RATESEL、位宽选择信号BITCTRL和PLL模块的脉冲信号TXCLK1和TXCLK2，用于在上述信号的控制下，将多位宽数据DATA转换为16位或20位数据。

需要说明的是，多位宽数据DATA可以是8的偶数倍并行数据或者是10的偶数倍并行数据，最宽可以是40位数据，例如，可以是32位并行数据、48位并行数据、16位并行数据或8位并行数据；也可以是40位并行数据、20位并行数据或10位并行数据。

当DATA的位数是10的偶数倍时，数字逻辑模块101将40位并行数据转换为20位并行数据进行输出。当DATA的位数是8的偶数倍数据时，数字逻辑模块101将32位并行数据转换为16位并行数据进行输出。

下面介绍串口速率选择信号RATESEL和位宽选择信号BITCTRL。

串口速率选择信号RATESEL用于控制选择相应的输出串口速率，包括全速，半速和四分之一速率。

位宽选择信号BITCTRL用于选择相应的位宽，包括选择8、10、16、20、32或40位的并行数据，同时控制PLL选择相应的工作时钟。

串口速率选择信号RATESEL和位宽选择信号BITCTRL具体的功能可以参见表1。

PLL模块，接收参考时钟信号REFCLK、串口速率选择信号RATESEL和位宽选择信号BITCTRL，用于产生采样时钟信号CLKSAMP、同步时钟信号CLKIN和占空比选择信号CLKDCD。

REFCLK为PLL的输入参考时钟；由参考时钟REFCLK作为基准来产生采样时钟信号CLKSAMP、同步时钟信号CLKIN和占空比选择信号CLKDCD。

下面结合表1介绍以上几个信号的作用。

从表1中可以看出，当TXDATA为20位并行数据时，BITCTRL设置为0，当TXDATA为16位并行数据时，BITCTRL设置为1。

下面结合图2对第一串行转换模块进行详细描述。

参见图2，该图为本发明实施例提供的第一串行转换模块的结构图。

其中，第一串行转换模块包括数据采样单元100、数据生成单元200和数据同步单元300。

数据采样单元100的输入信号包括：数据信号TXDATA和采样时钟信号CLKSAMP。

其中，数据信号TXDATA是数字逻辑模块的输出信号。数据信号TXDATA可以为20位数据，也可以为16为数据。采样时钟信号CLKSAMP是PLL模块输出的时钟信号。

当数据信号TXDATA是20位数据时，用TXDATA<1:20>表示。

采样时钟信号CLKSAMP控制20位数据信号TXDATA<1:20>的采样，在CLKSAMP的上升沿，将TXDATA<1:20>的高十位打出；在CLKSAMP的下降沿，将TXDATA<1:20>的低十位打出。

下面结合图3介绍数据采样单元实现20位数据的采样。

参见图3，该图为本发明实施例提供的数据采样单元的结构图。

如图3所示，20位并行数据信号TXDATA<1:20>的高8位送给D触发器301、第九位和第十位分别送给D触发器302和D触发器306、低10位送给D触发器306。

需要说明的是D触发器301包括8个D触发器组成的，每个D触发器接收一位数据信号，8个D触发器共接收8位数据。图3中为了简化电路结构图，只是以一个D触发器301代表。D触发器301输出高8位采样数据TXDIN<1:8>。类似地，D触发器306包括10个D触发器，每个D触发器接收一位数据信号，10个D触发器共接收10位数据。D触发器306输出低10位采样数据TXDIN<11:20>。

CLKSAMP输入到D触发器301、D触发器302、D触发器304和D触发器306的脉冲CK端。

D触发器302、D触发器304和D触发器306的输出端Q分别连接D触发器303、D触发器305和D触发器307的输入端D。

CLKSAMP经过第一反相器310取反后的信号CLKSAMPB输入到D触发器303、D触发器305和D触发器307的脉冲CK端。

D触发器303的输入端D和输出端Q分别连接第一二选一选通门308的A端和B端。

第一二选一选通门308的选通控制端连接位宽控制信号BITCTRL。

D触发器305的输入端D和输出端Q分别连接第二二选一选通门309的A端和B端。

第二二选一选通门309的选通控制端连接位宽控制信号BITCTRL。

为了实现应用于不同位宽的工作，在设计数据采样电路时对输入TXDATA<9>和TXDATA<10>两个数据进行了处理，该两位数据的输出由BITCTRL<0>控制后输出，具体功能如下：

输入并行20位数据信号时，位宽控制信号BITCTRL为0，则第一二选一选通门308和第二二选一选通门309选择A路(即TXDATA<9>和TXDATA<10>由CLKSAMP上升沿打出的数据)输出到总线上。这样保证了TXDATA<1:10>由CLKSAMP的上升沿打出，TXDATA<11:20>由CLKSAMP的下降沿打出。

下面继续结合图3介绍数据采样单元实现16位数据的采样，与20位数据的采样的原理基本相同，下面仅介绍与20位数据不同的部分。

由于输入的TXDATA是20位数据，因此16位有效数据占TXDATA的高16位，低4位为无效数据。

需要说明的是，本发明所有的实施例中<1:8>指的是20位数据中的高8位数据，类似地，<9:16>指的是20位数据中的高9位到高16位。因此，20位数据中有16位数据为有效数据时，<1:16>是有效数据，<17:20>是无效数据。

当输入并行16位数据时，位宽控制信号BITCTRL为1，则第一二选一选通门308和第二二选一选通门309选择B路(即TXDATA<9>和TXDATA<10>由CLKSAMP下降沿打出的数据)输出到总线上，这样保证了TXDATA<1:8>由CLKSAMP的上升沿打出，TXDATA<9:20>由CLKSAMP的下降沿打出。

下面结合图4和图2详细介绍数据生成单元。

参见图4，该图为本发明实施例提供的数据生成单元的结构图。

从图2中可以看出，数据采样单元100输出的20位数据或16位数据输给数据生成单元200。

数据生成单元200，用于将接收的20位并行数据或16位并行数据转换为4位并行数据，并将4位并行数据发送给数据同步单元300。

数据同步单元300，用于将4位并行数据进行时钟同步输出。

从图2可以看出，数据同步单元300包括4个D触发器，每个D触发器对应4位并行数据中的一位数据。4个D触发器的输入端D分别连接MUX(多路复用)电路的输出MTD<1>、MTD<2>、MTD<3>和MTD<4>；4个D触发器的脉冲CK端分别均连接同步时钟信号CLKINI，同步时钟信号CLKINI有同步时钟信号CLKIN经过驱动单元驱动后获得。4个D触发器分别输出的数据为DAP<1>、DAP<2>、DAP<3>和DAP<4>，这4位并行数据在时钟上是相同的。

从图2可以看出，数据生成单元200包括四个MUX电路，从上至下依次为第一MUX电路、第二MUX电路、第三MUX电路和第四MUX电路。

下面以数据采样单元100输出的是20位并行数据为例进行介绍，16位并行数据的区别点将另行介绍。

当TXDIN为20位并行数据时，其中的第1、第5、第9、第13、第17位数据作为第一MUX电路的输入，如图2中的TXDIN<1，5，9，13，17>；第2、第6、第10、第14和第18位数据作为第二MUX电路的输入，如图2中的TXDIN<2，6，10，14，18>；第3、第7、第11、第15和第19位数据作为第三MUX电路的输入，如图2中的TXDIN<3，7，11，15，19>；第4、第8、第12、第16和第20位数据作为第四MUX电路的输入，如图2中的TXDIN<4，8，12，16，20>。

可以理解的是，当TXDIN为16位并行数据时，没有第17、第18、第19和第20位数据。

由于第一MUX电路、第二MUX电路、第三MUX电路和第四MUX电路内部结构是相同的，工作原理也相同，因此仅以第一MUX电路为例进行介绍。

如图4所示的第一MUX电路内部结构图。MUX电路相当于一个选通门，在预定的脉冲时刻下将对应的数据输出。

第一MUX电路包括五个选通门，分别是第一选通门401a、第二选通门402a、第三选通门403a、第四选通门404a和第五选通门405a。

以上五个选通门的输入信号依次为TXDIN<1>、TXDIN<5>、TXDIN<9>、TXDIN<13>和TXDIN<17>。

以上五个选通门的选通控制端依次连接脉冲控制信号D1CK<1>N、D1CK<2>N、D1CK<3>N、D1CK<4>N和D1CK<5>N。当上述脉冲控制信号D1CK<1>N、D1CK<2>N、D1CK<3>N、D1CK<4>N和D1CK<5>N为高电平时，对应的选通门的输入信号被选通输出至总线MTD<1>上。例如，当脉冲控制信号D1CK<1>N为高电平时，第一选通门401a将其输入信号TXDIN<1>输出至MTD<1>上。

下面结合图4详细介绍上述脉冲控制信号的由来。

脉冲控制信号产生电路包括五个D触发器，分别是第一D触发器401、第二D触发器402、第三触发器403、第四触发器404和第五触发器405。

同步时钟信号CLKIN作为五个D触发器的脉冲信号，连接每个D触发器的脉冲CK端。

占空比选择信号CLKDCD作为第一D触发器401的输入信号，连接第一D触发器的输入端D。

前四个D触发器的Q输出端和QN输出端均连接一个反相器，例如第一D触发器401的Q端经过反相器输出的信号为D1CK<1>N，QN端经过反相器输出的信号为D1CK<1>。由于电路结构是相同的，依次类推，第二D触发器402经过反相器后输出的信号为D1CK<2>N和D1CK<2>；第三D触发器403经过反相器后输出的信号为D1CK<3>N和D1CK<3>；第四D触发器404经过反相器后输出的信号为D1CK<4>N和D1CK<4>。

需要说明的是，第五D触发器的Q输出端连接第三二选一选通门406的B端，第三二选一选通门406的A端连接VDD。第五D触发器的QN输出端连接第四二选一选通门407的A端，第四二选一选通门407的B端接地GND。

第三二选一选通门406和第四二选一选通门407的选通控制端连接位宽选择信号BITCTRL。

第三二选一选通门406和第四二选一选通门407的输出信号分别为D1CK<5>N和D1CK<5>。

需要说明的是，前一个D触发器的QN输出端经过反相器输出的信号作为下一个D触发器的输入端信号，作用是为了实现脉冲控制信号的移位。

如图4所示，第一D触发器401的QN输出端经过反相器输出的信号D1CK<1>连接第二D触发器402的输入端D；第二D触发器402的QN输出端经过反相器输出的信号D1CK<2>连接第三D触发器403的输入端D；第三D触发器403的QN输出端经过反相器输出的信号D1CK<3>连接第四D触发器404的输入端D；第四D触发器404的QN输出端经过反相器输出的信号D1CK<4>连接第五D触发器405的输入端D。

从图2中可以看出，每个MUX电路都连接脉冲控制信号D1CK<1>N、D1CK<2>N、D1CK<3>N、D1CK<4>N和D1CK<5>N，即图2中的D1CK<1:5>。

脉冲控制信号D1CK<1:5>用于控制MUX电路选通输入信号输出到总线MTD上。

第一MUX电路在脉冲控制信号D1CK<1:5>的控制下依次选通TXDIN<1，5，9，13，17>中的1、5、7、13、17位数据输出至MTD<1>总线上。

参见图5，该图为当TXDIN为20位并行数据时时钟和数据对应的时序图。

从图5中可以看出，脉冲控制信号D1CK<1>、D1CK<2>、D1CK<3>、D1CK<4>和D1CK<5>的高电平是逐渐移位的。例如，在脉冲控制信号D1CK<1>为高电平时，其反向信号D1CK<1>N为低电平，对应的图4中第一选通门401a导通，因此，TXDIN<1>被输出至总线MTD<1>上。以此类推，当D1CK<2>为高电平时，TXDIN<2>被输出至总线MTD<1>上；当D1CK<3>为高电平时，TXDIN<3>被输出至总线MTD<1>上；当D1CK<4>为高电平时，TXDIN<4>被输出至总线MTD<1>上；当D1CK<5>为高电平时，TXDIN<5>被输出至总线MTD<1>上。

其他MUX电路的内部结构与第一MUX电路的内部结构相同，工作原理也相同，以此类推，在此不再赘述。

以上是20位并行数据转换为4位并行数据的情况，下面介绍应用图2-图4所述的电路如何实现16位并行数据转换为4位并行数据的情况。具体可以通过控制图4中的第三二选一选通门406和第四二选一选通门407来实现。

当TXDIN是20位并行数据时，TXDIN<17>是有效数据，因此，第三二选一选通门406和第四二选一选通门407作为选通门要选通，位宽控制信号BITCTRL为1，D1CK<5>和D1CK<5>N有输出，从而使第五选通门405a导通，TXDIN<17>被输出至总线MTD<1>上。

当TXDIN是16位并行数据时，TXDIN<17>是无效数据，因此，第三二选一选通门406和第四二选一选通门407作为选通门要关闭，位宽控制信号BITCTRL为0，D1CK<5>和D1CK<5>N不输出，从而使第五选通门405a关闭，TXDIN<17>不会被输出至总线MTD<1>上。即，当TXDIN是16位并行数据时，脉冲控制信号D1CK只有4路，分别为D1CK<1>、D1CK<2>、D1CK<3>、D1CK<4>。

需要说明的是，当TXDIN是20位并行数据时，D1CK<1:5>为占空比为20％的320MHz信号，时钟和数据的时序关系如图5所示，脉冲控制信号D1CK<1:5>N为低电平时并行数据被输出至总线上，且低电平宽度为625ps，用来产生速率为1.6Gbps的4位并行数据。

当TXDIN是16位并行数据时，D1CK<1:5>为占空比为25％的400MHz信号，时钟和数据的时序关系如图6所示，脉冲控制信号D1CK<1:4>N为低电平时并行数据被输出至总线上，且低电平宽度为625ps，用来产生速率为1.6Gbps的4位并行数据。

本发明实施例提供的多位宽数据串行转换装置通过位宽选择信号的控制可以将8或10的偶数倍数据转换为高速4位并行数据进行输出。该装置利用简单的逻辑门和触发器即可实现数据的串行转换，无需FIFO电路，结构简单。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims

1.一种多位宽数据串行转换装置，其特征在于，包括：数字逻辑模块、PLL模块和第一串行转换模块；

2.根据权利要求1所述的装置，其特征在于，当所述数字逻辑模块输出的是二十位并行数据时，用于产生占空比为20％的占空比信号；当所述数字逻辑模块输出的是十六位并行数据时，用于产生占空比为25％的占空比信号。

3.根据权利要求2所述的装置，其特征在于，所述PLL模块，还用于产生占空比选择信号；

所述第一串行转换模块包括数据采样单元、数据生成单元和数据同步单元；

所述数据采样单元，用于在所述采样时钟信号的上升沿，将所述二十位并行数据的高十位输出至所述数据生成单元，或将所述十六位并行数据的高八位输出至所述数据生成单元；在所述采样时钟信号的下降沿，将所述二十位并行数据的低十位输出至所述数据生成单元，或将所述十六位并行数据的低八位输出至所述数据生成单元；

所述数据生成单元，用于在所述占空比选择信号的控制下，将所述二十位并行数据或十六位并行数据转换为四位并行数据输出至所述数据同步单元；

所述数据同步单元，用于在所述同步时钟信号的控制下，将所述四位并行数据同步后输出。

4.根据权利要求3所述的装置，其特征在于，所述数据生成单元包括四个相同的MUX电路，当所述数据采样单元输出的是二十位并行数据时，每个MUX电路的控制端连接由所述占空比选择信号产生的五路脉冲控制信号，四个MUX电路的输入端分别连接二十位并行数据中的五位数据，所述每个MUX电路在所述脉冲控制信号的控制下将所述五位数据依次输出。

5.根据权利要求3所述的装置，其特征在于，所述数据生成单元包括四个相同的MUX电路，当所述数据采样单元输出的是十六位并行数据时，每个MUX电路的控制端连接由所述占空比选择信号产生的四路脉冲控制信号，四个MUX电路的输入端分别连接十六位并行数据中的四位数据，所述每个MUX电路在所述脉冲控制信号的控制下将所述四位数据依次输出。

6.根据权利要求3所述的装置，其特征在于，所述数据同步单元包括四个D触发器，所述数据生成单元输出的四位并行数据分别输入四个D触发器的输入端，所述四个D触发器的脉冲端均连接所述同步时钟信号，所述四个D触发器的输出端输出同步后的四位并行数据。