CN106209067B - 一种接口复用的接收电路 - Google Patents

Abstract

本发明提供一种接口复用的接收电路，通过轨到轨输入放大级电路接收低共模低幅度的差分输入信号或者高共模电平的差分输入信号，具有很大的输入范围，可以很好的保证MIPI或LVDS标准的电平的准确接收；并且根据所述轨到轨输入放大级电路接收信号的种类不同，其串行转并行电路接收的时钟信号也将随之而改变，以实现符合不同标准的信号输出，进而实现了接口的复用；同时，所述接口复用的接收电路，无需冗余电路以实现不同标准信号的接收、放大和转换，因此节约了芯片的面积，有利于降低成本。

Description

一种接口复用的接收电路

技术领域

本发明涉及接口复用技术领域，特别涉及一种接口复用的接收电路。

背景技术

在现有技术中，LVDS(Low Voltage Differential Signaling，低压差分信号)，是一种接口类型，其接收前端系统结构如图1所示；LVDS协议要求输入高速信号共模为1.1～1.4V，输入阻抗为80～125欧姆，需要以每7位串行Bit为一个Byte进行解析，并且是高位先出(MSB first out)。

而MIPI(Mobile Industry Processor Interface，移动产业处理器接口)也一种接口类型，其接收前端系统结构如图2所示；MIPI协议要求输入高速信号共模为70～330mV，输入阻抗为80～125欧姆，需要以每8位串行Bit为一个Byte进行解析，并且是低位先出(LSBfirst out)。

随着芯片工艺的尺寸越来越小，工作电压越来越低，功耗也越来越小，因此在接口电路中对低共模低幅度接收电路的需求越来越大；但是实际应用中，往往又需要此芯片为能够兼容传统的共模电平较高的接收电路。因此，提供一种能够实现接口复用且不增加芯片面积的接收电路是亟待解决的问题。

发明内容

本发明提供一种接口复用的接收电路，以解决现有技术中缺少能够实现接口复用且不增加芯片面积的接收电路的问题。

为实现所述目的，本申请提供的技术方案如下：

一种接口复用的接收电路，包括：输入缓冲放大电路和串行转并行电路；所述输入缓冲放大电路包括：轨到轨输入放大级电路和差分转单端电路；其中：

所述轨到轨输入放大级电路用于接收低共模低幅度的差分输入信号或者高共模电平的差分输入信号，并对接收的差分输入信号进行放大；

所述差分转单端电路用于对所述轨到轨输入放大级电路放大后的差分输入信号进行进一步放大，并转换为数字信号；

所述串行转并行电路用于接收第一时钟信号、第二时钟信号和所述数字信号，并根据所述第一时钟信号和所述第二时钟信号将串行的所述数字信号转换为并行信号输出；

当所述轨到轨输入放大级电路用于接收低共模低幅度的差分输入信号时，所述第一时钟信号为MIPI时钟通道输出的快速时钟信号，其频率为数据率的一半，所述第二时钟信号为所述第一时钟信号的4分频信号；

当所述轨到轨输入放大级电路用于接收高共模电平的差分输入信号时，所述第一时钟信号为锁相环输出的快速时钟信号，所述第二时钟信号为所述第一时钟信号的7分频信号。

优选的，所述轨到轨输入放大级电路包括：第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第一电阻、第二电阻、第三电阻、第一电流源和第二电流源；其中：

所述第一电流源的正极与电源相连；所述第一电流源的负极与所述第一PMOS晶体管和所述第二PMOS晶体管的源级相连；

所述第一PMOS晶体管的栅极与所述第一NMOS晶体管的栅极及第一电阻的一端相连，连接点为所述轨到轨输入放大级电路的第一输入端；

所述第二PMOS晶体管的栅极与所述第二NMOS晶体管的栅极及第一电阻的另一端相连，连接点为所述轨到轨输入放大级电路的第二输入端；

所述第一NMOS晶体管的源级和所述第二NMOS晶体管的源级相连，连接点通过所述第二电流源接地；

所述第一NMOS晶体管的漏极与所述第三PMOS晶体管的栅极、所述第四PMOS晶体管的栅极和漏极相连；

所述第二NMOS晶体管的漏极与所述第六PMOS晶体管的栅极、所述第五PMOS晶体管的栅极和漏极相连；

所述第三PMOS晶体管的源级、所述第四PMOS晶体管的源级、所述第五PMOS晶体管的源级及所述第六PMOS晶体管的源级均与所述电源相连；

所述第三PMOS晶体管的漏极、所述第二电阻的一端、所述第三NMOS晶体管的漏极及所述第二PMOS晶体管的漏极相连，连接点为所述轨到轨输入放大级电路的第一输出端；

所述第六PMOS晶体管的漏极、所述第三电阻的一端、所述第四NMOS晶体管的漏极及所述第一PMOS晶体管的漏极相连，连接点为所述轨到轨输入放大级电路的第二输出端；

所述第二电阻的另一端与所述第三NMOS晶体管的栅极相连；所述第三NMOS晶体管的源级接地；

所述第三电阻的另一端与所述第四NMOS晶体管的栅极相连；所述第四NMOS晶体管的源级接地。

优选的，所述差分转单端电路包括：第七PMOS晶体管、第八PMOS晶体管、第九PMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管及第三电流源；其中：

所述第七PMOS晶体管的源级、所述第八PMOS晶体管的源级及所述第九PMOS晶体管的源级均与电源相连；

所述第七PMOS晶体管的栅极和漏极与所述第八PMOS晶体管的栅极及所述第五NMOS晶体管的漏极相连；

所述第五NMOS晶体管的栅极与所述轨到轨输入放大级电路的第二输出端相连；

所述第八PMOS晶体管的漏极、所述第六NMOS晶体管的漏极、所述第九PMOS晶体管的栅极及所述第七NMOS晶体管的栅极相连；

所述第六NMOS晶体管的栅极与所述轨到轨输入放大级电路的第一输出端相连；

所述第五NMOS晶体管的源级和所述第六NMOS晶体管的源级相连，连接点通过所述第三电流源接地；

所述第九PMOS晶体管的漏极及所述第七NMOS晶体管的漏极相连，连接点为所述差分转单端电路的输出端；

所述第七NMOS晶体管的源级接地。

优选的，所述串行转并行电路包括：非门、七个复用器及十八个D触发器；其中，七个复用器分别为第一复用器至第七复用器，十八个D触发器分别为第一D触发器至第十八D触发器；

第一D触发器的D端与第二D触发器的D端相连，连接点为所述串行转并行电路的输入端；

第一D触发器、第三D触发器至第十D触发器的脉冲端接收所述第一时钟信号；

第二D触发器的脉冲端通过非门接收所述第一时钟信号；

第十一D触发器至第十八D触发器的脉冲端接收所述第二时钟信号；

第三D触发器的D端与第一D触发器的Q端相连；

第二D触发器的Q端与第一复用器的0输入端相连；

第一复用器的1输入端、第二复用器的0输入端、第三D触发器的Q端及第十一D触发器的D端相连；

第一复用器的输出端与第四D触发器的D端相连；

第四D触发器的Q端与第二复用器的1输入端、第三复用器的0输入端及第十二D触发器的D端相连；

第三复用器的1输入端、第四复用器的0输入端、第五D触发器的Q端及第十三D触发器的D端相连；

第二复用器的输出端与第五D触发器的D端相连；

第三复用器的输出端与第六D触发器的D端相连；

第六D触发器的Q端与第四复用器的1输入端、第五复用器的0输入端及第十四D触发器的D端相连；

第五复用器的1输入端、第六复用器的0输入端、第七D触发器的Q端及第十五D触发器的D端相连；

第四复用器的输出端与第七D触发器的D端相连；

第五复用器的输出端与第八D触发器的D端相连；

第八D触发器的Q端与第六复用器的1输入端、第七复用器的0输入端及第十六D触发器的D端相连；

第七复用器的1输入端、第九D触发器的Q端及第十七D触发器的D端相连；

第六复用器的输出端与第九D触发器的D端相连；

第七复用器的输出端与第十D触发器的D端相连；

第十D触发器的Q端与第十八D触发器的D端相连。

优选的，当所述轨到轨输入放大级电路用于接收低共模低幅度的差分输入信号时，所述串行转并行电路的输出信号为：

MIPI_Byte[7:0]＝{Byte[7]，Byte[6]，Byte[5]，Byte[4]，Byte[3]，Byte[2]，Byte[1]，Byte[0]}；

其中，Byte[7]为第十二D触发器的Q端的输出值；Byte[6]为第十一D触发器的Q端的输出值；Byte[5]为第十四D触发器的Q端的输出值；Byte[4]为第十三D触发器的Q端的输出值；Byte[3]为第十六D触发器的Q端的输出值；Byte[2]为第十五D触发器的Q端的输出值；Byte[1]为第十八D触发器的Q端的输出值；Byte[0]为第十七D触发器的Q端的输出值。

优选的，当所述轨到轨输入放大级电路用于接收高共模电平的差分输入信号时，所述串行转并行电路的输出信号为：

LVDS_Byte[6:0]＝{Byte[0]，Byte[3]，Byte[2]，Byte[5]，Byte[4]，Byte[7]，Byte[6]}；

其中，Byte[7]为第十二D触发器的Q端的输出值；Byte[6]为第十一D触发器的Q端的输出值；Byte[5]为第十四D触发器的Q端的输出值；Byte[4]为第十三D触发器的Q端的输出值；Byte[3]为第十六D触发器的Q端的输出值；Byte[2]为第十五D触发器的Q端的输出值；Byte[0]为第十七D触发器的Q端的输出值。

本发明提供的所述接口复用的接收电路，通过轨到轨输入放大级电路接收低共模低幅度的差分输入信号或者高共模电平的差分输入信号，具有很大的输入范围，可以很好的保证MIPI或LVDS标准的电平的准确接收；并且根据所述轨到轨输入放大级电路接收信号的种类不同，其串行转并行电路接收的时钟信号也将随之而改变，以实现符合不同标准的信号输出，进而实现了接口的复用；同时，所述接口复用的接收电路，无需冗余电路以实现不同标准信号的接收、放大和转换，因此节约了芯片的面积，有利于降低成本。

附图说明

为了更清楚地说明本发明实施例或现有技术内的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述内的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术提供的LVDS接收电路的电路图；

图2是现有技术提供的MIPI接收电路的电路图；

图3是本发明实施例提供的接口复用的接收电路的结构示意图；

图4是本发明另一实施例提供的接口复用的接收电路的电路图；

图5是本发明另一实施例提供的MIPI标准下串行转并行电路的工作电路图；

图6是本发明另一实施例提供的LVDS标准下串行转并行电路的工作电路图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

本发明提供一种接口复用的接收电路，以解决现有技术中缺少能够实现接口复用且不增加芯片面积的接收电路的问题。

具体的，所述接口复用的接收电路，如图3所示，包括：输入缓冲放大电路100和串行转并行电路200；输入缓冲放大电路100包括：轨到轨输入放大级电路101和差分转单端电路102；

具体的工作原理为：

轨到轨输入放大级电路101用于接收低共模低幅度的差分输入信号或者高共模电平的差分输入信号，并对接收的差分输入信号进行放大；

差分转单端电路102用于对轨到轨输入放大级电路101放大后的差分输入信号进行进一步放大，并转换为数字信号；

串行转并行电路200用于接收第一时钟信号、第二时钟信号和所述数字信号，并根据所述第一时钟信号和所述第二时钟信号将串行的所述数字信号转换为并行信号输出；

当轨到轨输入放大级电路101用于接收低共模低幅度的差分输入信号时，所述第一时钟信号为MIPI时钟通道输出的快速时钟信号，其频率为数据率(Data Rate)的一半，所述第二时钟信号为所述第一时钟信号的4分频信号；

当轨到轨输入放大级电路101用于接收高共模电平的差分输入信号时，所述第一时钟信号为锁相环输出的快速时钟信号，所述第二时钟信号为所述第一时钟信号的7分频信号。

本实施例提供的所述接口复用的接收电路，通过轨到轨输入放大级电路101接收低共模低幅度的差分输入信号或者高共模电平的差分输入信号，具有很大的输入范围，可以很好的保证MIPI或LVDS标准的电平的准确接收；并且根据轨到轨输入放大级电路101接收信号的种类不同，其串行转并行电路200接收的时钟信号也将随之而改变，以实现符合不同标准的信号输出，进而实现了接口的复用；同时，所述接口复用的接收电路，无需冗余电路以实现不同标准信号的接收、放大和转换，因此节约了芯片的面积，有利于降低成本。

本发明另一具体的实施例中，如图4所示，所述轨到轨输入放大级电路包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3、第四PMOS晶体管P4、第五PMOS晶体管P5、第六PMOS晶体管P6、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3、第四NMOS晶体管N4、第一电阻R1、第二电阻R2、第三电阻R3、第一电流源U1和第二电流源U2；其中：

第一电流源U1的正极与电源相连；第一电流源U1的负极与第一PMOS晶体管P1和第二PMOS晶体管P2的源级相连；

第一PMOS晶体管P1的栅极与第一NMOS晶体管N1的栅极及第一电阻R1的一端相连，连接点为所述轨到轨输入放大级电路的第一输入端，接收差分输入信号中的一个信号in；

第二PMOS晶体管P2的栅极与第二NMOS晶体管N2的栅极及第一电阻R1的另一端相连，连接点为所述轨到轨输入放大级电路的第二输入端，接收差分输入信号中的一个信号ip；

第一NMOS晶体管N1的源级和第二NMOS晶体管N2的源级相连，连接点通过第二电流源U2接地；

第一NMOS晶体管N1的漏极与第三PMOS晶体管P3的栅极、第四PMOS晶体管P4的栅极和漏极相连；

第二NMOS晶体管N2的漏极与第六PMOS晶体管P6的栅极、第五PMOS晶体管P5的栅极和漏极相连；

第三PMOS晶体管P3的源级、第四PMOS晶体管P4的源级、第五PMOS晶体管P5的源级及第六PMOS晶体管P6的源级均与电源相连；

第三PMOS晶体管P3的漏极、第二电阻R2的一端、第三NMOS晶体管N3的漏极及第二PMOS晶体管P2的漏极相连，连接点为所述轨到轨输入放大级电路的第一输出端；

第六PMOS晶体管P6的漏极、第三电阻R3的一端、第四NMOS晶体管N4的漏极及第一PMOS晶体管P1的漏极相连，连接点为所述轨到轨输入放大级电路的第二输出端；

第二电阻R2的另一端与第三NMOS晶体管N3的栅极相连；第三NMOS晶体管N3的源级接地；

第三电阻R3的另一端与第四NMOS晶体管N4的栅极相连；第四NMOS晶体管N4的源级接地。

优选的，如图4所示，所述差分转单端电路包括：第七PMOS晶体管P7、第八PMOS晶体管P8、第九PMOS晶体管P9、第五NMOS晶体管N5、第六NMOS晶体管N6、第七NMOS晶体管N7及第三电流源U3；其中：

第七PMOS晶体管P7的源级、第八PMOS晶体管P8的源级及第九PMOS晶体管P9的源级均与电源相连；

第七PMOS晶体管P7的栅极和漏极与第八PMOS晶体管P8的栅极及第五NMOS晶体管N5的漏极相连；

第五NMOS晶体管N5的栅极与所述轨到轨输入放大级电路的第二输出端相连；

第八PMOS晶体管P8的漏极、第六NMOS晶体管N6的漏极、第九PMOS晶体管P9的栅极及第七NMOS晶体管N7的栅极相连；

第六NMOS晶体管N6的栅极与所述轨到轨输入放大级电路的第一输出端相连；

第五NMOS晶体管N5的源级和第六NMOS晶体管N6的源级相连，连接点通过第三电流源U3接地；

第九PMOS晶体管P9的漏极及第七NMOS晶体管N7的漏极相连，连接点为所述差分转单端电路的输出端；

第七NMOS晶体管N7的源级接地。

优选的，如图4所示，所述串行转并行电路包括：非门、七个复用器及十八个D触发器；其中，七个复用器分别为第一复用器MUX1至第七复用器MUX7，十八个D触发器分别为第一D触发器DFF1至第十八D触发器DFF18；

第一D触发器DFF1的D端与第二D触发器DFF2的D端相连，连接点为所述串行转并行电路的输入端；

第一D触发器DFF1、第三D触发器DFF3至第十D触发器DFF10的脉冲端接收所述第一时钟信号；

第二D触发器DFF2的脉冲端通过非门接收所述第一时钟信号；

第十一D触发器DFF11至第十八D触发器DFF18的脉冲端接收所述第二时钟信号；

第三D触发器DFF3的D端与第一D触发器DFF1的Q端相连；

第二D触发器DFF2的Q端与第一复用器MUX1的0输入端相连；

第一复用器MUX1的1输入端、第二复用器MUX2的0输入端、第三D触发器DFF3的Q端及第十一D触发器DFF11的D端相连；

第一复用器MUX1的输出端与第四D触发器DFF4的D端相连；

第四D触发器DFF4的Q端与第二复用器MUX2的1输入端、第三复用器MUX3的0输入端及第十二D触发器DFF12的D端相连；

第三复用器MUX3的1输入端、第四复用器MUX4的0输入端、第五D触发器DFF5的Q端及第十三D触发器DFF13的D端相连；

第二复用器MUX2的输出端与第五D触发器DFF5的D端相连；

第三复用器MUX3的输出端与第六D触发器DFF6的D端相连；

第六D触发器DFF6的Q端与第四复用器MUX4的1输入端、第五复用器MUX5的0输入端及第十四D触发器DFF14的D端相连；

第五复用器MUX5的1输入端、第六复用器MUX6的0输入端、第七D触发器DFF7的Q端及第十五D触发器DFF15的D端相连；

第四复用器MUX4的输出端与第七D触发器DFF7的D端相连；

第五复用器MUX5的输出端与第八D触发器DFF8的D端相连；

第八D触发器DFF8的Q端与第六复用器MUX6的1输入端、第七复用器MUX7的0输入端及第十六D触发器DFF16的D端相连；

第七复用器MUX7的1输入端、第九D触发器DFF9的Q端及第十七D触发器DFF17的D端相连；

第六复用器MUX6的输出端与第九D触发器DFF9的D端相连；

第七复用器MUX7的输出端与第十D触发器DFF10的D端相连；

第十D触发器DFF10的Q端与第十八D触发器DFF18的D端相连。

具体的工作原理为：

如图4所示，包括输入缓冲放大电路(Input Buffer)和串行转并行电路(Serial-to-Parallel)。

其中的输入缓冲放大包括：轨到轨(Rail-to-Rail)输入放大级电路和差分转单端电路(Differential-to-Single)。轨到轨(Rail-to-Rail)输入放大级电路有很大的输入范围，可以很好的保证MIPI和LVDS标准的电平的准确接收；差分转单端电路把差分输入信号进一步放大，并转换成数字信号，便于串行转并行电路的接收。

串行转并行电路用于将输入的串行信号seri_din转化为并行信号Byte[7:0]。

当所述接口复用的接收电路作为MIPI及其他低共模低幅度的接收器时，第一时钟信号ckp为MIPI时钟通道送来的快速时钟，其频率为数据率(Data Rate)的一半，第二时钟信号wclk为第一时钟信号ckp的4分频，用第一时钟信号ckp的上升沿和下降沿同时采样串行数据，最后用第一时钟信号ckp的上升沿同步后，再经过第二时钟信号wclk上升沿采样得到并行数据。

此时，串行转并行电路内具体进行串并转换工作的电路结构见图5。

为了保证MIPI低位先出(LSB first out)，因此，优选的，当所述轨到轨输入放大级电路用于接收MIPI及其他低共模低幅度的差分输入信号时，所述串行转并行电路的输出信号为：

MIPI_Byte[7:0]＝{Byte[7]，Byte[6]，Byte[5]，Byte[4]，Byte[3]，Byte[2]，Byte[1]，Byte[0]}；

其中，Byte[7]为第十二D触发器DFF12的Q端的输出值；Byte[6]为第十一D触发器DFF11的Q端的输出值；Byte[5]为第十四D触发器DFF14的Q端的输出值；Byte[4]为第十三D触发器DFF13的Q端的输出值；Byte[3]为第十六D触发器DFF16的Q端的输出值；Byte[2]为第十五D触发器DFF15的Q端的输出值；Byte[1]为第十八D触发器DFF18的Q端的输出值；Byte[0]为第十七D触发器DFF17的Q端的输出值。

而当所述接口复用的接收电路作为LVDS及其他高共模电平输出的接收器时，第一时钟信号ckp为从锁相环(PLL)送来的快速时钟，第二时钟信号wclk为第一时钟信号ckp的7分频。由第一时钟信号Ckp上升沿移位同步后，再经过第二时钟信号wclk上升沿采样得到并行数据。

此时，串行转并行电路内具体进行串并转换工作的电路结构见图6，其中的第二D触发器DFF2、第十D触发器DFF10、第十八D触发器DFF18及第七复用器MUX7无需工作。

为了保证LVDS高位先出(MSB first out)，因此，优选的，当所述轨到轨输入放大级电路用于接收LVDS及其他高共模电平的差分输入信号时，所述串行转并行电路的输出信号为：

LVDS_Byte[6:0]＝{Byte[0]，Byte[3]，Byte[2]，Byte[5]，Byte[4]，Byte[7]，Byte[6]}；

其中，Byte[7]为第十二D触发器DFF12的Q端的输出值；Byte[6]为第十一D触发器DFF11的Q端的输出值；Byte[5]为第十四D触发器DFF14的Q端的输出值；Byte[4]为第十三D触发器DFF13的Q端的输出值；Byte[3]为第十六D触发器DFF16的Q端的输出值；Byte[2]为第十五D触发器DFF15的Q端的输出值；Byte[0]为第十七D触发器DFF17的Q端的输出值。

本实施例所述的接口复用的接收电路，在基本上不增加器件的情况下，实现了MIPI及其他低共模低幅度和LVDS及其他高共模电平的双模接收电路，从所述轨到轨输入放大级电路输入端到送给所述串行转并行电路，均完全复用，既节约了接口数目，又节约了芯片面积；并且两个模式可以简单的通过寄存器配置实现，保证了芯片的多功能性，同时又降低了生产成本，可以应用于任何多种视频格式输入或者输出的接口复用场景，此处不做具体限定，均在本申请的保护范围内。

本发明中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (5)

1.一种接口复用的接收电路，其特征在于，包括：输入缓冲放大电路和串行转并行电路；所述输入缓冲放大电路包括：轨到轨输入放大级电路和差分转单端电路；其中：

所述轨到轨输入放大级电路用于接收低共模低幅度的差分输入信号或者高共模电平的差分输入信号，并对接收的差分输入信号进行放大；

所述差分转单端电路用于对所述轨到轨输入放大级电路放大后的差分输入信号进行进一步放大，并转换为数字信号；

所述串行转并行电路用于接收第一时钟信号、第二时钟信号和所述数字信号，并根据所述第一时钟信号和所述第二时钟信号将串行的所述数字信号转换为并行信号输出；

当所述轨到轨输入放大级电路用于接收低共模低幅度的差分输入信号时，所述第一时钟信号为MIPI时钟通道输出的快速时钟信号，其频率为数据率的一半，所述第二时钟信号为所述第一时钟信号的4分频信号；

当所述轨到轨输入放大级电路用于接收高共模电平的差分输入信号时，所述第一时钟信号为锁相环输出的快速时钟信号，所述第二时钟信号为所述第一时钟信号的7分频信号；

所述轨到轨输入放大级电路包括：第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第一电阻、第二电阻、第三电阻、第一电流源和第二电流源；其中：

所述第一电流源的正极与电源相连；所述第一电流源的负极与所述第一PMOS晶体管和所述第二PMOS晶体管的源级相连；

所述第一PMOS晶体管的栅极与所述第一NMOS晶体管的栅极及第一电阻的一端相连，连接点为所述轨到轨输入放大级电路的第一输入端；

所述第二PMOS晶体管的栅极与所述第二NMOS晶体管的栅极及第一电阻的另一端相连，连接点为所述轨到轨输入放大级电路的第二输入端；

所述第一NMOS晶体管的源级和所述第二NMOS晶体管的源级相连，连接点通过所述第二电流源接地；

所述第一NMOS晶体管的漏极与所述第三PMOS晶体管的栅极、所述第四PMOS晶体管的栅极和漏极相连；

所述第二NMOS晶体管的漏极与所述第六PMOS晶体管的栅极、所述第五PMOS晶体管的栅极和漏极相连；

所述第三PMOS晶体管的源级、所述第四PMOS晶体管的源级、所述第五PMOS晶体管的源级及所述第六PMOS晶体管的源级均与所述电源相连；

所述第三PMOS晶体管的漏极、所述第二电阻的一端、所述第三NMOS晶体管的漏极及所述第二PMOS晶体管的漏极相连，连接点为所述轨到轨输入放大级电路的第一输出端；

所述第六PMOS晶体管的漏极、所述第三电阻的一端、所述第四NMOS晶体管的漏极及所述第一PMOS晶体管的漏极相连，连接点为所述轨到轨输入放大级电路的第二输出端；

所述第二电阻的另一端与所述第三NMOS晶体管的栅极相连；所述第三NMOS晶体管的源级接地；

所述第三电阻的另一端与所述第四NMOS晶体管的栅极相连；所述第四NMOS晶体管的源级接地。

2.根据权利要求1所述的接口复用的接收电路，其特征在于，所述差分转单端电路包括：第七PMOS晶体管、第八PMOS晶体管、第九PMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管及第三电流源；其中：

所述第七PMOS晶体管的源级、所述第八PMOS晶体管的源级及所述第九PMOS晶体管的源级均与电源相连；

所述第七PMOS晶体管的栅极和漏极与所述第八PMOS晶体管的栅极及所述第五NMOS晶体管的漏极相连；

所述第五NMOS晶体管的栅极与所述轨到轨输入放大级电路的第二输出端相连；

所述第八PMOS晶体管的漏极、所述第六NMOS晶体管的漏极、所述第九PMOS晶体管的栅极及所述第七NMOS晶体管的栅极相连；

所述第六NMOS晶体管的栅极与所述轨到轨输入放大级电路的第一输出端相连；

所述第五NMOS晶体管的源级和所述第六NMOS晶体管的源级相连，连接点通过所述第三电流源接地；

所述第九PMOS晶体管的漏极及所述第七NMOS晶体管的漏极相连，连接点为所述差分转单端电路的输出端；

所述第七NMOS晶体管的源级接地。

3.根据权利要求1至2任一所述的接口复用的接收电路，其特征在于，所述串行转并行电路包括：非门、七个复用器及十八个D触发器；其中，七个复用器分别为第一复用器至第七复用器，十八个D触发器分别为第一D触发器至第十八D触发器；

第一D触发器的D端与第二D触发器的D端相连，连接点为所述串行转并行电路的输入端；

第一D触发器、第三D触发器至第十D触发器的脉冲端接收所述第一时钟信号；

第二D触发器的脉冲端通过非门接收所述第一时钟信号；

第十一D触发器至第十八D触发器的脉冲端接收所述第二时钟信号；

第三D触发器的D端与第一D触发器的Q端相连；

第二D触发器的Q端与第一复用器的0输入端相连；

第一复用器的1输入端、第二复用器的0输入端、第三D触发器的Q端及第十一D触发器的D端相连；

第一复用器的输出端与第四D触发器的D端相连；

第四D触发器的Q端与第二复用器的1输入端、第三复用器的0输入端及第十二D触发器的D端相连；

第三复用器的1输入端、第四复用器的0输入端、第五D触发器的Q端及第十三D触发器的D端相连；

第二复用器的输出端与第五D触发器的D端相连；

第三复用器的输出端与第六D触发器的D端相连；

第六D触发器的Q端与第四复用器的1输入端、第五复用器的0输入端及第十四D触发器的D端相连；

第五复用器的1输入端、第六复用器的0输入端、第七D触发器的Q端及第十五D触发器的D端相连；

第四复用器的输出端与第七D触发器的D端相连；

第五复用器的输出端与第八D触发器的D端相连；

第八D触发器的Q端与第六复用器的1输入端、第七复用器的0输入端及第十六D触发器的D端相连；

第七复用器的1输入端、第九D触发器的Q端及第十七D触发器的D端相连；

第六复用器的输出端与第九D触发器的D端相连；

第七复用器的输出端与第十D触发器的D端相连；

第十D触发器的Q端与第十八D触发器的D端相连。

4.根据权利要求3所述的接口复用的接收电路，其特征在于，当所述轨到轨输入放大级电路用于接收低共模低幅度的差分输入信号时，所述串行转并行电路的输出信号为：

MIPI_Byte[7:0]＝{Byte[7]，Byte[6]，Byte[5]，Byte[4]，Byte[3]，Byte[2]，Byte[1]，Byte[0]}；

其中，Byte[7]为第十二D触发器的Q端的输出值；Byte[6]为第十一D触发器的Q端的输出值；Byte[5]为第十四D触发器的Q端的输出值；Byte[4]为第十三D触发器的Q端的输出值；Byte[3]为第十六D触发器的Q端的输出值；Byte[2]为第十五D触发器的Q端的输出值；Byte[1]为第十八D触发器的Q端的输出值；Byte[0]为第十七D触发器的Q端的输出值。

5.根据权利要求3所述的接口复用的接收电路，其特征在于，当所述轨到轨输入放大级电路用于接收高共模电平的差分输入信号时，所述串行转并行电路的输出信号为：

LVDS_Byte[6:0]＝{Byte[0]，Byte[3]，Byte[2]，Byte[5]，Byte[4]，Byte[7]，Byte[6]}；

其中，Byte[7]为第十二D触发器的Q端的输出值；Byte[6]为第十一D触发器的Q端的输出值；Byte[5]为第十四D触发器的Q端的输出值；Byte[4]为第十三D触发器的Q端的输出值；Byte[3]为第十六D触发器的Q端的输出值；Byte[2]为第十五D触发器的Q端的输出值；Byte[0]为第十七D触发器的Q端的输出值。