CN114301469B - 一种串并转换电路及mipi c-phy电路 - Google Patents

Abstract

本发明公开了一种串并转换电路及MIPI C‑PHY电路。串并转换电路在第一时钟信号的控制下，将串行的输入信号转换为两路并行数据；在第二时钟信号的控制下，将两路并行数据转换成n位并行数据；其中，n＞2且n为奇数。本发明将后续的数据解码器的工作速度降低至串行数据的1/7，为后续进一步转成16bit并行数据提供了更大的安全时序窗口。

Description

一种串并转换电路及MIPI C-PHY电路

技术领域

本发明属于信号传输技术领域，更具体地，涉及一种串并转换电路及MIPI C-PHY电路。

背景技术

近年来智能手机随着信息量的增加，向着大屏高像素化发展。显示屏传输影像信号的数据量也在增加。为了有效地传输信号，通常使用叫做MIPI D-PHY的差分传输接口。但为追求更高的传输速度，开始使用MIPI C-PHY。MIPI C-PHY是MIPI Alliance制定的便携设备中数据传输的规格，D-PHY1组线路最大2.5Gbps，而C-PHY可达到7.98Gbps的信号速度。一般差分传输线D-PHY的1组线路由2根引线构成，C-PHY的1组线程则是由3根引线构成的复杂的差分传输线。

正因为在MIPI C-PHY的通信中需要在电气有线信道中传输高达3.5Gsps的高速三线电压信号，在得到恢复时钟后，由于恢复时钟信号recovery clock并不是正常的占空比为50％的时钟信号(高电平很短)，不便使用普通的串并转换电路将一路串行数据转成7位并行数据。常用的采样模块是用最高速率时钟信号(例如3.5Gsps数据率对应3.5Ghz时钟)除以2得到一个时钟信号clk_div2(1.75Ghz)，用clk_div2的上下沿依次采样把恢复的数据采样成两路并行数据，然后对数据进行解码。然而，这么高的速度(1.75Ghz)对后续的数据解码器电路的工作时序提出了严重的挑战。

发明内容

针对现有技术的以上缺陷或改进需求，本发明提供了一种串并转换电路及MIPIC-PHY电路，能将采样得到的一路串行数据转换成7位并行数据，而且，将后续的数据解码器的工作速度降低至串行数据的1/7，为后续进一步转成16bit并行数据提供了更大的安全时序窗口。

为实现上述目的，按照本发明的一个方面，提供了一种串并转换电路，在第一时钟信号的控制下，将串行的输入信号转换为两路并行数据；在第二时钟信号的控制下，将两路并行数据转换成n位并行数据；其中，n＞2且n为奇数。

在一些实施方式中，该串并转换电路包括反相器、第一D触发器和第二D触发器，反相器用于对第一时钟信号进行反相处理，得到第三时钟信号；第一D触发器用于在第一时钟信号的控制下，对串行的输入信号进行采样，得到第一采样数据，第二D触发器用于在第三时钟信号的控制下，对串行的输入信号进行采样，得到第二采样数据；两路并行数据包括第一采样数据和第二采样数据。

在一些实施方式中，n＝7，串并转换电路还包括第三D触发器、第四D触发器、第五D触发器、第六D触发器、第七D触发器和第八D触发器；第三D触发器用于在第一时钟信号的控制下，对第一采样数据进行延时，得到第三采样数据，第四D触发器用于在第三时钟信号的控制下，对第二采样数据进行延时，得到第四采样数据；第五D触发器用于在第一时钟信号的控制下，对第三采样数据进行延时，得到第五采样数据，第六D触发器用于在第三时钟信号的控制下，对第四采样数据进行延时，得到第六采样数据；第七D触发器用于在第一时钟信号的控制下，对第五采样数据进行延时，得到第七采样数据，第八D触发器用于在第三时钟信号的控制下，对第六采样数据进行延时，得到第八采样数据；两路并行数据包括第三采样数据和第四采样数据、第五采样数据和第六采样数据以及第七采样数据和第八采样数据。

在一些实施方式中，该串并转换电路还包括第一数据选择器、第二数据选择器、第三数据选择器和第四数据选择器；第一数据选择器用于在第一时钟信号的控制下，将第一采样数据和第二采样数据进行选择输出；第二数据选择器用于在第一时钟信号的控制下，将第三采样数据和第四采样数据进行选择输出；第三数据选择器用于在第一时钟信号的控制下，将第五采样数据和第六采样数据进行选择输出；第四数据选择器用于在第一时钟信号的控制下，将第七采样数据和第八采样数据进行选择输出；串并转换电路在第二时钟信号的控制下，对第一数据选择器、第二数据选择器、第三数据选择器和第四数据选择器的输出信号进行采样，得到7位并行数据。

在一些实施方式中，在第一时钟信号为高电平时，第一数据选择器的第一输出端输出第一采样数据，第一数据选择器的第二输出端输出第二采样数据；第二数据选择器的第一输出端输出第三采样数据，第二数据选择器的第二输出端输出第四采样数据；第三数据选择器的第一输出端输出第五采样数据，第三数据选择器的第二输出端输出第六采样数据；第四数据选择器的输出端输出第七采样数据。

在一些实施方式中，在第一时钟信号为低电平时，第一数据选择器的第一输出端输出第二采样数据，第一数据选择器的第二输出端输出第一采样数据；第二数据选择器的第一输出端输出第四采样数据，第二数据选择器的第二输出端输出第三采样数据；第三数据选择器的第一输出端输出第六采样数据，第三数据选择器的第二输出端输出第五采样数据；第四数据选择器的输出端输出第八采样数据。

在一些实施方式中，该串并转换电路还包括第九D触发器、第十D触发器、第十一D触发器、第十二D触发器、第十三D触发器、第十四D触发器和第十五D触发器；第九D触发器用于在第二时钟信号的控制下，对第一数据选择器的第一输出端输出的信号进行采样，得到7位并行数据中的第一位数据；第十D触发器用于在第二时钟信号的控制下，对第一数据选择器的第二输出端输出的信号进行采样，得到7位并行数据中的第二位数据；第十一D触发器用于在第二时钟信号的控制下，对第二数据选择器的第一输出端输出的信号进行采样，得到7位并行数据中的第三位数据；第十二D触发器用于在第二时钟信号的控制下，对第二数据选择器的第二输出端输出的信号进行采样，得到7位并行数据中的第四位数据；第十三D触发器用于在第二时钟信号的控制下，对第三数据选择器的第一输出端输出的信号进行采样，得到7位并行数据中的第五位数据；第十四D触发器用于在第二时钟信号的控制下，对第三数据选择器的第二输出端输出的信号进行采样，得到7位并行数据中的第六位数据；第十五D触发器用于在第二时钟信号的控制下，对第四数据选择器的输出端输出的信号进行采样，得到7位并行数据中的第七位数据。

根据本发明的另一方面，提供了一种MIPI C-PHY电路，包括数据和时钟恢复电路；数据和时钟恢复电路用于对第一传输线的第一电压、第二传输线的第二电压和第三传输线的第三电压进行处理，得到三路7位并行数据；数据和时钟恢复电路包括上述串并转换电路，串并转换电路用于通过串并转换得到三路7位并行数据。

在一些实施方式中，数据和时钟恢复电路还包括线性均衡器、比较器、时钟恢复和数据延时电路以及分频器；线性均衡器用于对第一电压、第二电压和第三电压进行处理得到三对差分信号，比较器用于将三对差分信号分别转换为数字信号，时钟恢复和数据延时电路用于对数字信号进行延时，得到延时信号，时钟恢复和数据延时电路还用于根据数字信号得到恢复时钟信号；分频器用于对恢复时钟信号进行分频处理，得到第一时钟信号和第二时钟信号。

在一些实施方式中，线性均衡器包括线性均衡电路；线性均衡电路包括电流源、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第一电阻和第二电阻；第一晶体管的第一端用于连接电源VDD，第一晶体管的第二端连接电流源的负极，第一晶体管的控制端连接第一晶体管的第二端、第二晶体管的控制端和第三晶体管的控制端，电流源的正极用于接地；第二晶体管的第一端用于连接电源VDD，第二晶体管的第二端连接第四晶体管的第一端，第三晶体管的第一端用于连接电源VDD，第三晶体管的第二端连接第五晶体管的第一端；第四晶体管的第二端连接第一电阻的第一端，第一电阻的第二端用于接地，第五晶体管的第二端连接第二电阻的第一端，第二电阻的第二端用于接地；第四晶体管的控制端作为线性均衡电路的第一输入端以及线性均衡器的第一输入端，第五晶体管的控制端作为线性均衡电路的第二输入端以及线性均衡器的第二输入端，第四晶体管的第二端作为线性均衡电路的第一输出端，第五晶体管的第二端作为线性均衡电路的第二输出端。

总体而言，通过本发明所构思的以上技术方案与现有技术相比，具有以下有益效果：将恢复时钟信号Clk分别除以2和7，得到第一时钟信号Clk_div2和第二时钟信号Clk_div7，利用第一时钟信号Clk_div2将采样得到的一路串行数据转换成2路并行数据，再利用第二时钟信号Clk_div7将2路并行数据转换成7位并行数据。由于C-PHY协议规定的数据解码器(symbols decoder)的映射表是7bit到16bit，所以需要得到并行数据的最大位宽是7位，本发明能将采样得到的一路串行数据转换成7位并行数据，使得发送给后续数据解码器的数据频率减小至串行数据的1/7(例如，从3.5Gsps减小至500MHz)，将数据解码器的工作速度降低至串行数据的1/7，为后续进一步转成16bit并行数据提供了更大的安全时序窗口。

附图说明

图1是本发明实施例的MIPI C-PHY电路的结构示意图；

图2是本发明实施例的数据和时钟恢复电路的结构示意图；

图3是本发明实施例的线性均衡器的结构示意图；

图4是本发明实施例的传输链路的频率响应曲线(A曲线)、线性均衡电路的频率曲线(B曲线)以及传输链路加上线性均衡电路后的频率响应曲线(C曲线)的对比图；

图5是本发明实施例的传输链路加上线性均衡电路后的频率响应曲线(C曲线)、差分放大器的频率响应曲线(D曲线)以及传输链路加上线性均衡器后的频率响应曲线(E曲线)的对比图；

图6A是经过线性均衡器的信号眼图；

图6B是未经过线性均衡器的信号眼图；

图7是本发明实施例的系统仿真时序图；

图8是本发明实施例的串并转换模块的结构示意图；

图9是采用图8所示的串并转换模块将一路串行数据转换成7位并行数据的仿真时序图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。正如本领域技术人员可以认识到的那样，在不脱离本申请的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。

如图1所示，本发明实施例的MIPI C-PHY电路包括发送器和接收器，发送器和接收器通过传输链路连接。这种连接系统常用在手机、相机、平板电脑等低功耗智能设备的高速数据通信中。例如，典型的应用是摄像头可以用一个拥有C-PHY发送器的主芯片(master)将大量的拍摄图像数据发送到一个拥有C-PHY接收器(slave)的CPU来对数据进行处理，或者，也可以是CPU用一个拥有C-PHY发送器的主芯片(master)将大量的显示图像数据发送到一个拥有C-PHY接收器(slave)的显示屏来显示。

发送器包括编码器以及分别连接至编码器的第一驱动器、第二驱动器和第三驱动器。C-PHY发送器利用三根传输线来传输数据。编码器将原数据和时钟进行编码后，分三路分别经第一驱动器、第二驱动器和第三驱动器发出，编码后的数据通过传输链路由第一传输线A、第二传输线B和第三传输线C到达接收器。

三根传输线A、B和C上分别被设置成第一电压信号、第二电压信号或者第三电压信号，其中，第一电压信号大于第二电压信号和第三电压信号，第二电压信号大于第三电压信号，即，第一电压信号对应高电压信号，例如300mv，第二电压信号对应中电压信号，例如200mv，第三电压信号对应低电压信号，例如100mv。具体地，第一电压信号、第二电压信号和第三电压信号按照不同的排列组合方式分布在三根传输线A、B和C上，如上表所示，一共存在6种组合方式。

接收器包括数据和时钟恢复电路以及分三路与数据和时钟恢复电路连接的解码器。参考图2，数据和时钟恢复电路基于对传输线A、B和C的电压作差，分别得到第一输出Data_ab、第二输出Data_bc和第三输出Data_ca，即Data_ab是基于VA-VB得到，Data_bc是基于VB-VC得到，Data_ca是基于VC-VA得到，其中，VA为传输线A的电压，VB为传输线B的电压，VC为传输线C的电压。由于VA、VB和VC存在6种不同的组合方式，Data_ab、Data_bc和Data_ca也存在六种可能的取值。根据C-PHY的编码规则，每发送一个ui的数据(即便是一直发数据0)，A、B和C三根传输线至少会有两根传输线的电压值发生交换，因此，Data_ab、Data_bc和Data_ca在每一个ui时刻至少会有一个发生跳变。数据和时钟恢复电路正是根据这个特性，在每个ui时刻获得一个正相的脉冲，利用这个正相脉冲的时钟将数据同步采样并串行化，送给后续的解码器(decoder)解码。

图1中所示的传输链路(interconnect)是信道的连接模型，信号通过连接模型后，高频分量将会衰减，衰减特性如图4的A曲线所示。随着频率的提高，信号的高频分量衰减也变大了，因此，需要通过线性均衡器来补偿信号中的高频损失。

图2给出了数据和时钟恢复电路的一种具体实施方式，具体地，数据和时钟恢复电路包括第一线性均衡器(Continuous Time Linear Equalizer，CTLE)C1、第二线性均衡器C2和第三线性均衡器C3，第一比较器(comparator)C4、第二比较器C5和第三比较器C6，时钟恢复和数据延时电路(clock recovery&data delay)C7，分频电路(divider)D1以及第一串并转换模块(sipo)S1、第二串并转换模块S2和第三串并转换模块S3。其中，时钟恢复和数据延时电路C7进一步包括第一延时模块(delay)201、第二延时模块203、第三延时模块205和时钟恢复模块(图2中未示出)。

第一线性均衡器C1的第一输入端作为数据和时钟恢复电路的第一输入端，连接第一传输线A，第一线性均衡器C1的第二输入端作为数据和时钟恢复电路的第二输入端，连接第二传输线B，第二线性均衡器C2的第一输入端连接第二传输线B，第二线性均衡器C2的第二输入端作为数据和时钟恢复电路的第三输入端，连接第三传输线C，第三线性均衡器C3的第一输入端连接第三传输线C，第三线性均衡器C3的第二输入端连接第一传输线A。第一线性均衡器C1的第一输出端连接第一比较器C4的第一输入端，第一线性均衡器C1的第二输出端连接第一比较器C4的第二输入端，第二线性均衡器C2的第一输出端连接第二比较器C5的第一输入端，第二线性均衡器C2的第二输出端连接第二比较器C5的第二输入端，第三线性均衡器C3的第一输出端连接第三比较器C6的第一输入端，第三线性均衡器C3的第二输出端连接第三比较器C6的第二输入端。

第一比较器C4的输出端连接第一延时模块201的输入端和时钟恢复模块(图2中未示出)的第一输入端，第二比较器C5的输出端连接第二延时模块203的输入端和时钟恢复模块的第二输入端，第三比较器C6的输出端连接第三延时模块205的输入端和时钟恢复模块的第三输入端。时钟恢复模块的输出端连接分频电路D1的输入端，第一延时模块201的输出端连接第一串并转换模块S1的第一输入端，第二延时模块203的输出端连接第二串并转换模块S2的第一输入端，第三延时模块205的输出端连接第三串并转换模块S3的第一输入端，分频电路D1的第一输出端分别连接第一串并转换模块S1的第二输入端、第二串并转换模块S2的第二输入端和第三串并转换模块S3的第二输入端，分频电路D1的第二输出端分别连接第一串并转换模块S1的第三输入端、第二串并转换模块S2的第三输入端和第三串并转换模块S3的第三输入端。第一串并转换模块S1的输出端作为数据和时钟恢复电路的第一组并行输出端，第二串并转换模块S2的输出端作为数据和时钟恢复电路的第二组并行输出端，第三串并转换模块S3的输出端作为数据和时钟恢复电路的第三组并行输出端。

第一线性均衡器C1、第二线性均衡器C2和第三线性均衡器C3对第一传输线A、第二传输线B和第三传输线C的电压信号进行处理后，得到三对差分信号。具体地，第一线性均衡器C1对第一传输线A和第二传输线B的电压信号进行处理，得到第一对差分信号ab_p和ab_n，第二线性均衡器C2对第二传输线B和第三传输线C的电压信号进行处理，得到第二对差分信号bc_p和bc_n，第三线性均衡器C3对第三传输线C和第一传输线A的电压信号进行处理，得到第三对差分信号ca_p和ca_n。第一比较器C4、第二比较器C5和第三比较器C6将三对差分信号分别转换成三个数字信号。具体地，第一比较器C4将第一对差分信号ab_p和ab_n转换成第一数字信号Data_ab，第二比较器C5将第二对差分信号bc_p和bc_n转换成第二数字信号Data_bc，第三比较器C6将第三对差分信号ca_p和ca_n转换成第三数字信号Data_ca。这三个数字信号的特性是在每一个最小的数据ui时刻，至少有一个信号在发生从1到0或者从0到1的变化。

时钟恢复和数据延时电路(Clock recovery&data delay)中的时钟恢复模块正是利用这个特性，在每一个ui时刻得到一个上升沿脉冲即恢复时钟(Recovery clock)信号Clk(注意此信号并不是正常的占空比为50％的时钟信号)。时钟恢复和数据延时电路还有一个作用是把第一数字信号Data_ab、第二数字信号Data_bc和第三数字信号Data_ca做一定的延时，被时钟采样。具体地，第一延时模块201对第一数字信号Data_ab进行延时，得到第一延时信号Data_ab_delay，第二延时模块203对第二数字信号Data_bc进行延时，得到第二延时信号Data_bc_delay，第三延时模块205对第三数字信号Data_ca进行延时，得到第三延时信号Data_ca_delay。

分频电路D1将恢复时钟信号Clk分别除以2和7，得到第一时钟信号Clk_div2和第二时钟信号Clk_div7(即第一时钟信号Clk_div2和第二时钟信号Clk_div7的时钟频率的比值为7:2)。三个延时信号分别输入至第一串并转换模块S1、第二串并转换模块S2和第三串并转换模块S3，在第一时钟信号和第二时钟信号的控制下，得到三组并行输出数据。具体地，第一延时信号Data_ab_delay、第一时钟信号Clk_div2和第二时钟信号Clk_div7输入第一串并转换模块S1，第一串并转换模块S1在第一时钟信号Clk_div2和第二时钟信号Clk_div7的控制下，将串行的第一延时信号Data_ab_delay转换成7位并行的数据Data_ab_[1～6:0]。第二延时信号Data_bc_delay、第一时钟信号Clk_div2和第二时钟信号Clk_div7输入第二串并转换模块S2，第二串并转换模块S2在第一时钟信号Clk_div2和第二时钟信号Clk_div7的控制下，将串行的第二延时信号Data_bc_delay转换成7位并行的数据Data_bc_[1～6:0]。第三延时信号Data_ca_delay、第一时钟信号Clk_div2和第二时钟信号Clk_div7输入第三串并转换模块S3，第三串并转换模块S3在第一时钟信号Clk_div2和第二时钟信号Clk_div7的控制下，将串行的第三延时信号Data_ca_delay转换成7位并行的数据Data_ca_[1～6:0]。

图3给出了线性均衡器的一种具体实施方式。具体地，线性均衡器包括线性均衡电路301和差分放大电路303。线性均衡电路301包括电流源I_source、第一晶体管p1、第二晶体管p2、第三晶体管p3、第四晶体管p4、第五晶体管p5、第一电阻R1和第二电阻R2。第一晶体管p1的第一端用于连接电源VDD，第一晶体管p1的第二端连接电流源I_source的负极，第一晶体管p1的控制端连接第一晶体管p1的第二端、第二晶体管p2的控制端和第三晶体管p3的控制端，电流源I_source的正极用于接地。第二晶体管p2的第一端用于连接电源VDD，第二晶体管p2的第二端连接第四晶体管p4的第一端，第三晶体管p3的第一端用于连接电源VDD，第三晶体管p3的第二端连接第五晶体管p5的第一端。第四晶体管p4的第二端连接第一电阻R1的第一端，第一电阻R1的第二端用于接地，第五晶体管p5的第二端连接第二电阻R2的第一端，第二电阻R2的第二端用于接地。第四晶体管p4的控制端inp作为线性均衡电路301的第一输入端以及线性均衡器的第一输入端，第五晶体管p5的控制端inn作为线性均衡电路301的第二输入端以及线性均衡器的第二输入端。第四晶体管p4的第二端作为线性均衡电路301的第一输出端net1，第五晶体管p5的第二端作为线性均衡电路301的第二输出端net2。可以理解的是，图3中所示并联于第一电阻R1的电容C_L和并联于第二电阻R2的电容C_L均为电路的寄生电容，由器件的物理特性造成，在一些实施方式中，应使得寄生电容越小越好。

在一些实施方式中，电流源I_source由外部的模拟电路模块提供。第一晶体管p1、第二晶体管p2和第三晶体管p3均为PMOS管，第一晶体管p1、第二晶体管p2和第三晶体管p3的第一端均为源极，第一晶体管p1、第二晶体管p2和第三晶体管p3的第二端均为漏极，第一晶体管p1、第二晶体管p2和第三晶体管p3的控制端均为栅极。在电流源I_source的作用下，第一晶体管p1将得到一个合适的偏置电压，由于第一晶体管p1的控制端(即第一晶体管p1的栅极)与第二晶体管p2的控制端(即第二晶体管p2的栅极)和第三晶体管p3的控制端(即第三晶体管p3的栅极)连接，第二晶体管p2和第三晶体管p3就可以为各自下方的支路提供工作电流。

第四晶体管p4和第五晶体管p5均为PMOS管，二者构成差分对管，具有相同的尺寸，第一电阻R1和第二电阻R2的阻值相等。在一些实施方式中，第四晶体管p4和第五晶体管p5的第一端均为源极，第四晶体管p4和第五晶体管p5的第二端均为漏极，第四晶体管p4和第五晶体管p5的控制端均为栅极。相较于采用NMOS管作为差分对管的情形，能够支持较低的输入共模电压。

具体地，首先分析这种结构能够支持的输入共模电压的下限。令输入共模电压为Vin_com，根据Vin_com>V_net1–Vth，其中，V_net1是第四晶体管p4的第二端(即漏极)的电压，V_net1＝I_p2R₁，I_p2为第二晶体管p2的电流，R₁为第一电阻R1的阻值，因此，通过适当设置第二晶体管p2的电流以及第一电阻R1的阻值，能将V_net1设置在最大300mv左右；Vth是第四晶体管p4的阈值电压，Vth的最小值一般在200mv。所以，Vin_com>300mv-200mv＝100mv。

接下来分析这种结构能够支持的输入共模电压的上限。根据Vin_com<V_DD-(V_ds_p2+V_gs_p4)，其中，V_DD为电源VDD的电压，V_ds_p2是第二晶体管p2的过驱动电压，一般可以设置在100mv，V_gs_p4是第四晶体管p4的控制端(即第四晶体管p4的栅极)和第四晶体管p4的第一端(即第四晶体管p4的源极)之间的电压，可以设置在300mv左右，所以，Vin_com<V_DD-400mv。在恶劣情况下，V_DD的最小值为720mv，所以Vin_com<320mv。

基于上述分析可以得到，采用PMOS管构成线性均衡电路的差分对管，能够支持的输入共模电压的范围是：100mv<Vin_com<320mv，完全可以处理C-PHY的100mv～300mv的低共模信号电平。避免了添加源级跟随器带来的功耗和面积花费。

线性均衡电路301还包括零极点调节模块3011和低频增益调节模块3013。零极点调节模块3011包括第六晶体管p6、第七晶体管p7、第八晶体管p8、第九晶体管p9、第一电容c1和第二电容c2。第六晶体管p6的第一端通过第一电容c1连接第七晶体管p7的第一端，第六晶体管p6的第二端连接第二晶体管p2的第二端，第七晶体管p7的第二端连接第三晶体管p3的第二端，第六晶体管p6的控制端和第七晶体管p7的控制端连接后构成第一控制端，用于接收第一控制信号Cs_[1]。第八晶体管p8的第一端通过第二电容c2连接第九晶体管p9的第一端，第八晶体管p8的第二端连接第二晶体管p2的第二端，第九晶体管p9的第二端连接第三晶体管p3的第二端，第八晶体管p8的控制端和第九晶体管p9的控制端连接后构成第二控制端，用于接收第二控制信号Cs_[2]。

在一些实施方式中，第六晶体管p6和第七晶体管p7均为PMOS管，第六晶体管p6和第七晶体管p7的第一端均为源极，第六晶体管p6和第七晶体管p7的第二端均为漏极，第六晶体管p6和第七晶体管p7的控制端均为栅极，第六晶体管p6和第七晶体管p7的控制端(即第六晶体管p6和第七晶体管p7的栅极)由第一控制信号Cs_[1]控制，第一控制信号Cs_[1]为可调节的寄存器控制信号。当Cs_[1]为低电平时，第六晶体管p6和第七晶体管p7导通，第一电容C1被使能在第四晶体管p4的第一端(即第四晶体管p4的源极)和第五晶体管p5的第一端(即第五晶体管p5的源极)之间。当Cs_[1]为高电平时，第六晶体管p6和第七晶体管p7断开，不让第一电容C1使能。

同样地，第八晶体管p8和第九晶体管p9均为PMOS管，第八晶体管p8和第九晶体管p9的第一端均为源极，第八晶体管p8和第九晶体管p9的第二端均为漏极，第八晶体管p8和第九晶体管p9的控制端均为栅极，第八晶体管p8和第九晶体管p9的控制端(即第八晶体管p8和第九晶体管p9的栅极)由第二控制信号Cs_[2]控制，第二控制信号Cs_[2]为可调节的寄存器控制信号。当Cs_[2]为低电平时，第八晶体管p8和第九晶体管p9导通，第二电容C2被使能在第四晶体管p4的第一端(即第四晶体管p4的源极)和第五晶体管p5的第一端(即第五晶体管p5的源极)之间。当Cs_[2]为高电平时，第八晶体管p8和第九晶体管p9断开，不让第二电容C2使能。

通过Cs_[1]和Cs_[2]两个控制信号来调节第一电容C1和第二电容C2是否使能，调节总的使能电容Cs的大小，进而调节线性均衡电路的频率响应曲线的零点位置和第一极点的位置，下文会给出零点和第一极点与总的使能电容Cs相关的公式。

低频增益调节模块3013包括第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第十晶体管p10和第十一晶体管p11。第十晶体管p10的第一端通过第三电阻R3连接第二晶体管p2的第二端，第十晶体管p10的第二端通过第四电阻R4连接第三晶体管p3的第二端，第十晶体管p10的控制端构成第三控制端，用于接收第三控制信号Rs_[1]。第十一晶体管p11的第一端通过第五电阻R5连接第二晶体管p2的第二端，第十一晶体管p11的第二端通过第六电阻R6连接第三晶体管p3的第二端，第十一晶体管p11的控制端构成第四控制端，用于接收第四控制信号Rs_[2]。

在一些实施方式中，第十晶体管p10为PMOS管，第十晶体管p10的第一端为源极，第十晶体管p10的第二端为漏极，第十晶体管p10的控制端为栅极。第十晶体管p10的控制端(即第十晶体管p10的栅极)由第三控制信号Rs_[1]控制，第三控制信号Rs_[1]为可调节的寄存器控制信号。当Rs_[1]为低电平时，第十晶体管p10导通，第三电阻R3和第四电阻R4串联后连接在第四晶体管p4的第一端(即第四晶体管p4的源极)和第五晶体管p5的第一端(即第五晶体管p5的源极)之间。当Rs_[1]为高电平时，第十晶体管p10断开，第三电阻R3和第四电阻R4的连接被断开。

同样地，第十一晶体管p11为PMOS管，第十一晶体管p11的第一端为源极，第十一晶体管p11的第二端为漏极，第十一晶体管p11的控制端为栅极。第十一晶体管p11的控制端(即p11的栅极)由第四控制信号Rs_[2]控制，第四控制信号Rs_[2]为可调节的寄存器控制信号。当Rs_[2]为低电平时，第十一晶体管p11导通，第五电阻R5和第六电阻R6串联后连接在第四晶体管p4的第一端(即第四晶体管p4的源极)和第五晶体管p5的第一端(即第五晶体管p5的源极)之间。当Rs_[2]为高电平时，第十一晶体管p11断开，第五电阻R5和第六电阻R6的连接被断开。

通过Rs_[1]和Rs_[2]两个控制信号来调节第三电阻R3和第四电阻R4是否是能以及第五电阻R5和第六电阻R6是否使能，调节总的并联电阻Rs的大小，进而调节线性均衡电路的频率响应曲线的低频增益(由下文中的低频增益公式可得)。

线性均衡电路的作用是对低频信号幅度进行衰减，对高频信号幅度进行保持或者略微放大。对该线性均衡电路301的第一输入端inp和第一输出端net1做AC分析可以得到如图4所述的线性均衡电路301的频率响应曲线B。该频率响应曲线还可以由公式得到。将第一电容C1和第二电容C2的总的使能电容用Cs表示，第三至第六电阻R3至R6的总的并联电阻用Rs表示，第一电阻R1和第二电阻R2的阻值用R_D表示，net1处的电容用C_L表示，第四晶体管p4和第五晶体管p5的跨导用g_m表示。线性均衡电路的频率响应公式可以推导为：

从以上公式可以看出传递函数有一个零点和两个极点。零点第一极点/>第二极点/>低频增益/>高频增益Ideal peak gain＝g_mR_D。

由此可以看出零点大小取决于R_s*C_s，通过调节上述第一至第四控制信号就可以调节R_s*C_s的大小，进而调节零点的大小。可以理解的是，零点是可以带来20db/10倍频的增益提升的，可以用来补偿信道的衰减。例如，图4中的A曲线是传输链路的信道的频率响应曲线，可以看到，自1GHz的频率开始出现明显衰减，如果将零点w_z设置在1GHz左右，就能在此频率附近把衰减补偿回来。如图4的C曲线是传输链路加上线性均衡电路补偿后的频率响应图。可以看到经过均衡器补偿后，C曲线在1GHz附近得到的是一个比较平坦的频率响应曲线。

进一步参见图4，A曲线是传输链路的信道的频率响应曲线，低频段约等于0db代表着未衰减之前的理想信号幅度，其增益是随频率增加慢慢衰减的，B曲线是线性均衡电路的频率响应曲线，在一定的频率范围，增益是随频率增加而增加的。C曲线(也就是均衡电路输出端的信号相对于经过信道衰减前的理想信号的频率响应)是传输链路加上线性均衡电路后的频率响应曲线。设计均衡器的目的是利用B曲线的上升段和A曲线的下降段进行叠加抵消，通过两个曲线的叠加得到具有较平坦的频率响应的C曲线。可以看到，C曲线在3GHz以内都可以得到比较平坦的频率响应曲线。

同时可以看到，C曲线在3GHz以内频段的信号幅度是大约-3.7dB，这说明经过线性均衡电路的处理后，虽然C曲线在3GHz范围内没有发生像A曲线那样增益明显下降的情况，但是增益仍然减小到了-3.7dB，相当于信号幅度减小到了理想信号的65％。对于C-PHY的信号电平中的弱1和弱0来说，如果理想信号幅度有100mv左右，均衡电路处理后的信号幅度只有65mv了。这种小信号对后面比较器的正确工作还是比较有挑战性的。这样看来，均衡电路虽然可以在补偿高频信号的同时衰减低频信号，得到高频低频大概相等的信号，但是其信号幅度都衰减到了理想信号的65％。

为此，在线性均衡电路301的输出端连接差分放大电路303，使得线性均衡器的输出具有更大的信号幅度，便于后续的比较器进行处理。如图3所示，差分放大电路303包括第十二晶体管p12、第十三晶体管p13、第十四晶体管p14、第七电阻R7和第八电阻R8。第十二晶体管p12的第一端用于连接电源VDD，第十二晶体管p12的第二端连接第十三晶体管p13的第一端以及第十四晶体管p14的第一端，第十二晶体管p12的控制端连接第一晶体管p1的控制端。第十三晶体管p13的第二端连接第七电阻R7的第一端，第十三晶体管p13的控制端作为差分放大电路303的第一输入端，连接线性均衡电路301的第一输出端net1，第十四晶体管p14的第二端连接第八电阻R8的第一端，第十四晶体管p14的控制端作为差分放大电路303的第二输入端，连接线性均衡电路301的第二输出端net2。第七电阻R7的第二端用于接地，第八电阻R8的第二端用于接地。第十三晶体管p13的第二端作为差分放大电路303的第一输出端outp以及线性均衡器的第一输出端，第十四晶体管p14的第二端作为差分放大电路303的第二输出端outn以及线性均衡器的第二输出端。

在一些实施方式中，第十三晶体管p13和第十四晶体管p14为差分对管，第十三晶体管p13和第十四晶体管p14的第一端均为源极，第十三晶体管p13和第十四晶体管p14的第二端均为漏极，第十三晶体管p13和第十四晶体管p14的控制端均为栅极，二者均为PMOS管，且尺寸相同，第七电阻R7和第八电阻R8的阻值相等。由于第十二晶体管p12的控制端(即第十二晶体管p12的栅极)连接第一晶体管p1的控制端(即第一晶体管p1的栅极)，第十二晶体管p12可以为其下方的支路提供工作电流。

差分放大电路起到增益补偿的作用，用来为线性均衡器提供一个增益的提升，具体地，差分放大电路的增益Gain＝g_m′R₇，其中，g_m′为第十三晶体管p13和第十四晶体管p14的跨导，R₇为第七电阻R7和第八电阻R8的阻值。如图5所示，差分放大电路能在3GHz范围内给信号提供6dB(2倍)左右的增益，能把经过均衡电路衰减后的信号(65％)再放大两倍，即达到理想信号的130％，这为后面比较器的正确工作提供了更大的保障。

图6A是经过线性均衡器的信号眼图，jitter是31ps；图6B是线性均衡器处理之前的信号眼图，jitter是61.8ps。说明经过线性均衡器处理后，数据信号的jitter明显减小。

图7是本发明实施例的系统仿真时序图。可以看到接收器的输入信号在1.73ns时刻，A-B的弱-1状态差分电压为74.5mv，高频分量已经被传输链路(信道模型)衰减了。经过线性均衡器之后得到ab_p和ab_n的差分电压为175mv，波形更加整齐，高频分量也被补回来，使得每个交叉点更加收敛在理想的ui时刻点(jitter更小)。这样恢复的数据Data_ab、Data_bc和Data_ca的跳变沿更加收敛在理想的ui时刻点(即jitter更小，眼图得到明显改善)，进而得到的恢复时钟Recovery clock以及除2的时钟Clk_div2的jitter也更小(34.6ps)。

本发明的低输入共模线性均衡器电路可以很好地将信号在传输信道中衰减的高频信号补偿回来，但是低频信号也被线性均衡器进行了衰减，例如在普通的12nm工艺下，仿真可以在3GHz内得到-3.9dB的平坦信号增益。加上差分放大电路(可以提供8dB左右的增益)之后，能在3GHz内得到+4.1dB的平坦信号增益。通过瞬态的眼图可以看到，经过均衡器整形和差分放大器放大后的信号的jitter(抖动)明显减小，这对于MIPI C-PHY这种通过数据跳变沿恢复时钟的高速电路来说是至关重要的。另外经过差分放大电路放大后，信号幅度提高到比较器更容易处理的大信号模式，为数据的精确恢复提供了强有力的保障。

可以理解的是，在一些实施方式中，线性均衡器(CTLE)也可采用其他形式构成，本发明对此不做限制。

此外，由于时钟恢复和数据延时电路C7的时钟恢复模块输出的恢复时钟信号Clk并不是正常的占空比为50％的时钟信号，因此不能使用常规的串并转换电路实现延时信号的串并转换。为此，本发明先将串行数据(即延时信号)转换成2路并行的数据，再将2路并行的数据转换成7位并行的数据。

图8给出了串并转换模块的一种具体实施方式。以第一串并转换模块S1为例，具体地，串并转换模块包括第一D触发器D2、第二D触发器D3、第三D触发器D4、第四D触发器D5、第五D触发器D6、第六D触发器D7、第七D触发器D8、第八D触发器D9、第九D触发器D10，第十D触发器D11、第十一D触发器D12、第十二D触发器D13、第十三D触发器D14、第十四D触发器D15、第十五D触发器D16、反相器Inv2、第一数据选择器mux1、第二数据选择器mux2、第三数据选择器mux3和第四数据选择器mux4。

第一D触发器D2的数据输入端和第二触发器D3的数据输入端连接后作为串并转换模块的第一输入端，用于获取第一延时信号Data_ab_delay。第一D触发器D2的时钟输入端、第三D触发器D4的时钟输入端、第五D触发器D6的时钟输入端、第七D触发器D8的时钟输入端、反相器Inv2的输入端、第一数据选择器mux1的控制端、第二数据选择器mux2的控制端、第三数据选择器mux3的控制端和第四数据选择器mux4的控制端连接后作为串并转换模块的第二输入端，用于获取第一时钟信号Clk_div2。第九D触发器D10、第十D触发器D11、第十一D触发器D12、第十二D触发器D13、第十三D触发器D14、第十四D触发器D15和第十五D触发器D16的时钟输入端连接后作为串并转换模块的第三输入端，用于获取第二时钟信号Clk_div7。

第一D触发器D2的输出端连接第一数据选择器mux1的第一数据输入端和第三D触发器D4的数据输入端，第三D触发器D4的输出端连接第二数据选择器mux2的第一数据输入端和第五D触发器D6的数据输入端，第五D触发器D6的输出端连接第三数据选择器mux3的第一数据输入端和第七D触发器D8的数据输入端，第七D触发器D8的输出端连接第四数据选择器mux4的第一数据输入端。第二D触发器D3的时钟输入端、第四D触发器D5的时钟输入端、第六D触发器D7的时钟输入端和第八D触发器D9的时钟输入端连接反相器Inv2的输出端。第二D触发器D3的输出端连接第一数据选择器mux1的第二数据输入端和第四D触发器D5的数据输入端，第四D触发器D5的输出端连接第二数据选择器mux2的第二数据输入端和第六D触发器D7的数据输入端，第六D触发器D7的输出端连接第三数据选择器mux3的第二数据输入端和第八D触发器D9的数据输入端，第八D触发器D9的输出端连接第四数据选择器mux4的第二数据输入端。

第一数据选择器mux1的第一输出端连接第九D触发器D10的数据输入端，第一数据选择器mux1的第二输出端连接第十D触发器D11的数据输入端，第二数据选择器mux2的第一输出端连接第十一D触发器D12的数据输入端，第二数据选择器mux2的第二输出端连接第十二D触发器D13的数据输入端，第三数据选择器mux3的第一输出端连接第十三D触发器D14的数据输入端，第三数据选择器mux3的第二输出端连接第十四D触发器D15的数据输入端，第四数据选择器mux4的输出端连接第十五D触发器D16的数据输入端。第九D触发器D10的输出端、第十D触发器D11的输出端、第十一D触发器D12的输出端、第十二D触发器D13的输出端、第十三D触发器D14的输出端、第十四D触发器D15的输出端和第十五D触发器D16的输出端构成串并转换模块S1的并行输出端，输出并行的7位数据Data_ab_[7](即第一位数据)、Data_ab_[6](即第二位数据)、Data_ab_[5](即第三位数据)、Data_ab_[4](即第四位数据)、Data_ab_[3](即第五位数据)、Data_ab_[2](即第六位数据)和Data_ab_[1](即第七位数据)。

具体地，反相器Inv2对第一时钟信号Clk_div2作反相处理，得到第三时钟信号Clk_inv。第一D触发器D2在第一时钟信号Clk_div2的上升沿触发，对第一延时信号Data_ab_delay进行采样，得到Data_7，第二触发器D3在第三时钟信号Clk_inv的上升沿触发，对第一延时信号Data_ab_delay进行采样，得到Data_6。用第一时钟信号Clk_div2的上升沿和反相之后的第三时钟信号Clk_inv的上升沿结合第一D触发器D2和第二D触发器D3依次采样串行数据得到两路数据Data_7(即第一采样数据)和Data_6(即第二采样数据)，通过这种方式先把数据速率降低至原来的一半。将两路数据Data_7和Data_6分别用第一时钟信号Clk_div2的上升沿和反相之后的第三时钟信号Clk_inv的上升沿结合第三D触发器D4和第四D触发器D5进行延时，得到两路数据Data_5(即第三采样数据)和Data_4(即第四采样数据)。将两路数据Data_5和Data_4分别用第一时钟信号Clk_div2的上升沿和反相之后的第三时钟信号Clk_inv的上升沿结合第五D触发器D6和第六D触发器D7进行延时，得到两路数据Data_3(即第五采样数据)和Data_2(即第六采样数据)。将两路数据Data_3和Data_2分别用第一时钟信号Clk_div2的上升沿和反相之后的第三时钟信号Clk_inv的上升沿结合第七D触发器D8和第八D触发器D9进行延时，得到两路数据Data_1(即第七采样数据)和Data_0(即第八采样数据)。

对于第一数据选择器mux1、第二数据选择器mux2和第三数据选择器mux3，当第一时钟信号Clk_div2＝1(即高电平)时，数据选择器的第一输出端输出为数据选择器的第一输入端输入的数据，数据选择器的第二输出端输出为数据选择器的第二输入端输入的数据；当第一时钟信号Clk_div2＝0(即低电平)时，数据选择器的第一输出端输出由数据选择器的第二输入端输入的数据，数据选择器的第二输出端输出由数据选择器的第一输入端输入的数据。以第一数据选择器mux1为例，当Clk_div2＝1时，第一输出端out1输出为第一输入端in1输入的数据Data_7，第二输出端out2输出为第二输入端in2输入的数据Data_6；当Clk_div2＝0时，第一输出端out1输出为第二输入端in2输入的数据Data_6，第二输出端out2输出为第一输入端in1输入的数据Data_7。

对于第四数据选择器mux4，当第一时钟信号Clk_div2＝1时，输出端out输出为第一输入端in1输入的数据Data_1，当第一时钟信号Clk_div2＝0时，输出端out输出为第二输入端in2输入的数据Data_0。

第一至第四数据选择器的输出分别输入至第九至第十五D触发器的数据输入端。用第二时钟信号Clk_div7结合第九至第十五D触发器，对相应的输入数据采样，便可以得到Data_ab_[7]至Data_ab_[1]的7位并行数据。

从图7可以看到，用对恢复时钟信号Clk除2后得到的第一时钟信号Clk_div2对第一延时信号Data_ab_delay(最小ui时间时330ps)采样后得到的两路并行数据Data_7和Data_6的最小ui的时间增大至663ps，为后续进一步转成7bit并行数据提供了更大的安全时序窗口。图9是采用图8所示的串并转换模块将一路串行数据转换成7位并行数据的仿真时序图。可以看到，转换的结果准确无误。

由于C-PHY协议规定的数据解码器(symbols decoder)的映射表是7bit到16bit，所以需要得到并行数据的最大位宽是7位，用上述的方法就可以将采样得到的一路串行数据转换成7位并行数据后发送给解码器解码。本发明的串并转换模块将前端数字电路的工作速度降低至了原来的1/7，为后续进一步转成16bit并行数据提供了更大的安全时序窗口。

可以理解的是，上述串并转换模块的具体结构可相应增减调整，使得将串行数据(即延时信号)转换成2路并行的数据后，再将2路并行的数据转换成奇数位(例如3、5位或9位)并行的数据，以满足更多不同的应用需求。

本发明还提供一种MIPI C-PHY电路，包括数据和时钟恢复电路；所述数据和时钟恢复电路用于对第一传输线的第一电压、第二传输线的第二电压和第三传输线的第三电压进行处理，得到三路7位并行数据；所述数据和时钟恢复电路包括如上所述的串并转换电路，所述串并转换电路用于通过串并转换得到所述三路7位并行数据。

在一些实施方式中，所述数据和时钟恢复电路还包括线性均衡器、比较器、时钟恢复和数据延时电路以及分频器；所述线性均衡器用于对所述第一电压、所述第二电压和所述第三电压进行处理得到三对差分信号，所述比较器用于将所述三对差分信号分别转换为数字信号，所述时钟恢复和数据延时电路用于对所述数字信号进行延时，得到延时信号，所述时钟恢复和数据延时电路还用于根据所述数字信号得到恢复时钟信号；所述分频器用于对所述恢复时钟信号进行分频处理，得到所述第一时钟信号和所述第二时钟信号。

在一些实施方式中，所述线性均衡器包括线性均衡电路；所述线性均衡电路包括电流源、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第一电阻和第二电阻；所述第一晶体管的第一端用于连接电源VDD，所述第一晶体管的第二端连接所述电流源的负极，所述第一晶体管的控制端连接所述第一晶体管的第二端、所述第二晶体管的控制端和所述第三晶体管的控制端，所述电流源的正极用于接地；所述第二晶体管的第一端用于连接电源VDD，所述第二晶体管的第二端连接所述第四晶体管的第一端，所述第三晶体管的第一端用于连接电源VDD，所述第三晶体管的第二端连接所述第五晶体管的第一端；所述第四晶体管的第二端连接所述第一电阻的第一端，所述第一电阻的第二端用于接地，所述第五晶体管的第二端连接所述第二电阻的第一端，所述第二电阻的第二端用于接地；所述第四晶体管的控制端作为所述线性均衡电路的第一输入端以及所述线性均衡器的第一输入端，所述第五晶体管的控制端作为所述线性均衡电路的第二输入端以及所述线性均衡器的第二输入端，所述第四晶体管的第二端作为所述线性均衡电路的第一输出端，所述第五晶体管的第二端作为所述线性均衡电路的第二输出端。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包括于本申请的至少一个实施例或示例中。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或多个(两个或两个以上)用于实现特定逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分。并且本申请的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能。

在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行系统、装置或设备(如基于计算机的系统、包括处理器的系统或其他可以从指令执行系统、装置或设备取指令并执行指令的系统)使用，或结合这些指令执行系统、装置或设备而使用。

应理解的是，本申请的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。上述实施例方法的全部或部分步骤是可以通过程序来指令相关的硬件完成，该程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。

此外，在本申请各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。上述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读存储介质中。该存储介质可以是只读存储器，磁盘或光盘等。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (9)

1.一种串并转换电路，其特征在于，在第一时钟信号的控制下，将串行的输入信号转换为两路并行数据，所述两路并行数据包括第一路的第一采样数据、第三采样数据、第五采样数据和第七采样数据以及与第一路并行的第二路的第二采样数据、第四采样数据、第六采样数据和第八采样数据；所述串并转换电路还包括第一数据选择器、第二数据选择器、第三数据选择器和第四数据选择器；所述第一数据选择器用于在所述第一时钟信号的控制下，将所述第一采样数据和所述第二采样数据进行选择输出；所述第二数据选择器用于在所述第一时钟信号的控制下，将所述第三采样数据和所述第四采样数据进行选择输出；所述第三数据选择器用于在所述第一时钟信号的控制下，将所述第五采样数据和所述第六采样数据进行选择输出；所述第四数据选择器用于在所述第一时钟信号的控制下，将所述第七采样数据和所述第八采样数据进行选择输出；所述串并转换电路在第二时钟信号的控制下，对所述第一数据选择器、所述第二数据选择器、所述第三数据选择器和所述第四数据选择器的输出信号进行采样，得到7位并行数据；其中，所述第一时钟信号由时钟信号Clk除以2得到，所述第二时钟信号由时钟信号Clk除以7得到，所述时钟信号Clk的占空比不为50%。

2.如权利要求1所述的串并转换电路，其特征在于，包括反相器、第一D触发器和第二D触发器，所述反相器用于对所述第一时钟信号进行反相处理，得到第三时钟信号；所述第一D触发器用于在所述第一时钟信号的控制下，对所述串行的输入信号进行采样，得到第一采样数据，所述第二D触发器用于在所述第三时钟信号的控制下，对所述串行的输入信号进行采样，得到第二采样数据。

3.如权利要求2所述的串并转换电路，其特征在于，所述串并转换电路还包括第三D触发器、第四D触发器、第五D触发器、第六D触发器、第七D触发器和第八D触发器；所述第三D触发器用于在所述第一时钟信号的控制下，对所述第一采样数据进行延时，得到第三采样数据，所述第四D触发器用于在所述第三时钟信号的控制下，对所述第二采样数据进行延时，得到第四采样数据；所述第五D触发器用于在所述第一时钟信号的控制下，对所述第三采样数据进行延时，得到第五采样数据，所述第六D触发器用于在所述第三时钟信号的控制下，对所述第四采样数据进行延时，得到第六采样数据；所述第七D触发器用于在所述第一时钟信号的控制下，对所述第五采样数据进行延时，得到第七采样数据，所述第八D触发器用于在所述第三时钟信号的控制下，对所述第六采样数据进行延时，得到第八采样数据。

4.如权利要求3所述的串并转换电路，其特征在于，在所述第一时钟信号为高电平时，所述第一数据选择器的第一输出端输出所述第一采样数据，所述第一数据选择器的第二输出端输出所述第二采样数据；所述第二数据选择器的第一输出端输出所述第三采样数据，所述第二数据选择器的第二输出端输出所述第四采样数据；所述第三数据选择器的第一输出端输出所述第五采样数据，所述第三数据选择器的第二输出端输出所述第六采样数据；所述第四数据选择器的输出端输出第七采样数据。

5.如权利要求3所述的串并转换电路，其特征在于，在所述第一时钟信号为低电平时，所述第一数据选择器的第一输出端输出所述第二采样数据，所述第一数据选择器的第二输出端输出所述第一采样数据；所述第二数据选择器的第一输出端输出所述第四采样数据，所述第二数据选择器的第二输出端输出所述第三采样数据；所述第三数据选择器的第一输出端输出所述第六采样数据，所述第三数据选择器的第二输出端输出所述第五采样数据；所述第四数据选择器的输出端输出第八采样数据。

6.如权利要求3所述的串并转换电路，其特征在于，还包括第九D触发器、第十D触发器、第十一D触发器、第十二D触发器、第十三D触发器、第十四D触发器和第十五D触发器；所述第九D触发器用于在所述第二时钟信号的控制下，对所述第一数据选择器的第一输出端输出的信号进行采样，得到所述7位并行数据中的第一位数据；所述第十D触发器用于在所述第二时钟信号的控制下，对所述第一数据选择器的第二输出端输出的信号进行采样，得到所述7位并行数据中的第二位数据；所述第十一D触发器用于在所述第二时钟信号的控制下，对所述第二数据选择器的第一输出端输出的信号进行采样，得到所述7位并行数据中的第三位数据；所述第十二D触发器用于在所述第二时钟信号的控制下，对所述第二数据选择器的第二输出端输出的信号进行采样，得到所述7位并行数据中的第四位数据；所述第十三D触发器用于在所述第二时钟信号的控制下，对所述第三数据选择器的第一输出端输出的信号进行采样，得到所述7位并行数据中的第五位数据；所述第十四D触发器用于在所述第二时钟信号的控制下，对所述第三数据选择器的第二输出端输出的信号进行采样，得到所述7位并行数据中的第六位数据；所述第十五D触发器用于在所述第二时钟信号的控制下，对所述第四数据选择器的输出端输出的信号进行采样，得到所述7位并行数据中的第七位数据。

7.一种MIPI C-PHY电路，其特征在于，包括数据和时钟恢复电路；所述数据和时钟恢复电路用于对第一传输线的第一电压、第二传输线的第二电压和第三传输线的第三电压进行处理，得到三路7位并行数据；所述数据和时钟恢复电路包括如权利要求1至6中任一项所述的串并转换电路，所述串并转换电路用于通过串并转换得到所述三路7位并行数据。

8.如权利要求7所述的MIPI C-PHY电路，其特征在于，所述数据和时钟恢复电路还包括线性均衡器、比较器、时钟恢复和数据延时电路以及分频器；所述线性均衡器用于对所述第一电压、所述第二电压和所述第三电压进行处理得到三对差分信号，所述比较器用于将所述三对差分信号分别转换为数字信号，所述时钟恢复和数据延时电路用于对所述数字信号进行延时，得到延时信号，所述时钟恢复和数据延时电路还用于根据所述数字信号得到恢复时钟信号；所述分频器用于对所述恢复时钟信号进行分频处理，得到所述第一时钟信号和所述第二时钟信号。

9.如权利要求8所述的MIPI C-PHY电路，其特征在于，所述线性均衡器包括线性均衡电路；

所述线性均衡电路包括电流源、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第一电阻和第二电阻；

所述第一晶体管的第一端用于连接电源VDD，所述第一晶体管的第二端连接所述电流源的负极，所述第一晶体管的控制端连接所述第一晶体管的第二端、所述第二晶体管的控制端和所述第三晶体管的控制端，所述电流源的正极用于接地；所述第二晶体管的第一端用于连接电源VDD，所述第二晶体管的第二端连接所述第四晶体管的第一端，所述第三晶体管的第一端用于连接电源VDD，所述第三晶体管的第二端连接所述第五晶体管的第一端；所述第四晶体管的第二端连接所述第一电阻的第一端，所述第一电阻的第二端用于接地，所述第五晶体管的第二端连接所述第二电阻的第一端，所述第二电阻的第二端用于接地；

所述第四晶体管的控制端作为所述线性均衡电路的第一输入端以及所述线性均衡器的第一输入端，所述第五晶体管的控制端作为所述线性均衡电路的第二输入端以及所述线性均衡器的第二输入端，所述第四晶体管的第二端作为所述线性均衡电路的第一输出端，所述第五晶体管的第二端作为所述线性均衡电路的第二输出端。