JP2002319854A - 差動入力回路 - Google Patents
差動入力回路Info
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Abstract
(57)【要約】
【課題】低電源電圧であっても受信可能入力信号電圧範
囲が広く、ＬＶＤＳ規格に定められる差動信号をデュー
ティ比を崩すことなく受信することができ、さらに入出
力間の遅延時間も小さい差動入力回路を提供すること。 【解決手段】正転入力端子ＩＮ＋と、反転入力端子ＩＮ
−と、出力端子ＯＵＴと、同一の差動入力信号が与えら
れ互いに異なるコモンモード入力電圧範囲を有する高電
圧側差動増幅器１及び低電圧側差動増幅器２と、入力信
号の電圧を基準電圧ＶＲ１と比較して比較結果に対応す
る選択信号を出力する比較器３と、選択信号に基づき高
電圧側差動増幅器１及び低電圧側差動増幅器２のそれぞ
れの出力信号のうちの１つを選択して出力するセレクタ
４と、を備えている。
囲が広く、ＬＶＤＳ規格に定められる差動信号をデュー
ティ比を崩すことなく受信することができ、さらに入出
力間の遅延時間も小さい差動入力回路を提供すること。 【解決手段】正転入力端子ＩＮ＋と、反転入力端子ＩＮ
−と、出力端子ＯＵＴと、同一の差動入力信号が与えら
れ互いに異なるコモンモード入力電圧範囲を有する高電
圧側差動増幅器１及び低電圧側差動増幅器２と、入力信
号の電圧を基準電圧ＶＲ１と比較して比較結果に対応す
る選択信号を出力する比較器３と、選択信号に基づき高
電圧側差動増幅器１及び低電圧側差動増幅器２のそれぞ
れの出力信号のうちの１つを選択して出力するセレクタ
４と、を備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、差動入力回路に関
し、特に、低電源電圧であっても受信可能入力信号電圧
範囲が広く、ＬＶＤＳ規格を満足することができる差動
入力回路に関する。
し、特に、低電源電圧であっても受信可能入力信号電圧
範囲が広く、ＬＶＤＳ規格を満足することができる差動
入力回路に関する。
【０００２】
【従来の技術】近年、電子機器は低電源電圧化されてき
ているが、ＩＥＥＥにより標準化されたＬＶＤＳ（Ｌｏ
ｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉ
ｇｎａｌｓ）規格の小振幅高速差動信号を受信するため
には、振幅１００〜４００ｍＶの差動信号を、入力電圧
範囲０〜２．４Ｖにわたって受信する必要がある。そこ
で、従来例の差動入力回路として、特開平９−７４３４
０公報に記載された図７に示す構成が知られている。図
７に示すように、従来例の差動入力回路は、受信可能入
力電圧範囲即ちコモンモード入力電圧範囲が異なる低電
圧側と高電圧側をサポートする２つの差動コンパレータ
回路Ｃ１、Ｃ２により差動入力端子ＩＮ＋、ＩＮ−から
の差動入力信号を受け、差動コンパレータ回路Ｃ１の出
力信号を遅延回路１０４を介してＡＮＤゲート１０７に
入力し、差動コンパレータ回路Ｃ２の出力信号をインバ
ータ１０５、遅延回路１０６を介してＡＮＤゲート１０
７に入力し、ＡＮＤゲート１０７の出力信号を差動入力
回路の出力端子ＯＵＴに送出している。そして、受信可
能なコモンモード入力電圧の範囲においては、遅延回路
１０４、１０６により位相補正が行われて出力端子ＯＵ
Ｔからの出力信号の論理誤動作が防止され、受信不可能
なコモンモード入力電圧の範囲においては、動作しなく
なった方の差動コンパレータ回路の出力をプルアップ抵
抗１０２又はプルダウン抵抗１０３によりハイレベル又
はロウレベルに固定する構成になっている。
ているが、ＩＥＥＥにより標準化されたＬＶＤＳ（Ｌｏ
ｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉ
ｇｎａｌｓ）規格の小振幅高速差動信号を受信するため
には、振幅１００〜４００ｍＶの差動信号を、入力電圧
範囲０〜２．４Ｖにわたって受信する必要がある。そこ
で、従来例の差動入力回路として、特開平９−７４３４
０公報に記載された図７に示す構成が知られている。図
７に示すように、従来例の差動入力回路は、受信可能入
力電圧範囲即ちコモンモード入力電圧範囲が異なる低電
圧側と高電圧側をサポートする２つの差動コンパレータ
回路Ｃ１、Ｃ２により差動入力端子ＩＮ＋、ＩＮ−から
の差動入力信号を受け、差動コンパレータ回路Ｃ１の出
力信号を遅延回路１０４を介してＡＮＤゲート１０７に
入力し、差動コンパレータ回路Ｃ２の出力信号をインバ
ータ１０５、遅延回路１０６を介してＡＮＤゲート１０
７に入力し、ＡＮＤゲート１０７の出力信号を差動入力
回路の出力端子ＯＵＴに送出している。そして、受信可
能なコモンモード入力電圧の範囲においては、遅延回路
１０４、１０６により位相補正が行われて出力端子ＯＵ
Ｔからの出力信号の論理誤動作が防止され、受信不可能
なコモンモード入力電圧の範囲においては、動作しなく
なった方の差動コンパレータ回路の出力をプルアップ抵
抗１０２又はプルダウン抵抗１０３によりハイレベル又
はロウレベルに固定する構成になっている。
【０００３】
【発明が解決しようとする課題】しかし、差動コンパレ
ータ回路Ｃ１、Ｃ２両方が受信可能なコモンモード入力
電圧の範囲においては、受信可能範囲限界付近で差動コ
ンパレータＣ１、Ｃ２の出力信号波形のデューティ比が
崩れ、その結果として出力端子ＯＵＴからの出力信号の
デューティ比も崩れてしまうという問題があり、さら
に、遅延回路１０４、１０６を介しているため、差動入
力回路としての遅延時間が大きくなってしまうという問
題もある。
ータ回路Ｃ１、Ｃ２両方が受信可能なコモンモード入力
電圧の範囲においては、受信可能範囲限界付近で差動コ
ンパレータＣ１、Ｃ２の出力信号波形のデューティ比が
崩れ、その結果として出力端子ＯＵＴからの出力信号の
デューティ比も崩れてしまうという問題があり、さら
に、遅延回路１０４、１０６を介しているため、差動入
力回路としての遅延時間が大きくなってしまうという問
題もある。
【０００４】本発明は、かかる問題点に鑑みてなされた
ものであって、低電源電圧であっても受信可能入力信号
電圧範囲が広く、ＬＶＤＳ規格に定められる差動信号を
デューティ比を崩すことなく受信することができ、さら
に入出力間の遅延時間も小さい差動入力回路を提供する
ことを目的とする。
ものであって、低電源電圧であっても受信可能入力信号
電圧範囲が広く、ＬＶＤＳ規格に定められる差動信号を
デューティ比を崩すことなく受信することができ、さら
に入出力間の遅延時間も小さい差動入力回路を提供する
ことを目的とする。
【０００５】
【課題を解決するための手段】本発明の差動入力回路
は、同一の入力信号が与えられ互いに異なるコモンモー
ド入力電圧範囲を有するｎ（ｎは２以上の整数）個の差
動増幅器と、前記入力信号の電圧を基準電圧と比較して
前記比較結果に対応する選択信号を出力するｎ−１個の
比較器と、前記選択信号に基づき前記ｎ個の差動増幅器
のそれぞれの出力信号のうちの１つを選択して出力する
セレクタと、を備えることを特徴とする。
は、同一の入力信号が与えられ互いに異なるコモンモー
ド入力電圧範囲を有するｎ（ｎは２以上の整数）個の差
動増幅器と、前記入力信号の電圧を基準電圧と比較して
前記比較結果に対応する選択信号を出力するｎ−１個の
比較器と、前記選択信号に基づき前記ｎ個の差動増幅器
のそれぞれの出力信号のうちの１つを選択して出力する
セレクタと、を備えることを特徴とする。
【０００６】また、同一の入力信号が与えられ互いに異
なるコモンモード入力電圧範囲を有するｎ（ｎは２以上
の整数）個の差動増幅器と、前記入力信号の電圧を基準
電圧と比較して前記比較結果に対応する第１の選択信号
を出力するｎ−１個の比較器と、前記入力信号の遅延信
号を出力する遅延回路と、前記ｎ−１個の比較器に１対
１に対応して前記第１の選択信号を前記遅延信号により
ラッチした第２の選択信号を出力するｎ−１個のフリッ
プフロップと、前記第２の選択信号に基づき前記ｎ個の
差動増幅器のそれぞれの出力信号のうちの１つを選択し
て出力するセレクタと、を備えることを特徴とする。
なるコモンモード入力電圧範囲を有するｎ（ｎは２以上
の整数）個の差動増幅器と、前記入力信号の電圧を基準
電圧と比較して前記比較結果に対応する第１の選択信号
を出力するｎ−１個の比較器と、前記入力信号の遅延信
号を出力する遅延回路と、前記ｎ−１個の比較器に１対
１に対応して前記第１の選択信号を前記遅延信号により
ラッチした第２の選択信号を出力するｎ−１個のフリッ
プフロップと、前記第２の選択信号に基づき前記ｎ個の
差動増幅器のそれぞれの出力信号のうちの１つを選択し
て出力するセレクタと、を備えることを特徴とする。
【０００７】また、前記差動増幅器毎に、前記コモンモ
ード入力電圧範囲における前記出力信号のデューティ比
が一定であることを特徴とする。
ード入力電圧範囲における前記出力信号のデューティ比
が一定であることを特徴とする。
【０００８】また、前記差動増幅器毎の前記コモンモー
ド入力電圧範囲における前記出力信号のデューティ比が
互いに等しいことを特徴とする。
ド入力電圧範囲における前記出力信号のデューティ比が
互いに等しいことを特徴とする。
【０００９】また、前記差動増幅器毎の前記コモンモー
ド入力電圧範囲が互いに部分的に重複することを特徴と
する。
ド入力電圧範囲が互いに部分的に重複することを特徴と
する。
【００１０】また、前記基準電圧が、前記重複する電圧
範囲内に設定されることを特徴とする。
範囲内に設定されることを特徴とする。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の第１の実施の形
態の差動入力回路の構成図である。図１に示すように、
本発明の第１の実施の形態の差動入力回路は、正転入力
端子ＩＮ＋と、反転入力端子ＩＮ−と、出力端子ＯＵＴ
と、同一の差動入力信号が与えられ互いに異なるコモン
モード入力電圧範囲を有する高電圧側差動増幅器１及び
低電圧側差動増幅器２と、入力信号の電圧を基準電圧Ｖ
Ｒ１と比較して比較結果に対応する選択信号を出力する
比較器３と、選択信号に基づき高電圧側差動増幅器１及
び低電圧側差動増幅器２のそれぞれの出力信号のうちの
１つを選択して出力するセレクタ４と、を備えている。
を参照して説明する。図１は、本発明の第１の実施の形
態の差動入力回路の構成図である。図１に示すように、
本発明の第１の実施の形態の差動入力回路は、正転入力
端子ＩＮ＋と、反転入力端子ＩＮ−と、出力端子ＯＵＴ
と、同一の差動入力信号が与えられ互いに異なるコモン
モード入力電圧範囲を有する高電圧側差動増幅器１及び
低電圧側差動増幅器２と、入力信号の電圧を基準電圧Ｖ
Ｒ１と比較して比較結果に対応する選択信号を出力する
比較器３と、選択信号に基づき高電圧側差動増幅器１及
び低電圧側差動増幅器２のそれぞれの出力信号のうちの
１つを選択して出力するセレクタ４と、を備えている。
【００１２】高電圧側差動増幅器１が有するコモンモー
ド入力電圧範囲とは、図１には図示されていない低電位
側電源電圧ＶＳＳ（０Ｖ）を基準とする正転入力端子１
ａ及び反転入力端子１ｂの同相モードのダイナミックレ
ンジのことであり、低電圧側差動増幅器２が有するコモ
ンモード入力電圧範囲とは、低電位側電源電圧ＶＳＳを
基準とする正転入力端子２ａ及び反転入力端子２ｂの同
相モードのダイナミックレンジのことである。
ド入力電圧範囲とは、図１には図示されていない低電位
側電源電圧ＶＳＳ（０Ｖ）を基準とする正転入力端子１
ａ及び反転入力端子１ｂの同相モードのダイナミックレ
ンジのことであり、低電圧側差動増幅器２が有するコモ
ンモード入力電圧範囲とは、低電位側電源電圧ＶＳＳを
基準とする正転入力端子２ａ及び反転入力端子２ｂの同
相モードのダイナミックレンジのことである。
【００１３】高電圧側差動増幅器１の正転入力端子１ａ
は、正転入力端子ＩＮ＋に接続され、高電圧側差動増幅
器１の反転入力端子１ｂは、反転入力端子ＩＮ−に接続
され、高電圧側差動増幅器１の出力端子１ｃは、セレク
タ４に接続されている。
は、正転入力端子ＩＮ＋に接続され、高電圧側差動増幅
器１の反転入力端子１ｂは、反転入力端子ＩＮ−に接続
され、高電圧側差動増幅器１の出力端子１ｃは、セレク
タ４に接続されている。
【００１４】低電圧側差動増幅器２の正転入力端子２ａ
は、正転入力端子ＩＮ＋に接続され、低電圧側差動増幅
器２の反転入力端子２ｂは、反転入力端子ＩＮ−に接続
され、低電圧側差動増幅器２の出力端子２ｃは、セレク
タ４に接続されている。
は、正転入力端子ＩＮ＋に接続され、低電圧側差動増幅
器２の反転入力端子２ｂは、反転入力端子ＩＮ−に接続
され、低電圧側差動増幅器２の出力端子２ｃは、セレク
タ４に接続されている。
【００１５】比較器３の正極入力端子は、反転入力端子
ＩＮ−に接続され、比較器３の負極入力端子には、低電
位側電源電圧ＶＳＳを基準とする基準電圧ＶＲ１が与え
られている。
ＩＮ−に接続され、比較器３の負極入力端子には、低電
位側電源電圧ＶＳＳを基準とする基準電圧ＶＲ１が与え
られている。
【００１６】比較器３は、反転入力端子ＩＮ−の電圧が
基準電圧ＶＲ１以上のとき、比較結果に対応して論理Ｈ
レベルの選択信号を出力し、反転入力端子ＩＮ−の電圧
が基準電圧ＶＲ１未満のとき、比較結果に対応して論理
Ｌレベルの選択信号を出力する。
基準電圧ＶＲ１以上のとき、比較結果に対応して論理Ｈ
レベルの選択信号を出力し、反転入力端子ＩＮ−の電圧
が基準電圧ＶＲ１未満のとき、比較結果に対応して論理
Ｌレベルの選択信号を出力する。
【００１７】セレクタ４は、選択信号を受け、選択信号
が論理Ｈレベルのとき、高電圧側差動増幅器１の出力端
子１ｃからの出力信号を選択して出力端子ＯＵＴに送出
し、選択信号が論理Ｌレベルのとき、低電圧側差動増幅
器２の出力端子２ｃからの出力信号を選択して出力端子
ＯＵＴに送出する。
が論理Ｈレベルのとき、高電圧側差動増幅器１の出力端
子１ｃからの出力信号を選択して出力端子ＯＵＴに送出
し、選択信号が論理Ｌレベルのとき、低電圧側差動増幅
器２の出力端子２ｃからの出力信号を選択して出力端子
ＯＵＴに送出する。
【００１８】次に、図２は、３Ｖ以下の電源電圧に対応
できる高電圧側差動増幅器１の具体例の構成図である。
高電圧側差動増幅器１は、差動対としてのＮチャネルＭ
ＯＳトランジスタＮ１及びＮチャネルＭＯＳトランジス
タＮ２と、負荷としてのＰチャネルＭＯＳトランジスタ
Ｐ１及びＰチャネルＭＯＳトランジスタＰ２と、波形整
形用のインバータＩ１と、定電流源としてのＮチャネル
ＭＯＳトランジスタＮ３と、を備えている。
できる高電圧側差動増幅器１の具体例の構成図である。
高電圧側差動増幅器１は、差動対としてのＮチャネルＭ
ＯＳトランジスタＮ１及びＮチャネルＭＯＳトランジス
タＮ２と、負荷としてのＰチャネルＭＯＳトランジスタ
Ｐ１及びＰチャネルＭＯＳトランジスタＰ２と、波形整
形用のインバータＩ１と、定電流源としてのＮチャネル
ＭＯＳトランジスタＮ３と、を備えている。
【００１９】ＮチャネルＭＯＳトランジスタＮ１のゲー
ト端子が正転入力端子１ａとなり、ＮチャネルＭＯＳト
ランジスタＮ２のゲート端子が反転入力端子１ｂとな
る。
ト端子が正転入力端子１ａとなり、ＮチャネルＭＯＳト
ランジスタＮ２のゲート端子が反転入力端子１ｂとな
る。
【００２０】ＮチャネルＭＯＳトランジスタＮ１のソー
ス端子及びＮチャネルＭＯＳトランジスタＮ２のソース
端子がＮチャネルＭＯＳトランジスタＮ３のドレイン端
子に接続され、ＮチャネルＭＯＳトランジスタＮ３のソ
ース端子に低電位側電源電圧ＶＳＳが与えられる。
ス端子及びＮチャネルＭＯＳトランジスタＮ２のソース
端子がＮチャネルＭＯＳトランジスタＮ３のドレイン端
子に接続され、ＮチャネルＭＯＳトランジスタＮ３のソ
ース端子に低電位側電源電圧ＶＳＳが与えられる。
【００２１】ＮチャネルＭＯＳトランジスタＮ３のゲー
ト端子にはバイアス電圧ＶＧＮが与えられる。
ト端子にはバイアス電圧ＶＧＮが与えられる。
【００２２】ＮチャネルＭＯＳトランジスタＮ１のドレ
イン端子がＰチャネルＭＯＳトランジスタＰ１のドレイ
ン端子に接続され、ＮチャネルＭＯＳトランジスタＮ２
のドレイン端子がＰチャネルＭＯＳトランジスタＰ２の
ドレイン端子に接続されている。
イン端子がＰチャネルＭＯＳトランジスタＰ１のドレイ
ン端子に接続され、ＮチャネルＭＯＳトランジスタＮ２
のドレイン端子がＰチャネルＭＯＳトランジスタＰ２の
ドレイン端子に接続されている。
【００２３】ＰチャネルＭＯＳトランジスタＰ１のゲー
ト端子がＰチャネルＭＯＳトランジスタＰ２のゲート端
子に接続され、ＰチャネルＭＯＳトランジスタＰ２のゲ
ート端子がＰチャネルＭＯＳトランジスタＰ２のドレイ
ン端子に接続されている。
ト端子がＰチャネルＭＯＳトランジスタＰ２のゲート端
子に接続され、ＰチャネルＭＯＳトランジスタＰ２のゲ
ート端子がＰチャネルＭＯＳトランジスタＰ２のドレイ
ン端子に接続されている。
【００２４】ＰチャネルＭＯＳトランジスタＰ１及びＰ
チャネルＭＯＳトランジスタＰ２のソース端子に高電位
側電源電圧ＶＤＤが与えられる。
チャネルＭＯＳトランジスタＰ２のソース端子に高電位
側電源電圧ＶＤＤが与えられる。
【００２５】インバータＩ１の入力端子がＮチャネルＭ
ＯＳトランジスタＮ１のドレイン端子に接続され、イン
バータＩ１の出力端子が出力端子１ｃとなる。
ＯＳトランジスタＮ１のドレイン端子に接続され、イン
バータＩ１の出力端子が出力端子１ｃとなる。
【００２６】以上の構成により、正転入力端子１ａ及び
反転入力端子１ｂに与えられる差動入力信号は、差動対
および負荷により増幅され、さらにインバータＩ１によ
り波形が整形され、出力端子１ｃに送出される。
反転入力端子１ｂに与えられる差動入力信号は、差動対
および負荷により増幅され、さらにインバータＩ１によ
り波形が整形され、出力端子１ｃに送出される。
【００２７】ここで、高電圧側差動増幅器１のコモンモ
ード入力電圧範囲が低電圧側差動増幅器２のコモンモー
ド入力電圧範囲と最大入力電圧範囲（０Ｖから２．４Ｖ
まで）の中心付近で互いに部分的に重複するようにする
ため、出力信号のデューティ比が一定となるコモンモー
ド入力電圧範囲がおよそ０．９Ｖから２．４Ｖまでにな
るように、ＮチャネルＭＯＳトランジスタＮ１、Ｎ２及
びＮ３の閾値ＶＴが調整されている。
ード入力電圧範囲が低電圧側差動増幅器２のコモンモー
ド入力電圧範囲と最大入力電圧範囲（０Ｖから２．４Ｖ
まで）の中心付近で互いに部分的に重複するようにする
ため、出力信号のデューティ比が一定となるコモンモー
ド入力電圧範囲がおよそ０．９Ｖから２．４Ｖまでにな
るように、ＮチャネルＭＯＳトランジスタＮ１、Ｎ２及
びＮ３の閾値ＶＴが調整されている。
【００２８】次に、図３は、３Ｖ以下の電源電圧に対応
できる低電圧側差動増幅器２の具体例の構成図である。
低電圧側差動増幅器２は、差動対としてのＰチャネルＭ
ＯＳトランジスタＰ４及びＰチャネルＭＯＳトランジス
タＰ５と、負荷としてのＮチャネルＭＯＳトランジスタ
Ｎ４及びＮチャネルＭＯＳトランジスタＮ５と、波形整
形用のインバータＩ２と、定電流源としてのＰチャネル
ＭＯＳトランジスタＰ３と、を備えている。
できる低電圧側差動増幅器２の具体例の構成図である。
低電圧側差動増幅器２は、差動対としてのＰチャネルＭ
ＯＳトランジスタＰ４及びＰチャネルＭＯＳトランジス
タＰ５と、負荷としてのＮチャネルＭＯＳトランジスタ
Ｎ４及びＮチャネルＭＯＳトランジスタＮ５と、波形整
形用のインバータＩ２と、定電流源としてのＰチャネル
ＭＯＳトランジスタＰ３と、を備えている。
【００２９】ＰチャネルＭＯＳトランジスタＰ４のゲー
ト端子が正転入力端子２ａとなり、ＰチャネルＭＯＳト
ランジスタＰ５のゲート端子が反転入力端子２ｂとな
る。
ト端子が正転入力端子２ａとなり、ＰチャネルＭＯＳト
ランジスタＰ５のゲート端子が反転入力端子２ｂとな
る。
【００３０】ＰチャネルＭＯＳトランジスタＰ４のソー
ス端子及びＰチャネルＭＯＳトランジスタＰ５のソース
端子がＰチャネルＭＯＳトランジスタＰ３のドレイン端
子に接続され、ＰチャネルＭＯＳトランジスタＰ３のソ
ース端子に高電位側電源電圧ＶＤＤが与えられる。
ス端子及びＰチャネルＭＯＳトランジスタＰ５のソース
端子がＰチャネルＭＯＳトランジスタＰ３のドレイン端
子に接続され、ＰチャネルＭＯＳトランジスタＰ３のソ
ース端子に高電位側電源電圧ＶＤＤが与えられる。
【００３１】ＰチャネルＭＯＳトランジスタＰ３のゲー
ト端子にはバイアス電圧ＶＧＰが与えられる。
ト端子にはバイアス電圧ＶＧＰが与えられる。
【００３２】ＰチャネルＭＯＳトランジスタＰ４のドレ
イン端子がＮチャネルＭＯＳトランジスタＮ４のドレイ
ン端子に接続され、ＰチャネルＭＯＳトランジスタＰ５
のドレイン端子がＮチャネルＭＯＳトランジスタＮ５の
ドレイン端子に接続されている。
イン端子がＮチャネルＭＯＳトランジスタＮ４のドレイ
ン端子に接続され、ＰチャネルＭＯＳトランジスタＰ５
のドレイン端子がＮチャネルＭＯＳトランジスタＮ５の
ドレイン端子に接続されている。
【００３３】ＮチャネルＭＯＳトランジスタＮ４のゲー
ト端子がＮチャネルＭＯＳトランジスタＮ５のゲート端
子に接続され、ＮチャネルＭＯＳトランジスタＮ５のゲ
ート端子がＮチャネルＭＯＳトランジスタＮ５のドレイ
ン端子に接続されている。
ト端子がＮチャネルＭＯＳトランジスタＮ５のゲート端
子に接続され、ＮチャネルＭＯＳトランジスタＮ５のゲ
ート端子がＮチャネルＭＯＳトランジスタＮ５のドレイ
ン端子に接続されている。
【００３４】ＮチャネルＭＯＳトランジスタＮ４及びＮ
チャネルＭＯＳトランジスタＮ５のソース端子に低電位
側電源電圧ＶＳＳが与えられる。
チャネルＭＯＳトランジスタＮ５のソース端子に低電位
側電源電圧ＶＳＳが与えられる。
【００３５】インバータＩ２の入力端子がＰチャネルＭ
ＯＳトランジスタＰ４のドレイン端子に接続され、イン
バータＩ２の出力端子が出力端子２ｃとなる。
ＯＳトランジスタＰ４のドレイン端子に接続され、イン
バータＩ２の出力端子が出力端子２ｃとなる。
【００３６】以上の構成により、正転入力端子２ａ及び
反転入力端子２ｂに与えられる差動入力信号は、差動対
および負荷により増幅され、さらにインバータＩ２によ
り波形が整形され、出力端子２ｃに送出される。
反転入力端子２ｂに与えられる差動入力信号は、差動対
および負荷により増幅され、さらにインバータＩ２によ
り波形が整形され、出力端子２ｃに送出される。
【００３７】ここで、低電圧側差動増幅器２のコモンモ
ード入力電圧範囲が高電圧側差動増幅器１のコモンモー
ド入力電圧範囲と最大入力電圧範囲（０Ｖから２．４Ｖ
まで）の中心付近で互いに部分的に重複するようにする
ため、出力信号のデューティ比が一定となるコモンモー
ド入力電圧範囲がおよそ０Ｖから１．５Ｖまでになるよ
うに、ＰチャネルＭＯＳトランジスタＰ３、Ｐ４及びＰ
５の閾値ＶＴが調整されている。
ード入力電圧範囲が高電圧側差動増幅器１のコモンモー
ド入力電圧範囲と最大入力電圧範囲（０Ｖから２．４Ｖ
まで）の中心付近で互いに部分的に重複するようにする
ため、出力信号のデューティ比が一定となるコモンモー
ド入力電圧範囲がおよそ０Ｖから１．５Ｖまでになるよ
うに、ＰチャネルＭＯＳトランジスタＰ３、Ｐ４及びＰ
５の閾値ＶＴが調整されている。
【００３８】また、以上の構成において、図２に示す高
電圧側差動増幅器１のコモンモード入力電圧範囲におけ
る出力信号のデューティ比と、図３に示す低電圧側差動
増幅器２のコモンモード入力電圧範囲における出力信号
のデューティ比とが互いに等しくなるように、Ｐチャネ
ルＭＯＳトランジスタＰ１及びＰ２、ＮチャネルＭＯＳ
トランジスタＮ４及びＮ５のサイズ等が調整されてい
る。
電圧側差動増幅器１のコモンモード入力電圧範囲におけ
る出力信号のデューティ比と、図３に示す低電圧側差動
増幅器２のコモンモード入力電圧範囲における出力信号
のデューティ比とが互いに等しくなるように、Ｐチャネ
ルＭＯＳトランジスタＰ１及びＰ２、ＮチャネルＭＯＳ
トランジスタＮ４及びＮ５のサイズ等が調整されてい
る。
【００３９】また、以上の構成において、図１に示す基
準電圧ＶＲ１が、高電圧側差動増幅器１のコモンモード
入力電圧範囲と低電圧側差動増幅器２のコモンモード入
力電圧範囲との重複する電圧範囲（０．９Ｖから１．５
Ｖまで）の中心である１．２Ｖに設定されている。
準電圧ＶＲ１が、高電圧側差動増幅器１のコモンモード
入力電圧範囲と低電圧側差動増幅器２のコモンモード入
力電圧範囲との重複する電圧範囲（０．９Ｖから１．５
Ｖまで）の中心である１．２Ｖに設定されている。
【００４０】次に動作を説明する。図４は、本発明の第
１の実施の形態の差動入力回路の動作説明図であり、本
発明の第１の実施の形態の差動入力回路にデューティ比
が一定のＬＶＤＳ信号が入力され、そのコモンモード電
圧が最大入力電圧範囲（０Ｖから２．４Ｖまで）内で変
動したときの、高電圧側差動増幅器１及び低電圧側差動
増幅器２のそれぞれの出力信号のデューティ比について
示している。
１の実施の形態の差動入力回路の動作説明図であり、本
発明の第１の実施の形態の差動入力回路にデューティ比
が一定のＬＶＤＳ信号が入力され、そのコモンモード電
圧が最大入力電圧範囲（０Ｖから２．４Ｖまで）内で変
動したときの、高電圧側差動増幅器１及び低電圧側差動
増幅器２のそれぞれの出力信号のデューティ比について
示している。
【００４１】先ず、入力されるＬＶＤＳ信号のコモンモ
ード電圧が０Ｖから０．６Ｖ付近までの低い範囲のと
き、高電圧側差動増幅器１はコモンモード入力電圧範囲
より低いため、ＬＶＤＳ信号を受けても受信できない。
ード電圧が０Ｖから０．６Ｖ付近までの低い範囲のと
き、高電圧側差動増幅器１はコモンモード入力電圧範囲
より低いため、ＬＶＤＳ信号を受けても受信できない。
【００４２】一方、低電圧側差動増幅器２はコモンモー
ド入力電圧範囲内にあるため、ＬＶＤＳ信号を受信可能
であり、ＬＶＤＳ信号と同じデューティ比であって、し
かもデューティ比が一定である信号波形を出力する。
ド入力電圧範囲内にあるため、ＬＶＤＳ信号を受信可能
であり、ＬＶＤＳ信号と同じデューティ比であって、し
かもデューティ比が一定である信号波形を出力する。
【００４３】このとき、反転入力端子ＩＮ−の入力電圧
が比較器３の基準電圧ＶＲ１＝１．２Ｖ未満であるた
め、比較器３は低電圧側差動増幅器２を選択する信号を
セレクタ４に送り、低電圧側差動増幅器２の出力信号が
出力端子ＯＵＴに送出される。
が比較器３の基準電圧ＶＲ１＝１．２Ｖ未満であるた
め、比較器３は低電圧側差動増幅器２を選択する信号を
セレクタ４に送り、低電圧側差動増幅器２の出力信号が
出力端子ＯＵＴに送出される。
【００４４】次に、入力されるＬＶＤＳ信号のコモンモ
ード電圧が０．６Ｖから０．９Ｖまでの範囲のとき、高
電圧側差動増幅器１はＬＶＤＳ信号を一応受信可能では
あるが、コモンモード入力電圧範囲より低いため、デュ
ーティ比の崩れた信号波形を出力する。
ード電圧が０．６Ｖから０．９Ｖまでの範囲のとき、高
電圧側差動増幅器１はＬＶＤＳ信号を一応受信可能では
あるが、コモンモード入力電圧範囲より低いため、デュ
ーティ比の崩れた信号波形を出力する。
【００４５】一方、低電圧側差動増幅器２はコモンモー
ド入力電圧範囲内にあるため、ＬＶＤＳ信号を受信可能
であり、ＬＶＤＳ信号と同じデューティ比であって、し
かもデューティ比が一定である信号波形を出力する。
ド入力電圧範囲内にあるため、ＬＶＤＳ信号を受信可能
であり、ＬＶＤＳ信号と同じデューティ比であって、し
かもデューティ比が一定である信号波形を出力する。
【００４６】このとき、反転入力端子ＩＮ−の入力電圧
が比較器３の基準電圧ＶＲ１＝１．２Ｖ未満であるた
め、比較器３は低電圧側差動増幅器２を選択する信号を
セレクタ４に送り、低電圧側差動増幅器２の出力信号が
出力端子ＯＵＴに送出される。
が比較器３の基準電圧ＶＲ１＝１．２Ｖ未満であるた
め、比較器３は低電圧側差動増幅器２を選択する信号を
セレクタ４に送り、低電圧側差動増幅器２の出力信号が
出力端子ＯＵＴに送出される。
【００４７】次に、入力されるＬＶＤＳ信号のコモンモ
ード電圧が１．８Ｖ付近から２．４Ｖまでの高い範囲の
とき、高電圧側差動増幅器１はコモンモード入力電圧範
囲内にあるため、ＬＶＤＳ信号を受信可能であり、ＬＶ
ＤＳ信号と同じデューティ比であって、しかもデューテ
ィ比が一定である信号波形を出力する。
ード電圧が１．８Ｖ付近から２．４Ｖまでの高い範囲の
とき、高電圧側差動増幅器１はコモンモード入力電圧範
囲内にあるため、ＬＶＤＳ信号を受信可能であり、ＬＶ
ＤＳ信号と同じデューティ比であって、しかもデューテ
ィ比が一定である信号波形を出力する。
【００４８】一方、低電圧側差動増幅器２はコモンモー
ド入力電圧範囲より高いため、ＬＶＤＳ信号を受けても
受信できない。
ド入力電圧範囲より高いため、ＬＶＤＳ信号を受けても
受信できない。
【００４９】このとき、反転入力端子ＩＮ−の入力電圧
が比較器３の基準電圧ＶＲ１＝１．２Ｖ以上であるた
め、比較器３は高電圧側差動増幅器１を選択する信号を
セレクタ４に送り、高電圧側差動増幅器１の出力信号が
出力端子ＯＵＴに送出される。
が比較器３の基準電圧ＶＲ１＝１．２Ｖ以上であるた
め、比較器３は高電圧側差動増幅器１を選択する信号を
セレクタ４に送り、高電圧側差動増幅器１の出力信号が
出力端子ＯＵＴに送出される。
【００５０】次に、入力されるＬＶＤＳ信号のコモンモ
ード電圧が１．５Ｖから１．８Ｖまでの範囲のとき、高
電圧側差動増幅器１はコモンモード入力電圧範囲内にあ
るため、ＬＶＤＳ信号を受信可能であり、ＬＶＤＳ信号
と同じデューティ比であって、しかもデューティ比が一
定である信号波形を出力する。
ード電圧が１．５Ｖから１．８Ｖまでの範囲のとき、高
電圧側差動増幅器１はコモンモード入力電圧範囲内にあ
るため、ＬＶＤＳ信号を受信可能であり、ＬＶＤＳ信号
と同じデューティ比であって、しかもデューティ比が一
定である信号波形を出力する。
【００５１】一方、低電圧側差動増幅器２はＬＶＤＳ信
号を一応受信可能ではあるが、コモンモード入力電圧範
囲より高いため、デューティ比の崩れた信号波形を出力
する。
号を一応受信可能ではあるが、コモンモード入力電圧範
囲より高いため、デューティ比の崩れた信号波形を出力
する。
【００５２】このとき、反転入力端子ＩＮ−の入力電圧
が比較器３の基準電圧ＶＲ１＝１．２Ｖ以上であるた
め、比較器３は高電圧側差動増幅器１を選択する信号を
セレクタ４に送り、高電圧側差動増幅器１の出力信号が
出力端子ＯＵＴに送出される。
が比較器３の基準電圧ＶＲ１＝１．２Ｖ以上であるた
め、比較器３は高電圧側差動増幅器１を選択する信号を
セレクタ４に送り、高電圧側差動増幅器１の出力信号が
出力端子ＯＵＴに送出される。
【００５３】次に、入力されるＬＶＤＳ信号のコモンモ
ード電圧が０．９Ｖから１．５Ｖまでの範囲Ａのとき、
高電圧側差動増幅器１及び低電圧側差動増幅器２は、そ
れぞれのコモンモード入力電圧範囲内にあるため、ＬＶ
ＤＳ信号を受信可能であり、ＬＶＤＳ信号と同じデュー
ティ比であって、しかもデューティ比が一定である信号
波形を出力する。
ード電圧が０．９Ｖから１．５Ｖまでの範囲Ａのとき、
高電圧側差動増幅器１及び低電圧側差動増幅器２は、そ
れぞれのコモンモード入力電圧範囲内にあるため、ＬＶ
ＤＳ信号を受信可能であり、ＬＶＤＳ信号と同じデュー
ティ比であって、しかもデューティ比が一定である信号
波形を出力する。
【００５４】このとき、反転入力端子ＩＮ−の入力電圧
が比較器３の基準電圧ＶＲ１＝１．２Ｖと交差するが、
反転入力端子ＩＮ−電圧が１．２Ｖ以上の期間は比較器
３が高電圧側差動増幅器１の出力信号を選択して出力端
子ＯＵＴに送出し、反転入力端子ＩＮ−電圧が１．２Ｖ
未満の期間は比較器３が低電圧側差動増幅器２の出力信
号を選択して出力端子ＯＵＴに送出するので、結局、Ｌ
ＶＤＳ信号と同じデューティ比であって、しかもデュー
ティ比が一定である信号波形が送出される。
が比較器３の基準電圧ＶＲ１＝１．２Ｖと交差するが、
反転入力端子ＩＮ−電圧が１．２Ｖ以上の期間は比較器
３が高電圧側差動増幅器１の出力信号を選択して出力端
子ＯＵＴに送出し、反転入力端子ＩＮ−電圧が１．２Ｖ
未満の期間は比較器３が低電圧側差動増幅器２の出力信
号を選択して出力端子ＯＵＴに送出するので、結局、Ｌ
ＶＤＳ信号と同じデューティ比であって、しかもデュー
ティ比が一定である信号波形が送出される。
【００５５】また、このとき、範囲Ａの中心である１．
２Ｖを基準電圧ＶＲ１に設定しているので、範囲Ａの高
低方向の境界までのマージンが等しくなり、出力信号の
デューティ比が最も安定となる。
２Ｖを基準電圧ＶＲ１に設定しているので、範囲Ａの高
低方向の境界までのマージンが等しくなり、出力信号の
デューティ比が最も安定となる。
【００５６】以上説明したように、本発明の第１の実施
の形態の差動入力回路の構成によれば、高電圧側差動増
幅器１及び低電圧側差動増幅器２がデューティ比を保証
できるコモンモード入力電圧範囲を、その一部分の０．
９Ｖから１．５Ｖまで重複させ、比較器によりこの重複
範囲の中心電圧１．２Ｖと入力信号電圧とを比較するこ
とにより、入力信号波形が高電圧側差動増幅器１及び低
電圧側差動増幅器２のコモンモード入力電圧範囲の境界
に達する前に、デューティ比の崩れる側の差動増幅器の
出力信号を他方のデューティ比の整った側の差動増幅器
の出力信号に切換えるようにしたので、３Ｖ以下のよう
な低電源電圧であっても、受信可能入力信号電圧範囲が
広く、ＬＶＤＳ規格に定められる差動信号をデューティ
比を崩すことなく受信することができるという効果が得
られる。
の形態の差動入力回路の構成によれば、高電圧側差動増
幅器１及び低電圧側差動増幅器２がデューティ比を保証
できるコモンモード入力電圧範囲を、その一部分の０．
９Ｖから１．５Ｖまで重複させ、比較器によりこの重複
範囲の中心電圧１．２Ｖと入力信号電圧とを比較するこ
とにより、入力信号波形が高電圧側差動増幅器１及び低
電圧側差動増幅器２のコモンモード入力電圧範囲の境界
に達する前に、デューティ比の崩れる側の差動増幅器の
出力信号を他方のデューティ比の整った側の差動増幅器
の出力信号に切換えるようにしたので、３Ｖ以下のよう
な低電源電圧であっても、受信可能入力信号電圧範囲が
広く、ＬＶＤＳ規格に定められる差動信号をデューティ
比を崩すことなく受信することができるという効果が得
られる。
【００５７】さらに、従来のように遅延回路を必要とし
ないので、正転入力端子ＩＮ＋及び反転入力端子ＩＮ−
から出力端子ＯＵＴまでの信号遅延時間を小さくするこ
とができるという効果も得られる。
ないので、正転入力端子ＩＮ＋及び反転入力端子ＩＮ−
から出力端子ＯＵＴまでの信号遅延時間を小さくするこ
とができるという効果も得られる。
【００５８】図５は、本発明の第２の実施の形態の差動
入力回路の構成図であり、差動増幅器数を３個とし比較
器を２個として、差動増幅器の１個あたりがカバーする
コモンモード入力電圧範囲を狭くして、出力信号波形の
デューティ比精度を向上させるようにした構成である。
入力回路の構成図であり、差動増幅器数を３個とし比較
器を２個として、差動増幅器の１個あたりがカバーする
コモンモード入力電圧範囲を狭くして、出力信号波形の
デューティ比精度を向上させるようにした構成である。
【００５９】図５における高電圧側差動増幅器５、低電
圧側差動増幅器７は、それぞれ図１に示す本発明の第１
の実施の形態の差動入力回路における高電圧側差動増幅
器１、低電圧側差動増幅器２と同様とし、中間電圧差動
増幅器６は、高電圧側差動増幅器１又は低電圧側差動増
幅器２のどちらか一方と同様としている。
圧側差動増幅器７は、それぞれ図１に示す本発明の第１
の実施の形態の差動入力回路における高電圧側差動増幅
器１、低電圧側差動増幅器２と同様とし、中間電圧差動
増幅器６は、高電圧側差動増幅器１又は低電圧側差動増
幅器２のどちらか一方と同様としている。
【００６０】図５に示すように、本発明の第２の実施の
形態の差動入力回路は、正転入力端子ＩＮ＋と、反転入
力端子ＩＮ−と、出力端子ＯＵＴと、同一の差動入力信
号が与えられ互いに異なるコモンモード入力電圧範囲を
有する高電圧側差動増幅器５、中間電圧差動増幅器６及
び低電圧側差動増幅器７と、入力信号の電圧を基準電圧
ＶＲ２と比較して比較結果に対応する選択信号を出力す
る比較器８と、入力信号の電圧を基準電圧ＶＲ３と比較
して比較結果に対応する選択信号を出力する比較器９
と、２つの選択信号に基づき高電圧側差動増幅器５、中
間電圧差動増幅器６及び低電圧側差動増幅器７のそれぞ
れの出力信号のうちの１つを選択して出力するセレクタ
１０と、を備えている。
形態の差動入力回路は、正転入力端子ＩＮ＋と、反転入
力端子ＩＮ−と、出力端子ＯＵＴと、同一の差動入力信
号が与えられ互いに異なるコモンモード入力電圧範囲を
有する高電圧側差動増幅器５、中間電圧差動増幅器６及
び低電圧側差動増幅器７と、入力信号の電圧を基準電圧
ＶＲ２と比較して比較結果に対応する選択信号を出力す
る比較器８と、入力信号の電圧を基準電圧ＶＲ３と比較
して比較結果に対応する選択信号を出力する比較器９
と、２つの選択信号に基づき高電圧側差動増幅器５、中
間電圧差動増幅器６及び低電圧側差動増幅器７のそれぞ
れの出力信号のうちの１つを選択して出力するセレクタ
１０と、を備えている。
【００６１】高電圧側差動増幅器５の正転入力端子は、
正転入力端子ＩＮ＋に接続され、高電圧側差動増幅器５
の反転入力端子は、反転入力端子ＩＮ−に接続され、高
電圧側差動増幅器５の出力端子は、セレクタ１０に接続
されている。
正転入力端子ＩＮ＋に接続され、高電圧側差動増幅器５
の反転入力端子は、反転入力端子ＩＮ−に接続され、高
電圧側差動増幅器５の出力端子は、セレクタ１０に接続
されている。
【００６２】中間電圧差動増幅器６の正転入力端子は、
正転入力端子ＩＮ＋に接続され、中間電圧差動増幅器６
の反転入力端子は、反転入力端子ＩＮ−に接続され、中
間電圧差動増幅器６の出力端子は、セレクタ１０に接続
されている。
正転入力端子ＩＮ＋に接続され、中間電圧差動増幅器６
の反転入力端子は、反転入力端子ＩＮ−に接続され、中
間電圧差動増幅器６の出力端子は、セレクタ１０に接続
されている。
【００６３】低電圧側差動増幅器７の正転入力端子は、
正転入力端子ＩＮ＋に接続され、低電圧側差動増幅器７
の反転入力端子は、反転入力端子ＩＮ−に接続され、低
電圧側差動増幅器７の出力端子は、セレクタ１０に接続
されている。
正転入力端子ＩＮ＋に接続され、低電圧側差動増幅器７
の反転入力端子は、反転入力端子ＩＮ−に接続され、低
電圧側差動増幅器７の出力端子は、セレクタ１０に接続
されている。
【００６４】比較器８の正極入力端子は、反転入力端子
ＩＮ−に接続され、比較器８の負極入力端子には、低電
位側電源電圧ＶＳＳを基準とする基準電圧ＶＲ２が与え
られている。基準電圧ＶＲ２は、高電圧側差動増幅器５
のコモンモード入力電圧範囲と中間電圧差動増幅器６の
コモンモード入力電圧範囲との重複範囲の中心電圧に設
定される。
ＩＮ−に接続され、比較器８の負極入力端子には、低電
位側電源電圧ＶＳＳを基準とする基準電圧ＶＲ２が与え
られている。基準電圧ＶＲ２は、高電圧側差動増幅器５
のコモンモード入力電圧範囲と中間電圧差動増幅器６の
コモンモード入力電圧範囲との重複範囲の中心電圧に設
定される。
【００６５】比較器９の正極入力端子は、反転入力端子
ＩＮ−に接続され、比較器９の負極入力端子には、低電
位側電源電圧ＶＳＳを基準とする基準電圧ＶＲ３が与え
られている。基準電圧ＶＲ３は、中間電圧差動増幅器６
のコモンモード入力電圧範囲と低電圧側差動増幅器７の
コモンモード入力電圧範囲との重複範囲の中心電圧に設
定される。
ＩＮ−に接続され、比較器９の負極入力端子には、低電
位側電源電圧ＶＳＳを基準とする基準電圧ＶＲ３が与え
られている。基準電圧ＶＲ３は、中間電圧差動増幅器６
のコモンモード入力電圧範囲と低電圧側差動増幅器７の
コモンモード入力電圧範囲との重複範囲の中心電圧に設
定される。
【００６６】比較器８は、反転入力端子ＩＮ−の電圧が
基準電圧ＶＲ２以上のとき、比較結果に対応して論理Ｈ
レベルの選択信号を出力し、反転入力端子ＩＮ−の電圧
が基準電圧ＶＲ２未満のとき、比較結果に対応して論理
Ｌレベルの選択信号を出力する。
基準電圧ＶＲ２以上のとき、比較結果に対応して論理Ｈ
レベルの選択信号を出力し、反転入力端子ＩＮ−の電圧
が基準電圧ＶＲ２未満のとき、比較結果に対応して論理
Ｌレベルの選択信号を出力する。
【００６７】比較器９は、反転入力端子ＩＮ−の電圧が
基準電圧ＶＲ３以上のとき、比較結果に対応して論理Ｈ
レベルの選択信号を出力し、反転入力端子ＩＮ−の電圧
が基準電圧ＶＲ３未満のとき、比較結果に対応して論理
Ｌレベルの選択信号を出力する。
基準電圧ＶＲ３以上のとき、比較結果に対応して論理Ｈ
レベルの選択信号を出力し、反転入力端子ＩＮ−の電圧
が基準電圧ＶＲ３未満のとき、比較結果に対応して論理
Ｌレベルの選択信号を出力する。
【００６８】セレクタ１０は、２つの選択信号を受け、
比較器８からの選択信号が論理Ｈレベルであって比較器
９からの選択信号が論理Ｈレベルのとき、高電圧側差動
増幅器５の出力端子からの出力信号を選択して出力端子
ＯＵＴに送出し、比較器８からの選択信号が論理Ｌレベ
ルであって比較器９からの選択信号が論理Ｈレベルのと
き、中間電圧差動増幅器６の出力端子からの出力信号を
選択して出力端子ＯＵＴに送出し、比較器８からの選択
信号が論理Ｌレベルであって比較器９からの選択信号が
論理Ｌレベルのとき、低電圧側差動増幅器７の出力端子
からの出力信号を選択して出力端子ＯＵＴに送出する。
比較器８からの選択信号が論理Ｈレベルであって比較器
９からの選択信号が論理Ｈレベルのとき、高電圧側差動
増幅器５の出力端子からの出力信号を選択して出力端子
ＯＵＴに送出し、比較器８からの選択信号が論理Ｌレベ
ルであって比較器９からの選択信号が論理Ｈレベルのと
き、中間電圧差動増幅器６の出力端子からの出力信号を
選択して出力端子ＯＵＴに送出し、比較器８からの選択
信号が論理Ｌレベルであって比較器９からの選択信号が
論理Ｌレベルのとき、低電圧側差動増幅器７の出力端子
からの出力信号を選択して出力端子ＯＵＴに送出する。
【００６９】以上説明したように、本発明の第２の実施
の形態の差動入力回路によれば、本発明の第１の実施の
形態の差動入力回路に比べ、差動増幅器１個あたりのコ
モンモード入力電圧範囲が狭くなるため最適化が容易と
なり、出力信号波形のデューティ比精度を向上させるこ
とができる。
の形態の差動入力回路によれば、本発明の第１の実施の
形態の差動入力回路に比べ、差動増幅器１個あたりのコ
モンモード入力電圧範囲が狭くなるため最適化が容易と
なり、出力信号波形のデューティ比精度を向上させるこ
とができる。
【００７０】次に、図６は、本発明の第３の実施の形態
の差動入力回路の構成図であり、セレクタの出力信号切
換えタイミングを遅延回路により出力信号の論理状態変
化後の安定した部分にシフトし、切換えにともなう過渡
ノイズの発生を防ぐようにした構成である。
の差動入力回路の構成図であり、セレクタの出力信号切
換えタイミングを遅延回路により出力信号の論理状態変
化後の安定した部分にシフトし、切換えにともなう過渡
ノイズの発生を防ぐようにした構成である。
【００７１】本発明の第３の実施の形態の差動入力回路
の構成と、図１に示す本発明の第１の実施の形態の差動
入力回路の構成との相違部分は、遅延回路１１及びフリ
ップフロップ１２が追加された部分であり、その他の構
成部分は同じであるため、同一構成部分には同一符号を
付し、その説明を省略する。
の構成と、図１に示す本発明の第１の実施の形態の差動
入力回路の構成との相違部分は、遅延回路１１及びフリ
ップフロップ１２が追加された部分であり、その他の構
成部分は同じであるため、同一構成部分には同一符号を
付し、その説明を省略する。
【００７２】遅延回路１１は、反転入力端子ＩＮ−から
の入力信号を位相遅延した遅延信号をフリップフロップ
１２のクロック端子に出力する。
の入力信号を位相遅延した遅延信号をフリップフロップ
１２のクロック端子に出力する。
【００７３】フリップフロップ１２のデータ端子には、
比較器３から出力される選択信号が入力される。
比較器３から出力される選択信号が入力される。
【００７４】フリップフロップ１２は、比較器３から出
力される選択信号を、遅延信号の上昇下降の両方のエッ
ジ点でラッチした選択信号を生成し、セレクタ４に与え
る。
力される選択信号を、遅延信号の上昇下降の両方のエッ
ジ点でラッチした選択信号を生成し、セレクタ４に与え
る。
【００７５】以上説明したように、本発明の第３の実施
の形態の差動入力回路の構成によれば、選択信号が変化
するタイミングを、遅延回路１１により高電圧側差動増
幅器１又は低電圧側差動増幅器２の出力信号が変化した
後にシフトさせることにより、セレクタ４の切換えにと
もなう過渡ノイズの発生を防ぐことができるという効果
が得られる。
の形態の差動入力回路の構成によれば、選択信号が変化
するタイミングを、遅延回路１１により高電圧側差動増
幅器１又は低電圧側差動増幅器２の出力信号が変化した
後にシフトさせることにより、セレクタ４の切換えにと
もなう過渡ノイズの発生を防ぐことができるという効果
が得られる。
【００７６】このとき、遅延回路１１は、セレクタ４の
切換えタイミングに関係するのみであるため、差動入力
回路としての信号遅延には全く影響を与えない。
切換えタイミングに関係するのみであるため、差動入力
回路としての信号遅延には全く影響を与えない。
【００７７】また、遅延回路１１の入力を比較器３から
出力される選択信号とする構成に変更しても、同様の効
果が得られる。
出力される選択信号とする構成に変更しても、同様の効
果が得られる。
【００７８】
【発明の効果】本発明による効果は、低電源電圧であっ
ても受信可能入力信号電圧範囲が広く、ＬＶＤＳ規格に
定められる差動信号をデューティ比を崩すことなく受信
することができ、さらに入出力間の遅延時間も小さい差
動入力回路を実現できることである。
ても受信可能入力信号電圧範囲が広く、ＬＶＤＳ規格に
定められる差動信号をデューティ比を崩すことなく受信
することができ、さらに入出力間の遅延時間も小さい差
動入力回路を実現できることである。
【００７９】
【図１】本発明の第１の実施の形態の差動入力回路の構
成図である。
成図である。
【図２】図１における高電圧側差動増幅器の構成図であ
る。
る。
【図３】図１における低電圧側差動増幅器の構成図であ
る。
る。
【図４】本発明の第１の実施の形態の差動入力回路の動
作説明図である。
作説明図である。
【図５】本発明の第２の実施の形態の差動入力回路の構
成図である。
成図である。
【図６】本発明の第３の実施の形態の差動入力回路の構
成図である。
成図である。
【図７】従来例の差動入力回路の構成図である。
Ｃ１、Ｃ２ 差動コンパレータ回路 ＩＮ＋ 正転入力端子 ＩＮ− 反転入力端子 ＯＵＴ 出力端子 Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５ ＰチャネルＭＯＳト
ランジスタ Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５ ＮチャネルＭＯＳト
ランジスタ Ｉ１、Ｉ２ インバータ １、５ 高電圧側差動増幅器 ２、７ 低電圧側差動増幅器 ３、８、９ 比較器 ４、１０ セレクタ ６ 中間電圧差動増幅器 １１、１０４、１０６ 遅延回路 １２ フリップフロップ １０２、１０３ 抵抗 １０５ インバータ １０７ ＡＮＤゲート
ランジスタ Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５ ＮチャネルＭＯＳト
ランジスタ Ｉ１、Ｉ２ インバータ １、５ 高電圧側差動増幅器 ２、７ 低電圧側差動増幅器 ３、８、９ 比較器 ４、１０ セレクタ ６ 中間電圧差動増幅器 １１、１０４、１０６ 遅延回路 １２ フリップフロップ １０２、１０３ 抵抗 １０５ インバータ １０７ ＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G035 AA13 AA17 AA19 AA26 AB01 AC01 AC19 AD20 AD23 AD47 AD50 5J039 DA12 DB03 KK04 KK10 KK13 KK16 KK18 KK29 MM06 MM16 5J056 AA01 BB16 CC00 CC01 CC05 CC09 CC14 DD13 DD28 FF09
Claims (6)
- 【請求項１】 同一の入力信号が与えられ互いに異なる
コモンモード入力電圧範囲を有するｎ（ｎは２以上の整
数）個の差動増幅器と、前記入力信号の電圧を基準電圧
と比較して前記比較結果に対応する選択信号を出力する
ｎ−１個の比較器と、前記選択信号に基づき前記ｎ個の
差動増幅器のそれぞれの出力信号のうちの１つを選択し
て出力するセレクタと、を備えることを特徴とする差動
入力回路。 - 【請求項２】 同一の入力信号が与えられ互いに異なる
コモンモード入力電圧範囲を有するｎ（ｎは２以上の整
数）個の差動増幅器と、前記入力信号の電圧を基準電圧
と比較して前記比較結果に対応する第１の選択信号を出
力するｎ−１個の比較器と、前記入力信号の遅延信号を
出力する遅延回路と、前記ｎ−１個の比較器に１対１に
対応して前記第１の選択信号を前記遅延信号によりラッ
チした第２の選択信号を出力するｎ−１個のフリップフ
ロップと、前記第２の選択信号に基づき前記ｎ個の差動
増幅器のそれぞれの出力信号のうちの１つを選択して出
力するセレクタと、を備えることを特徴とする差動入力
回路。 - 【請求項３】 前記差動増幅器毎に、前記コモンモード
入力電圧範囲における前記出力信号のデューティ比が一
定であることを特徴とする請求項１又は請求項２記載の
差動入力回路。 - 【請求項４】 前記差動増幅器毎の前記コモンモード入
力電圧範囲における前記出力信号のデューティ比が互い
に等しいことを特徴とする請求項１又は請求項２記載の
差動入力回路。 - 【請求項５】 前記差動増幅器毎の前記コモンモード入
力電圧範囲が互いに部分的に重複することを特徴とする
請求項１又は請求項２記載の差動入力回路。 - 【請求項６】 前記基準電圧が、前記重複する電圧範囲
内に設定されることを特徴とする請求項５記載の差動入
力回路。
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|---|---|---|---|
| JP2001123051A JP2002319854A (ja) | 2001-04-20 | 2001-04-20 | 差動入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001123051A JP2002319854A (ja) | 2001-04-20 | 2001-04-20 | 差動入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002319854A true JP2002319854A (ja) | 2002-10-31 |
Family
ID=18972664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001123051A Withdrawn JP2002319854A (ja) | 2001-04-20 | 2001-04-20 | 差動入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002319854A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US10084464B1 (en) | 2017-11-10 | 2018-09-25 | Mitsubishi Electric Corporation | Ad converter, semiconductor integrated circuit, and rotation detector |
-
2001
- 2001-04-20 JP JP2001123051A patent/JP2002319854A/ja not_active Withdrawn
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