JPH11261350A

JPH11261350A - 差動増幅回路

Info

Publication number: JPH11261350A
Application number: JP10360371A
Authority: JP
Inventors: Ulrich Knoch; ウルリッヒ・クノッホ; Thorsten Krueger; トルステン・クリューガー; Barbara Duffner; バーバラ・ダフナー; Ronnie Owens; ロニー・オウンズ; Charles Moore; チャールズ・ムーア
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1997-12-22
Filing date: 1998-12-18
Publication date: 1999-09-24
Anticipated expiration: 2018-12-18
Also published as: JP4477705B2; US5999028A

Abstract

(57)【要約】【課題】集積化及び小型化に適した差動増幅回路。【解決手段】本発明による差動増幅回路は、入出力信
号間のタイミング情報（各状態遷移間の時間）のずれを
補償する機能を有する。該機能は、各電流経路における
電圧レベルを修正する（例えば、各電流経路におけるイ
ンピーダンスＲか電流ｉを変化させる）ことにより出力
信号に適切なオフセット電圧が加わり、各トランジスタ
の出力信号の交点が時間軸上で移動することによって実
現される。この動作は、入出力信号のタイミング特性が
一致するまで行われる。これによって、デバイスの製造
時における公差に起因する差動増幅回路の非対称性の影
響を補償することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般にデジタル差動
増幅回路及びそのタイミング挙動に関するものである。

【０００２】

【従来の技術】デジタル回路は通常２レベル、すなわち
バイナリ・モードで動作する。すなわち、定常状態にお
いて各入力及び出力は２つの条件の一方にある。これら
の条件（状態）はそれぞれ、真または偽状態、高（Ｖ
h）または低（Ｖl）レベル、もしくは、「１」または
「０」状態と呼ばれる場合も多い。回路出力は、一般に
電圧であるため、これら２つの状態は、高電圧Ｖihと低
電圧Ｖilに基づく２つの電圧範囲を特徴とする。ここ
で、Ｖih＞Ｖil。電圧Ｖih及びＶilは、高論理しきい値
及び低論理しきい値とも呼ばれる。図１に示すように、
ノード電圧Ｖが不等式Ｖ＞Ｖihを満たす場合、ノードは
高状態にあり、Ｖ＜Ｖilの場合、ノードは低状態にある
のは明らかである。

【０００３】用途によっては、２レベル・モードでは不
十分な場合もあることが立証されており、代わりに、差
動論理が用いられる。差動論理を用いるデジタル回路
（今後は、デジタル差動増幅回路、あるいはただ単に差
動増幅回路とも呼ばれる）において、信号電圧は、２つ
のノード電圧の差Ｖ＝Ｖp−Ｖnと定義される。定常状態
において、差動論理の２つのノード電圧Ｖp及びＶnは必
ず逆の状態である、すなわち、Ｖp＞Ｖnの場合には、Ｖ
n＜Ｖilとなり、逆も同じである。とりわけ有利なの
は、差動論理を適用する回路は一般に電源電流が一定し
ており、同程度に低い電圧の揺れを示すので、高速で、
ノイズに影響されにくく、発生するノイズが同程度に低
いという点である。

【０００４】デジタル差動増幅回路を含む差動増幅回路
は、正式にはＥＣＬ（エミッタ結合論理）回路のような
バイポーラ・テクノロジで実施されてきた。ＥＣＬは、
高速度を必要とするコンピュータにおいて用いられる場
合が多い。こうした高速度を実現するため、ＥＣＬは、
大量の電力を消費するので、コストのかかる冷却手段を
必要とする。現在、電子産業では集積度を高くし、シス
テムを小型化しようとする傾向にあるため、ＭＯＳ（金
属酸化物半導体）テクノロジによる差動増幅回路の適用
が押し進められている。差動増幅回路の実施に利用され
るバイポーラ・トランジスタとＭＯＳトランジスタの主
たる相違点は、下記の通りである。ＥＣＬの場合、ＭＯ
Ｓトランジスタの場合と同じ数のトランジスタを単一Ｉ
Ｃチップにパックすることができない。ＥＣＬチップに
実装するトランジスタが多すぎると、過度の熱によって
損傷を被ることになる。信号が極めて高い周波数で変化
しなければ、ＭＯＳチップの消費電力は極めて少ない。
従って、ＭＯＳの場合は単一チップに多数のトランジス
タをパックすることが可能である。さらに、ＭＯＳトラ
ンジスタは、同程度の速度及び電源電流で、しきい値電
圧がより高くなり、相互コンダクタンスがより低くな
る。

【０００５】図２には、一例として、デジタル差動増幅
回路のためのインバータ回路が示されている。電流源１
０は、第１の電流路２０及び第２の電流路３０に給電す
る。第１の電流路２０には、第１の電流スイッチ４０及
び第１の負荷５０が含まれており、第２の電流路３０に
は、第２の電流スイッチ６０及び第２の負荷７０が含ま
れている。第１の電流スイッチ４０と第２の電流スイッ
チ６０は、通常、バイポーラ・トランジスタまたはＭＯ
Ｓトランジスタのようなトランジスタ素子によって実施
され、それぞれ、その制御電極において差動入力信号Ｉ
Ｎp及びＩＮnを受信する。第１の負荷５０及び第２の負
荷７０は、ＭＯＳトランジスタのようなトランジスタ素
子によって、あるいは、当該技術において既知の他の抵
抗手段によって実施することも可能である。電流路２０
及び３０は、それぞれ、電流スイッチと負荷の間のノー
ドにおいて、それぞれ、差動出力信号ＯＵＴp及びＯＵ
Ｔnを送り出す。

【０００６】動作時、差動入力信号ＩＮp及びＩＮnの高
いほうの信号によって、電流スイッチ４０と６０のいず
れか一方がオンになり、該電流路における出力信号（Ｏ
ＵＴpまたはＯＵＴn）の電位が高電位から低電位に引き
下げられる。従って、差動信号ＩＮp及びＩＮnの低いほ
うの信号によって、電流スイッチ４０及び６０のもう一
方がオフになり、該電流路における出力信号の電位が低
電位から高電位に引き上げられる。こうして、図２の回
路によって、差動入力信号ＩＮp及びＩＮnが反転され
る。

【０００７】入力信号または出力信号を交換することに
よって、非反転バッファが得られるように、図２の回路
の機能に修正を加えることができるのは明らかである。

【０００８】一般に、状態遷移は、ノード電圧の第１の
状態から第２の状態への変化であり、デジタル回路の場
合、状態遷移は、通常、２つの規定の状態の間で生じ
る。図３には、こうした状態遷移の一例が示されてい
る。電圧がしきい値電圧ＶihとＶilの範囲内にある時間
は、遷移時間ｔtrと呼ばれる。物理的理由のため、遷移
時間は、非ゼロ、ｔtr＞０でなければならない。

【０００９】電圧がＶ＝（Ｖih＋Ｖil）／２に達する時
点は、一般に、遷移のタイミング・マーク（timing mar
k）と呼ばれる。差動信号の場合、タイミング・マーク
は差動信号が等しくなる時点である。図３において、遷
移は、時間ｔ1に開始されて、時間ｔ3に終了し、時間ｔ
2において、２つの差動信号が等しくなり、電圧（Ｖih
＋Ｖil）／２に達する。遷移時間は、ｔtr＝ｔ3−ｔ1と
定義される。該遷移のタイミング・マークはｔ2にな
る。

【００１０】タイミング情報は、信号がある状態から別
の状態に変化する際に、送り出されるか、または処理さ
れ、一般に、タイミング・マークに関する情報を含んで
いる。タイミング情報を処理するか、または、送り出し
ているデジタル回路は、一連の入力状態遷移の結果とし
て、一連の出力状態遷移を発生する。出力状態遷移は、
図４ａに示すように、時間ｔi（１）、ｔi（２）．．ｔ
i（Ｎ）に生じる入力状態遷移によってｔo（１）、ｔo
（２）．．ｔo（Ｎ）に生じる。

【００１１】入力遷移のタイミング情報間の関係は、シ
ステムの出力において反映されなければならない。さら
に、入力状態の変化間において経過する時間が、それぞ
れの入力状態の変化によって生じる出力状態の変化間に
おいても経過するのが望ましい。さもなければ、システ
ムは、タイミング情報を変化させてしまうことになる
が、これは、ほとんどの用途において回避すべきことで
ある。従って、遷移時間に関する下記の方程式が満たさ
れる場合には、デジタル回路によって、正確なタイミン
グ情報が生じる。

【００１２】

【数１】ここで、ｋは整数。

【００１３】システムまたは装置の入力における遷移の
タイミング・マークｔi（ｋ）とそれに対応する出力遷
移のタイミング・マークｔo（ｋ）との間の時間差は、
伝搬遅延ｔpd（ｋ）と呼ばれる、すなわち、ｔpd（ｋ）
＝ｔo（ｋ）−ｔi（ｋ）である。理想のデジタル回路の
場合、伝搬遅延は、一定の値、ｔpd（ｋ）＝ｔpd（ｋ＋
ｎ）である（ここで、ｎは整数）。しかし、実際のデジ
タル回路では、伝搬遅延ｔpd（ｋ）は、実際の入力状
態、入力における状態変化の頻度等によって異なる可能
性がある。

【００１４】とりわけ、デジタル電子回路が、例えば、
集積回路（ＩＣ）または他の電子装置をテストするため
のテスト用途において、例えば、時間測定に利用される
場合、その回路によって正確なタイミングが得られるこ
とは、動作にとって重大である。すなわち、伝搬遅延ｔ
pd（ｋ）の変動は、測定されるか、送信されるか、また
は、別様に処理される信号の遷移時間に対して小さいこ
とが望ましい。

【００１５】差動増幅回路の伝搬遅延ｔpd（ｋ）は、図
４ｂに示すように、一般に、対応する時間マーク間、す
なわち、Ｖi＝０またはＶip＝Ｖinの時点とＶo＝０また
はＶop＝Ｖonの時点の間の経過時間と定義される。これ
は、上述の遷移タイミング間における経過時間に一致す
る。

【００１６】小型化によって、回路の集積度を高めるこ
とができるだけでなく、特徴サイズが小さくなるため、
より高い周波数を用いることも可能になるので、電気的
回路の小型化がもくろまれている。しかし、集積度が増
し、差動増幅回路が小型化されると、伝搬遅延ｔpd
（ｋ）のようなタイミング挙動が、同一の差動増幅回路
間においてさえ大きく変動し始めることが明らかになっ
た。さらに、例えば、伝搬遅延ｔpd（ｋ）が、結局相違
を生じ、特定の回路について一定の値ではなくなり、タ
イミング情報が回路によって変わってくることが分かっ
た。この結果、ほとんどの用途にとって、とりわけ、テ
スト用途のようなタイミングに影響されやすい用途にと
って全く許容できない、タイミングの欠陥を生じること
になる。

【００１７】すなわち、差動増幅回路は、主として高精
度な用途に用いられるので、予測不能なタイミング挙動
の影響は、該テクノロジにとって非常な欠点になること
が分かった。しかし、当該技術において、そのタイミン
グ挙動の変動理由を十分に明らかにすることができなか
ったので、回路設計者は、ある程度の集積化及び小型化
だけしか許容しないようにするか、あるいは、別のテク
ノロジを用いるようにしなければならなかった。

【００１８】

【発明が解決しようとする課題】本発明の目的は、集積
化及び小型化のさらなる強化を可能にする差動増幅回路
を提供することにある。

【００１９】

【課題を解決するための手段】差動増幅回路を小型化し
た場合に変動するタイミング挙動の問題を分析すること
によって、差動増幅回路の動作、つまりタイミング挙動
は、差動増幅回路の対称性によって大きく左右されるの
で、差動増幅回路内の個別デバイスのパラメータが変動
すると、回路全体の挙動に変動を生じることが分かっ
た。集積度の低い回路の場合、製造プロセス時における
構成要素の統計的ばらつきは、一般に、構成要素の通常
の公差間内に含まれるので、対称性はほぼ均衡がとれる
が、集積度が高くなると、構成要素の統計的ばらつきに
よって、差動増幅回路の大幅な非対称性を生じることに
なり、これが、統計的に、集積化及び小型化の進展と共
に増大するということが明らかになった。例えば、集積
度の高い回路におけるゲート長が１．２μｍから０．６
μｍに短縮され、製造プロセスによって生じる典型的な
ばらつきが２０ｎｍの場合、相対的な公差は、１．５％
から３．０％に増大する。しかし、所定の用途に必要な
速度を得るには、特徴サイズ（ゲート長のような）を縮
小しなければならない。

【００２０】図２のインバータのようなＭＯＳ適用例の
場合、ＭＯＳトランジスタのしきい値電圧の変動によっ
て、入力オフセット電圧が生じ、一方、ＭＯＳトランジ
スタの相互コンダクタンスの変動によって出力オフセッ
ト電圧が生じる。ある程度単純化すると、第１の電流路
２０と第２の電流路３０の間の非対称性の影響は、第１
の電流路２０と第２の電流路３０の間における対応する
構成要素の非対称性を相殺するオフセット電圧Ｖoffsに
よって表すことが可能である。図５には、第１の電流路
２０と第２の電流路３０との非対称性に起因するオフセ
ット電圧Ｖoffsを有する図２のインバータが示されてお
り、それによれば、オフセット電圧Ｖoffsは、例えば、
入力オフセット電圧、出力オフセット電圧、または、そ
の組み合わせから生じる可能性がある。

【００２１】図６には、回路におけるタイミング情報に
対するオフセット電圧Ｖoffsの影響が示されている。２
つの入力信号の一方が、例えば、トランジスタのしきい
値電圧の変動に起因するオフセット電圧Ｖoffsだけシフ
トされる（点線で示すように）。第１の遷移Ａのタイミ
ング・マーク（Ｖonに関する立ち上がりエッジ）が、タ
イミングマークｔ1（オフセット電圧Ｖoffsを生じな
い）からタイミングマークｔ1'（オフセット電圧Ｖoffs
を生じる）にシフトされる。従って、第１の遷移Ａに対
して逆方向の第２の遷移Ｂ（Ｖoffsに関する立ち下がり
エッジ）が、タイミングマークｔ2（オフセット電圧Ｖo
ffsを生じない）からタイミングマークｔ2'（オフセッ
ト電圧Ｖoffsを生じる）にシフトされる。しかし、図６
から明らかなように、タイミング・マークｔ1'は、タイ
ミング・マークｔ2'として逆方向にシフトされたので
（その「もとの信号」に対して）、時間差△ｔ＝ｔ2−
ｔ1が、時間差△ｔ’＝ｔ2'−ｔ1'に変化したことにな
る。以上から、立ち上がりエッジと立ち下がりエッジの
タイミング・マークが逆方向にシフトされるので、オフ
セット電圧Ｖoffsによって、それぞれの電流経路におけ
る電圧レベルの相対的シフト、従って、タイミング情報
の変化が生じることが明らかになる。

【００２２】図７には、タイミング情報に対するオフセ
ット電圧Ｖoffsの影響が示されている。（ａ）には、初
期タイミング情報が示されている。（ｂ）には、一方の
電流路においてオフセット電圧Ｖoffsが生じる差動増幅
回路に通された後の、ただし、伝搬遅延のない理想化さ
れたタイミング図による、タイミング情報が示されてい
る。（ｃ）には、最終的に、伝搬遅延を伴うオフセット
電圧Ｖoffsの影響が示されている。各立ち上がりエッジ
は、ほぼ一定した伝搬遅延ｔpd（ｒ）だけ遅延し、一
方、各立ち下がりエッジは、ほぼ一定した伝搬遅延ｔpd
（ｆ）だけ遅延する。（ｃ）におけるタイミング情報
は、一定の遅延時間ｔdだけ遅延するが、伝搬遅延ｔpd
（ｒ）とｔpd（ｆ）が等しくないのは明らかである。

【００２３】さらに、ほぼ一定したオフセット電圧Ｖof
fsを生じることのない他の影響によって、やはり、入力
情報のタイミング情報に変化を生じる可能性のあること
も分かった。例えば、出力ノードＯＵＴp及びＯＵＴnに
おける出力容量が異なると、やはり、異なるタイミング
・エッジに関して伝搬遅延の変動を生じる可能性があ
る。

【００２４】本発明によれば、例えば、オフセット電圧
Ｖoffsに起因するタイミング情報の変化の影響は、少な
くとも一方の電流路における電圧レベル、例えば、Ｖip
及び／またはＶinのレベルを修正することによって補償
される。電圧レベルは、出力信号のタイミング情報が少
なくとも入力信号のタイミング情報とほぼ同等になるま
で修正される。これによって、製造プロセス時における
装置の公差に起因する差動増幅回路の非対称性の影響を
補償することが可能になるので、差動増幅回路は、印加
される信号のタイミング情報を変えることなく、より集
積密度の高い回路にも適用可能になる。

【００２５】補償は、原則として、補償すべき回路の入
力において既知のタイミング特性を備えた規定の入力信
号を加えることによって実行可能である。結果生じる出
力信号のタイミング特性は、入力信号のタイミング特性
と比較され、電流路の少なくとも一方における少なくと
も１つの電圧レベルが、出力信号と入力信号のタイミン
グ特性が一致するまで修正される。タイミング特性は、
立ち上がりエッジと立ち下がりエッジの伝搬遅延を比較
することによって調整するのが望ましい。望ましい実施
態様の場合、加えられる入力信号は、デューティ・サイ
クルが約５０％の信号である、すなわち、立ち上がりエ
ッジと立ち下がりエッジとの間の時間がほぼ等しい。出
力信号のデューティ・サイクルが測定されて、入力信号
と比較される。次に、電流路の少なくとも一方における
少なくとも１つの電圧レベルが、出力信号のデューティ
・サイクルが約５０％になるまで修正される。

【００２６】より精密な補償の場合には、各電流路毎
に、所定の程度まで修正を施すことになる可能性があ
る。すなわち、少なくとも対をなす一方のコンポーネン
トに修正を加えることによって、各対をなす対応するコ
ンポーネント毎に補償を行うことになる可能性がある。

【００２７】タイミング情報の変化は、トリミング回路
に関する２つの原理に基づく方法で補償することが可能
である。オームの法則に従って、第１の原理に基づく方
法として、インピーダンスＲを変化させるか、あるい
は、第２の原理に基づく方法として、それぞれの電流Ｉ
を変化させることによって電圧レベルＶを修正すること
が可能である。

【００２８】トリミング回路に関する第１の原理に基づ
く方法の後、電流路の少なくとも一方における少なくと
も１つのインピーダンスＲが修正される。インピーダン
スＲ（例えば、抵抗器または負荷デバイス）の修正は、
例えば、必要に応じて、並列または直列をなす多くのデ
バイスをスイッチして、タイミング・エラーを調整する
か、トランジスタの制御電圧を調整して、インピーダン
スを修正するか、並列をなす少なくとも１つの（例え
ば、ＦＥＴ）トランジスタをスイッチして、その制御電
圧を調整し、インピーダンスを修正するか、あるは、当
該技術において既知の他の手段によって実施することが
可能である。

【００２９】図８ａには、図２のインバータ回路の例に
おける一方の電流路において少なくとも１つのインピー
ダンスＲ’に調整を加えるための原理が示されており、
その効果が図８ｂに示されている。図８ｂにおける出力
電圧ＯＵＴnの点線（Ｖon'）から明らかなように、イン
ピーダンスＲ’が変動すると、Ｖlにオフセット電圧Ｖo
ffs'が生じ（Ｖhは影響を受けない状態を保ち）、連続
線Ｖonで示されたＲ’＝Ｒである対称な状況と比べて、
遷移中の立ち上がりエッジと立ち下がりエッジに異なる
角度が生じる。従って、遷移のタイム・マークは、イン
ピーダンスＲ’を変化させると変動するというわけであ
る。従って、インピーダンスＲ’の値を変化させること
によって、立ち上がりエッジと立ち下がりエッジに関す
る伝搬遅延がほぼ等しくなるように調整を加え、その結
果、出力信号のタイミング情報が入力信号のタイミング
情報と同等になるようにすることが可能である。

【００３０】インピーダンスの調整には、基本的に、補
償される回路内における追加電力が不要という利点があ
る。電力消費は、いずれにしても、セルを駆動する差動
電流によって決まる。

【００３１】トリミング回路に関する第２の原理に基づ
く方法の後、電流路の少なくとも１つの電流Ｉが修正さ
れる、すなわち、少なくとも１つの調整電流ｉが、電流
路の少なくとも一方に追加される。電流の修正は、例え
ば、一方の電流路とアースのような低電位との間の少な
くとも１つの（例えば、ＦＥＴ）トランジスタをスイッ
チし、その制御電圧に調整を加えて、電流ｉの値を調整
するか、または、当該技術において既知の他の電流手段
によって実施可能である。一定の（調整）電流の非対称
な追加は、ノードＯＵＴp及びＯＵＴnから大地電位にト
ランジスタをスイッチすることによって実施するのが望
ましい。

【００３２】図９には、図２のインバータ回路の例にお
ける、１つの調整電流を追加することによって、電流路
の一方における少なくとも１つの電流Ｉ’に調整を加え
るための原理が示されており、その効果が図９ｂに示さ
れている。図９ｂにおける出力電圧ＯＵＴnの点線（Ｖo
n''）から明らかなように、電流Ｉ’が変動すると、
（連続した）線Ｖonで示されたＲ’＝Ｒである対称状況
に対するオフセット電圧Ｖoffs''が生じる。しかし、図
８ｂにおけるオフセット電圧Ｖoffs'と比較すると、オ
フセット電圧Ｖoffs''は、出力電圧ＯＵＴnの全範囲に
わたって重畳されている。従って、立ち上がりエッジ及
び立ち下がりエッジに関する伝搬遅延がほぼ等しくなる
ように調整可能である。

【００３３】本発明による電流修正は、追加電流やイン
ピーダンス修正に関する電力を必要とするが、負荷キャ
パシタンスが低くなる。もう１つの利点は、電流源とし
てＮＦＥＴを用いることができるということである。Ｎ
ＦＥＴはこの場合、より小さくすることが可能であり、
そのドーパント濃度のため、出力ノードに追加される容
量負荷も少ない。

【００３４】本発明の望ましい実施態様の場合、電流路
の調整は、電流路の一方における出力信号の電圧レベル
をより低いレベルに引き下げることによって実施され
る。従って、回路は各電流路毎に調整手段を含んでお
り、出力信号のうち電圧レベルが高いほうの電流路だけ
がより低いレベルに引き下げられる。もう１つの実施態
様の場合、両方の出力信号の電圧レベルがより低いレベ
ルに引き下げられる。従って、「アップ・サイド・ダウ
ン構成」の場合、例えば、ＰＦＥＴをスイッチとして利
用し、ＮＦＥＴを負荷として利用すると、電圧レベルを
より高いレベルに引き上げることが可能になる。例え
ば、各側から引き出される電流の量は、調整がつくま
で、各電流路においてそれぞれある数のトランジスタを
オンにすることによって調整可能である。両方の実施態
様とも、能動素子を必要としないので、より調整しやす
い実施態様が可能になる。

【００３５】インピーダンス及び電流の調整を同時に施
すことが可能であること、あるいは、一方の電流路にお
いて、インピーダンス調整を実施し、もう一方の電流路
において、電流の調整を施すことも可能であるのは明白
である。

【００３６】図９ｃには、本発明によるタイミング調整
に関する原理の一例が示されている。入力信号Ｖip及び
Ｖinが実線で示されている。（調整済みの）出力信号Ｖ
op及びＶonのタイミング挙動が点線で示されている。言
うまでもなく、単純化のため、入力信号Ｖip及びＶinに
対する出力信号Ｖop及びＶonの内部遅延が省略されてい
るので、入力信号と出力信号のタイミング・マークｔ1
及びｔ2は一致する。すなわち、入力信号と出力信号
が、同じタイミング情報、従って、立ち上がりエッジと
立ち下がりエッジに関する同じ伝搬遅延を示す。

【００３７】図８ａ、８ｂ、及び、９ａ、９ｂと組み合
わせることによって図９ｃから明らかなように、電流路
２０における出力ノードＯＵＴpの電圧レベルＶopは、
電流Ｉ（図９ａ）を変化させることによって、例えば、
出力ノードＯＵＴpと大地電位の間に電流源ｉを加える
ことによって調整された。それとは対照的に、電流路３
０における出力ノードＯＵＴnの電圧レベルは、インピ
ーダンス７０（図９ａ）の値を変化させることによっ
て、例えば、さらに１つ以上のインピーダンスを並列に
接続することによって調整された。電流路２０及び３０
の調整は、出力信号のタイミング情報が、入力信号のタ
イミング情報と同等になるまで、すなわち、換言すれ
ば、タイミング・マーク間における対応する時間差△ｔ
＝△ｔ’（＝ｔ2−ｔ1）が、入力情報と出力情報の両方
について同じになるまで実行される（図６と比較された
い）。しかし、図９ｃから明らかなように、補償結果と
して、調整された出力信号ＶopとＶonは、必ずしも対称
になる必要はない。

【００３８】一般に、補償効果は、下記のように実行す
ることが可能である。例えば、信号ＶopをＶop'＝Ｖop
＋Ｖomodpに変化させると、タイミングについて関連し
たＶop'＝Ｖonの時点も変化する。ＶonをＶon'＝Ｖon＋
Ｖomodnに変化させると、Ｖop＝Ｖon'の時点も変化す
る。従って、同様に信号ＶopをＶop'＝Ｖop＋Ｖomodpに
変化させ、ＶonをＶon'＝Ｖon＋Ｖomodnに変化させる
と、Ｖop'＝Ｖon'の時点が修正される。

【００３９】線形立ち上がり遷移中における信号電圧
は、次のように表すことができる。

【００４０】

【数２】

【００４１】電圧Ｖは、レベルＶlから開始して、その
定常状態の高レベルＶhに達するまで、時間の経過とと
もに線形に上昇する（図６と比較されたい）。立ち下が
り遷移は、次のように表すことができる。

【００４２】

【数３】

【００４３】非修正信号ＶopとＶonの交差点がタイミン
グ・マークｔ1で、Ｖop'が式２に従い、Ｖon'が式３に
従う場合、交差点としてのタイミング・マークt1'（こ
こで、Ｖop'＝Ｖon'）は、次のように計算することがで
きる。

【００４４】

【数４】

【００４５】ｔ1は、遷移Ａの結果生じるタイミング・
マークであり（図６と比較されたい）、ｔ2は、遷移Ｂ
の初期タイミング・マークである場合、遷移Ｂの結果生
じるタイミング・マークｔ2'は、下記のように計算する
ことができる。

【００４６】

【数５】

【００４７】差動増幅回路における出力レベルの変化
は、オームの法則を用いることによって実施可能であ
る。

【００４８】

【数６】

【００４９】Ｖを修正すべき場合には、ＩまたはＲを変
化させることが可能である。この結果、上述のようなト
リミング回路を実施する、下記による２つの方法が得ら
れる。１．図８ａ及び８ｂに示す負荷デバイスの非対称
的修正すなわち上述の式におけるＲ’＝Ｒ＋ｄＲ２．図
９ａ及び９ｂにおける調整電流のような定電流ｄＩの非
対称的追加。

【００５０】もちろん、本発明は、例えば図５に示すオ
フセット電圧Ｖoffsを補償するだけではなく、差動増幅
回路によって、加えられる入力信号のタイミング情報が
変化しないようにするため、差動増幅回路のタイミング
挙動を調整するためのツールも提供する。本発明による
補償の結果、既存のオフセット電圧Ｖoffsが上昇するこ
とさえあるし、あるいは、以前は存在しなかったオフセ
ット電圧Ｖoffsが生じることになる場合さえある（図９
ｃ参照）。しかし、本発明の補償によれば、入力信号の
タイミング情報の変化に起因するタイミングの欠陥が軽
減されるか、あるいは、解消されさえする。

【００５１】従って、本発明によれば、さらに集積化及
び小型化を押し進めたとしても、改善されたタイミング
挙動、あるいは、理想に近いタイミング挙動さえ示す差
動増幅回路を提供することが可能になる。この結果、速
度及びタイミング精度に対する妥協を強いられることな
く、高集積度の回路を用いることが可能になる。

【００５２】もちろん、本発明による補償は、ＸＯＲ、
フリップ・フロップ等のような任意の種類の差動増幅回
路または論理ゲートに適用することが可能であり、分か
りやすくするためだけに用いられた図２に示すインバー
タ回路に制限されるわけではない。

【００５３】

【実施例】以下では、本発明による差動増幅回路を調整
するための実施態様が、図２のインバータ回路の例に関
して示される。調整には、差動増幅回路の動作点を修正
し、伝搬遅延の差を取り除くことができるようにする必
要がある。実施態様は、ＭＯＳテクノロジに関して示さ
れるが、もちろん、本発明はそれに制限されるものでは
なく、任意のテクノロジで実施される任意の差動増幅回
路をそれ相応に調整することが可能である。

【００５４】図１０ａには、電流路の少なくとも一方に
おける少なくとも１つのインピーダンスが修正される、
トリミング回路に関する第１の原理に基づく方法に従っ
た、図２のインバータ回路を調整するための一例が示さ
れている。第１の電流路２０の第１の負荷５０及び第２
の電流路３０の第２の負荷７０はトランジスタとして実
施され、そのインピーダンスはそれぞれ、ゲート電極に
印加される制御電圧によって設定される。インピーダン
ス手段１００（及び１１０）は、第１の負荷５０と第２
の負荷７０の少なくとも一方（できれば、両方）に対し
て並列に接続される。インピーダンス手段１００及び１
１０は、トランジスタとして実施するのが望ましく、そ
のインピーダンスは、それぞれ、その制御（ゲート）電
極に印加される制御電圧Ｖ1及びＶ2によって設定するこ
とが可能である。制御電圧Ｖ1及びＶ2は、アナログ電圧
源または当該技術において既知の他の電圧供給手段によ
って実施することが可能である。

【００５５】図１０ｂには、インピーダンス手段１００
及び１１０の実施例が示されている。インピーダンス手
段１００及び１１０はそれぞれ、並列接続をなすように
構成された複数のトランジスタ１００．１，．．．，１
００．ｎ及び１１０．１，．．．，１１０ｎとして実施
される。ある実施態様の場合、大地電位（０Ｖ）または
高電位の（ＶＤＤ）の電圧（レール電圧）は、制御電極
に関する制御電圧として印加される。

【００５６】望ましい実施態様の場合、インピーダンス
手段１００及び１１０は、複数の並列トランジスタ１０
０．１，．．．，１００．ｎ及び１１０．１，．．．，
１１０ｎとして実施されるので、インピーダンス手段１
００及び１１０のデジタル制御が可能になる。複数のト
ランジスタ１００．１，．．．，１００．ｎの制御（ゲ
ート）電極は制御バス１２０に結合され、複数のトラン
ジスタ１１０．１，．．．，１１０ｎの制御（ゲート）
電極は制御バス１３０に結合される。制御バス１２０及
び１３０によってデジタル信号が複数のトランジスタ１
００．１，．．．，１００．ｎ及び１１０．
１，．．．，１１０ｎに供給され、これによって、次に
トランジスタがオンまたはオフになり、その結果、イン
ピーダンス手段１００及び１１０のインピーダンスが修
正される。

【００５７】図１１ａには、電流路の少なくとも一方に
おける少なくとも１つの電流Ｉが修正される、トリミン
グ回路に関する第２の原理に基づく方法に従った、図２
のインバータ回路を調整するための一例が示されてい
る。第１の電流源１５０は、出力ノードＯＵＴpとＯＵ
Ｔnの一方に結合される。第２の電流源１６０は、出力
ノードＯＵＴpとＯＵＴnのもう一方に結合するのが望ま
しい。第１の電流源１５０及び第２の電流源１６０は、
トランジスタとして実施されるのが望ましく、それぞれ
の出力ノードＯＵＴpまたはＯＵＴnに加えられる電流値
は、それぞれ、その制御（ゲート）電極に印加される制
御電圧Ｖ1及びＶ2によって設定することが可能である。
制御電圧Ｖ1及びＶ2は、アナログ電圧源によって、また
は、当該技術において既知の他の電圧供給手段によって
実施することが可能である。

【００５８】図１１ｂには、それぞれ、並列接続をなす
ように構成された複数のトランジスタ１５０．
１，．．．，１５０ｎ及び１６０．１，．．．，１６０
ｎとして実施された、第１の電流源１５０及び第２の電
流源１６０の実施例が示されている。第１の電流源１５
０及び第２の電流源１６０によって供給される電流値
は、複数のトランジスタ１５０．１，．．．，１５０ｎ
及び１６０．１，．．．，１６０ｎの制御（ゲート）電
極に制御電圧を印加することによって設定可能である。

【００５９】望ましい実施態様の場合、第１の電流源１
５０及び第２の電流源１６０は、可制御電流出力デジタ
ル・アナログ変換器（ＣＣＯ−ＤＡＣ）１５０及び１６
０として実施され、複数のトランジスタ１５０．
１，．．．，１５０ｎの制御（ゲート）電極は、制御バ
ス１７０に結合され、複数のトランジスタ１６０．
１，．．．，１６０ｎの制御（ゲート）電極は、制御バ
ス１８０に結合される。制御バス１７０及び１８０によ
って、デジタル信号が複数のトランジスタ１５０．
１，．．．，１５０．ｎ及び１６０．１，．．．，１６
０ｎに供給され、これによって、次に、トランジスタが
オンまたはオフになり、その結果、第１の電流源１５０
及び第２の電流源１６０によって供給される電流値が修
正される。

【００６０】第１の電流源１５０及び第２の電流源１６
０は、出力ノードＯＵＴpまたはＯＵＴnと大地電位のよ
うな低電位との間に接続するのが望ましい。その場合、
電流ｉは、差動増幅回路のそれぞれの電流路から「引き
出される」だけであるため、より容易に実施することが
可能になる。

【００６１】ＣＣＤ−ＤＡＣ１５０及び１６０は、ｋ
（例えば６）の２値重み付けを施された電流源によって
実施するのが望ましい。個別にオン／オフして、電流の
量を調整することが可能なこれらの電流源は、これらの
ＦＥＴのソース・コネクタが低（大地）電位に接続され
る場合、ＮＭＯＳＦＥＴとして実施するのが望まし
い。一方、これらのトランジスタのドレイン・コネクタ
が高電位に接続される場合、電流源はＰＭＯＳＦＥＴ
として実施するのが望ましい。ゲート・コネクタは、ト
ランジスタを通る電流を制御するｋ（例えば６）のデジ
タル信号によって駆動するのが望ましい。デジタル信号
によって、電流をオン／オフすることが可能である。出
力ノードＯＵＴpまたはＯＵＴnに供給される電流負荷
は、ｋの個別電流の和である。

【００６２】インピーダンス手段１００及び１１０と第
１の電流源１５０及び第２の電流源１６０は、それに従
って構成することが可能であり、その接点の１つが、出
力ノードＯＵＴpまたはＯＵＴnに結合されるのが望まし
い。差動増幅回路による伝搬遅延を変化させるため、２
つの出力ノードＯＵＴpまたはＯＵＴnは、別様に負荷を
加えるのが望ましい。プログラム可能なインピーダンス
手段１００．１，．．．，１００ｎまたは１１０．
１，．．．，１１０ｎまたはＣＣＤ−ＤＡＣ１５０及び
１６０は、それぞれの側におけるデジタル入力信号が反
転されるようにプログラム可能であることが望ましい。

【００６３】〔実施態様〕なお、本発明の実施態様の例
を以下に示す。

【００６４】〔実施態様１〕ほぼ対称をなすように形
成された２つの電流路（２０、３０）において、差動入
力信号を受信し、出力信号を送り出すための回路であっ
て、２つの電流路（２０、３０）の少なくとも一方に、
入力信号のタイミング情報と出力信号のタイミング情報
とを合わせるように調整するための調整手段が含まれて
いることを特徴とする回路。

【００６５】〔実施態様２〕前記調整手段（Ｒ’、
Ｉ’）に、出力信号のタイミング情報が、少なくともほ
ぼ入力信号のタイミング情報を表すようになるまで、そ
れぞれの電流路における電圧レベルに修正を加えるため
の手段が含まれていることを特徴とする、実施態様１に
記載の回路。

【００６６】〔実施態様３〕前記調整手段（Ｒ’、
Ｉ’）に、それぞれの電流路におけるインピーダンス
（Ｒ’）に修正を加えるための手段が含まれていること
を特徴とする、実施態様１または実施態様２に記載の回
路。

【００６７】〔実施態様４〕前記調整手段（Ｒ’、
Ｉ’）に、それぞれの電流路における電流（Ｉ’）に修
正を加えるための手段が含まれていることを特徴とす
る、実施態様１または実施態様２のいずれか一項に記載
の回路。

【００６８】〔実施態様５〕前記調整手段（Ｒ’、
Ｉ’）に、それぞれの電流路におけるインピーダンス
（Ｒ’）に修正を加えるための手段と、電流（Ｉ’）に
修正を加えるための手段が含まれていることを特徴とす
る、実施態様１または実施態様２に記載の回路。

【００６９】〔実施態様６〕前記インピーダンス
（Ｒ’）に修正を加えるための手段に、並列及び／また
は直列に接続されたトランジスタ素子が望ましい、複数
のインピーダンス素子が含まれることを特徴とする、実
施態様３に記載の回路。

【００７０】〔実施態様７〕前記電流（Ｉ’）に修正
を加えるための手段に、少なくとも１つのトランジスタ
素子が望ましい、少なくとも１つの調整電流源（ｉ）を
追加するための手段が含まれることを特徴とする、実施
態様４に記載の回路。

【００７１】〔実施態様８〕前記少なくとも１つの調
整電流源（ｉ）が、それぞれの電流路と低または高電位
の間に接続されることを特徴とする、実施態様７に記載
の回路。

【００７２】〔実施態様９〕実施態様１または実施態
様２に記載の回路を利用して、出力信号のタイミング情
報と入力信号のタイミング情報とを合わせるように調整
する方法。

【００７３】〔実施態様１０〕ほぼ対称をなすように
形成された２つの電流路（２０、３０）を備える差動増
幅回路からの出力信号のタイミング情報と、差動増幅回
路に加えられた入力信号のタイミング情報とを合わせる
ように調整するための方法であって、（ａ）既知のタイ
ミング情報を備えた規定の入力信号を加えるステップ
と、（ｂ）結果生じる出力信号のタイミング情報と入力
信号のタイミング情報を比較するステップと、（ｃ）出
力信号と入力信号のタイミング情報が、少なくともほぼ
一致するまで、電流路の少なくとも一方における少なく
とも１つの電圧レベルに修正を加えるステップとを設け
て成る方法。

【００７４】〔実施態様１１〕前記ステップ（ａ）に
おいて、加えられる入力信号が、好ましくは約５０％で
規定されたデューティ・サイクル信号を備えることと、
前記ステップ（ｂ）において、出力信号のデューティ・
サイクルが測定され、入力信号のデューティ・サイクル
と比較されることと、前記ステップ（ｃ）において、入
力信号と出力信号のデューティ・サイクルが少なくとも
ほぼ一致するまで、電流路の少なくとも一方における少
なくとも１つの電圧レベルが修正されることを特徴とす
る、実施態様１０に記載の方法。

【図面の簡単な説明】

【図１】高論理しきい値と低論理しきい値の間における
遷移を示す図である。

【図２】当該技術において既知のインバータ回路を示す
図である。

【図３】差動増幅回路における状態遷移の一例を示す図
である。

【図４ａ】差動入力及び出力の状態遷移を示す図であ
る。

【図４ｂ】差動入力及び出力の状態遷移を示す図であ
る。

【図５】非対称性に起因するオフセット電圧Ｖoffsを生
じる図２のインバータを示す図である。

【図６】タイミング情報に対するオフセット電圧Ｖoff
の影響を示す図である。

【図７】タイミング情報に対するオフセット電圧Ｖoff
の影響を示す図である。

【図８ａ】本発明に従って、図２のインバータ回路の電
流路の一方における少なくとも１つのインピーダンス
Ｒ’を調整する機能を有する回路を示す図である

【図８ｂ】本発明に従って、図２のインバータ回路の電
流路の一方における少なくとも１つのインピーダンス
Ｒ’を調整するための原理及び効果を示した図である。

【図９ａ】本発明に従って、図２のインバータ回路の電
流路の一方における少なくとも１つの電流Ｉ’を調整す
る機能を有する回路を示す図である。

【図９ｂ】本発明に従って、図２のインバータ回路の電
流路の一方における少なくとも１つの電流Ｉ’を調整す
るための原理及び効果を示す図である。

【図９ｃ】本発明によるタイミング調整の原理の一例を
示す図である。

【図１０ａ】本発明の実施態様によるトリミング回路の
一例を示す図である。

【図１０ｂ】本発明の実施態様によるトリミング回路の
一例を示す図である。

【図１１ａ】本発明の実施態様によるトリミング回路の
一例を示す図である。

【図１１ｂ】本発明の実施態様によるトリミング回路の
一例を示す図である。

【符号の説明】

１０電流源２０第１の電流路３０第２の電流路４０第１の電流スイッチ５０第１の負荷６０第２の電流スイッチ７０第２の負荷１００インピーダンス手段１１０インピーダンス手段１２０制御バス１３０制御バス１５０第１の電流源１６０第２の電流源１７０制御バス１８０制御バス

───────────────────────────────────────────────────── フロントページの続き (72)発明者バーバラ・ダフナーアメリカ合衆国コロラド州フォート・コリンズサドル・ノッチ・ドライブ4213 (72)発明者ロニー・オウンズアメリカ合衆国コロラド州フォート・コリンズヒルサイド・ドライブ1112 (72)発明者チャールズ・ムーアアメリカ合衆国コロラド州ラブランドウエスト10ス・ストリート425

Claims

【特許請求の範囲】

【請求項１】ほぼ対称をなすように形成された２つの
電流路において、差動入力信号を受信し、出力信号を送
り出すための回路であって、２つの電流路の少なくとも
一方に、入力信号のタイミング情報と出力信号のタイミ
ング情報とを合わせるように調整するための調整手段が
含まれていることを特徴とする回路。