KR20050100728A - 슬루율 제어가 가능한 전송선 드라이버 및 전송선 구동방법 - Google Patents

슬루율 제어가 가능한 전송선 드라이버 및 전송선 구동방법 Download PDF

Info

Publication number
KR20050100728A
KR20050100728A KR1020040025648A KR20040025648A KR20050100728A KR 20050100728 A KR20050100728 A KR 20050100728A KR 1020040025648 A KR1020040025648 A KR 1020040025648A KR 20040025648 A KR20040025648 A KR 20040025648A KR 20050100728 A KR20050100728 A KR 20050100728A
Authority
KR
South Korea
Prior art keywords
pull
transmission line
slew rate
gate
line driver
Prior art date
Application number
KR1020040025648A
Other languages
English (en)
Other versions
KR100579045B1 (ko
Inventor
김치원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040025648A priority Critical patent/KR100579045B1/ko
Priority to US11/095,497 priority patent/US7154315B2/en
Publication of KR20050100728A publication Critical patent/KR20050100728A/ko
Application granted granted Critical
Publication of KR100579045B1 publication Critical patent/KR100579045B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • H03K17/163—Soft switching
    • H03K17/164—Soft switching using parallel switching arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Electronic Switches (AREA)
  • Dc Digital Transmission (AREA)
  • Logic Circuits (AREA)

Abstract

2 개 이상의 천이시간을 가지는 입력신호를 인가하여 출력신호의 슬루율을 제어할 수 있는 전송선 드라이버 및 그 구동방법이 개시되어 있다. 전송선 드라이버는 풀업 저항, 풀다운 소자들, 및 풀다운 구동회로를 구비한다. 풀다운 구동회로는 입력신호를 수신하여 슬루율 제어신호들에 응답해서 서로 다른 슬로프를 가진 복수의 구동신호를 발생시키고 복수의 풀다운 소자들을 각각 구동한다. 전송선 구동방법은 출력 노드를 풀업상태로 유지하는 단계, 적어도 하나의 슬루율 제어신호에 응답하여 슬루율을 설정하는 단계, 입력신호를 수신하는 단계, 입력신호에 응답하여 설정된 슬루율로 서로 다른 슬로프를 가진 복수의 구동신호를 발생시키는 단계, 및 복수의 구동신호에 응답하여 출력노드를 풀다운 구동하는 단계를 구비한다. 따라서, 전송선 드라이버는 출력신호의 슬루율을 제어할 수 있고, 고속동작시 신호손실이 거의 없어 저전압 고속동작 시스템에 적합하다.

Description

슬루율 제어가 가능한 전송선 드라이버 및 전송선 구동방법{TRANSMISSION LINE DRIVER CAPABLE OF CONTROLLING SLEW RATE THEREOF, AND METHOD FOR DRIVING TRANSMISSION LINE}
본 발명은 전송선 드라이버 및 전송선 구동방법에 관한 것으로, 특히 슬루율을 제어할 수 있는 전송선 드라이버에 관한 것이다.
고속 신호전송을 필요로 하는 시스템에서, 출력신호의 천이시간은 반도체 칩의 특성을 결정하는 중요한 요소가 된다. 즉, 출력신호의 천이시간이 너무 짧으면, EMI(Electromagnetic Interference)가 증가하거나 스위칭 노이즈가 증가하는 등의 문제가 발생하고, 출력신호의 천이시간이 너무 길면, 지터(jitter) 등의 문제가 발생한다. 따라서 출력신호의 천이시간은 각 시스템의 동작속도에 맞게 설정되어야 한다.
도 1은 시스템의 슬루율의 정의를 나타내는 도면이다. 도 1에 도시된 바와 같이, 구형파인 시스템의 입력신호에 응답하여 출력신호가 "하이"에서 "로우" 또는 "로우"에서 "하이"로 천이할 때 시간에 대한 전압의 변화율을 의미한다. 도 2는 종래의 푸쉬-풀 타입 전송선 드라이버를, 도 3은 종래의 풀업 저항을 갖는 전송선 드라이버를 간략히 나타낸 도면이다.
도 2를 참조하면, 푸쉬-풀 타입 전송선 드라이버는 슬루율 제어회로(21)를 사용하여 풀업 트랜지스터(MP1)와 풀다운 트랜지스터(MN1)의 게이트들에 인가되는 전압을 조절하는 방법으로 전송선 드라이버의 출력전압(VOUT)의 충전시간과 방전시간을 조절할 수 있다. 그런데, 도 2에 도시된 푸쉬-풀 타입 전송선 드라이버는 출력전압(VOUT)이 전원전압(VDD)과 접지(GND) 사이에서 풀(full) 스윙하므로 고속 동작하는 시스템의 전송선 드라이버로 사용하기에는 적합하지 않다.
도 3을 참조하면, 종래의 풀업 저항을 갖는 전송선 드라이버는 슬루 율 제어회로(31)를 사용하여 구동 트랜지스터(MN2)의 게이트에 인가되는 전압을 조절하여 슬루 율을 제어한다. 그런데, 도 3에 도시된 풀업 저항을 갖는 전송선 드라이버는 전원전압(VDD)과 접지(GND) 사이에 구동 트랜지스터(MN2) 외에 풀업 저항(RPU)과 전류원(IS1)이 연결되어 있으므로 출력전압(VOUT)은 풀(full) 스윙하지 아니한다. 그러므로 도 3의 전송선 드라이버에서는 스루율을 조절하기 위해 구동 트랜지스터(MN2)의 게이트에 인가되는 전압을 변경하면 슬루율뿐만 아니라 출력전압(VOUT)의 스윙 폭도 변화된다. 또한, 종래의 풀업 저항을 갖는 전송선 드라이버의 슬루율을 제어하는 슬루율 제어회로(31)는 그 구성이 복잡하였다. 미국등록특허 제 5,539,341호에는 풀업 저항을 갖는 전송선 드라이버의 일례가 개시되어 있다.
따라서, 고속 신호전송에 사용할 수 있고 간단한 회로를 사용하여 슬루율을 제어할 수 있는 전송선 드라이버의 설계가 필요하다.
본 발명은 상술한 종래의 문제점을 해결하고자 고안된 발명으로서, 본 발명의 목적은 2 개 이상의 천이시간을 가지는 입력신호를 인가하여 출력신호의 슬루율을 제어할 수 있는 전송선 드라이버를 제공하는 것이다.
본 발명의 다른 목적은 고속동작시 신호손실이 거의 없고 저전압 고속동작 시스템에 적합한 전송선 드라이버를 제공하는 것이다.
본 발명의 또 다른 목적은 출력신호의 슬루율을 제어할 수 있는 전송선 구동방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 제 1 실시형태에 따른 전송선 드라이버는 풀업 저항, 풀다운 소자들, 및 풀다운 구동회로를 구비한다. 풀업 저항은 제 1 전원전압과 출력 노드 사이에 연결된다. 풀다운 소자들은 상기 출력 노드와 제 2 전원전압 사이에 병렬 연결된다. 풀다운 구동회로는 입력신호를 수신하여 적어도 하나의 슬루율 제어신호에 응답해서 서로 다른 슬로프를 가진 복수의 구동신호를 발생시키고 상기 복수의 풀다운 소자들을 각각 구동한다.
본 발명의 제 2 실시형태에 따른 전송선 드라이버는 제 1 풀업 저항, 제 2 풀업 저항, 제 1 풀다운 소자들, 제 2 풀다운 소자들, 제 1 풀다운 구동회로, 제 2 풀다운 구동회로, 및 전류원을 구비한다. 제 1 풀업 저항은 제 1 전원전압과 제 1 출력 노드 사이에 연결되어 있다. 제 2 풀업 저항은 상기 제 1 전원전압과 제 2 출력 노드 사이에 연결되어 있다. 제 1 풀다운 소자들은 상기 제 1 출력 노드와 제 1 노드 사이에 병렬 연결되어 있다. 제 2 풀다운 소자들은 상기 제 2 출력 노드와 상기 제 1 노드 사이에 병렬 연결되어 있다. 제 1 풀다운 구동회로는 제 1 입력신호를 수신하여 적어도 하나의 슬루율 제어신호에 응답해서 서로 다른 슬로프를 가진 복수의 제 1 구동신호들을 발생시켜 상기 복수의 제 1 풀다운 소자들을 각각 구동한다. 제 2 풀다운 구동회로는 제 2 입력신호를 수신하여 상기 슬루율 제어신호들에 응답해서 서로 다른 슬로프를 가진 복수의 제 2 구동신호들을 발생시켜 상기 복수의 제 2 풀다운 소자들을 각각 구동한다. 전류원은 상기 제 1 노드와 제 2 전원전압 사이에 연결되어 있다.
본 발명의 제 3 실시형태에 따른 전송선 드라이버는 제 1 MOS 트랜지스터, 제 2 MOS 트랜지스터, 제 1 풀다운 소자들, 제 2 풀다운 소자들, 제 1 풀다운 구동회로, 제 2 풀다운 구동회로, 및 전류원을 구비한다. 제 1 MOS 트랜지스터는 제 1 전원전압에 연결된 소스, 제 1 출력 노드에 공통 연결된 드레인 및 게이트를 갖는다. 제 2 MOS 트랜지스터는 상기 제 1 전원전압에 연결된 소스, 제 2 출력 노드에 연결된 드레인, 및 상기 제 1 MOS 트랜지스터의 게이트에 연결된 게이트를 갖는다. 제 1 풀다운 소자들은 상기 제 1 출력 노드와 제 1 노드 사이에 병렬 연결되어 있다. 제 2 풀다운 소자들은 상기 제 2 출력 노드와 상기 제 1 노드 사이에 병렬 연결되어 있다. 제 1 풀다운 구동회로는 제 1 입력신호를 수신하여 적어도 하나의 슬루율 제어신호에 응답해서 서로 다른 슬로프를 가진 복수의 제 1 구동신호들을 발생시켜 상기 복수의 제 1 풀다운 소자들을 각각 구동한다. 제 2 풀다운 구동회로는 제 2 입력신호를 수신하여 상기 슬루율 제어신호들에 응답해서 서로 다른 슬로프를 가진 복수의 제 2 구동신호들을 발생시켜 상기 복수의 제 2 풀다운 소자들을 각각 구동한다. 전류원은 상기 제 1 노드와 제 2 전원전압 사이에 연결되어 있다.
본 발명의 일 실시형태에 따른 전송선 구동방법은 출력 노드를 풀업상태로 유지하는 단계, 적어도 하나의 슬루율 제어신호에 응답하여 슬루율을 설정하는 단계, 입력신호를 수신하는 단계, 상기 입력신호에 응답하여 상기 설정된 슬루율로 서로 다른 슬로프를 가진 복수의 구동신호를 발생시키는 단계, 및 상기 복수의 구동신호에 응답하여 상기 출력노드를 풀다운 구동하는 단계를 구비한다.
본 발명에 따른 전송선 드라이버는 2 개 이상의 천이시간을 가지는 입력신호를 인가하여 출력신호의 슬루율을 제어할 수 있고, 고속동작시 신호손실이 거의 없어서 저전압 고속동작 시스템에 적합하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 4는 본 발명의 제 1 실시예에 따른 전송선 드라이버의 회로도이다. 도 1을 참조하면, 전송선 드라이버는 풀업 저항(RPU), 풀다운 소자들(110), 풀다운 구동회로(120), 및 전류원(IS2)을 구비한다. 풀다운 소자들(110)은 임의의 수의 NMOS 트랜지스터로 구성될 수 있으나, 도 4에는 설명의 편의를 위해서 3 개의 NMOS 트랜지스터들(MN3, MN4, MN5)로 구성된 경우에 대해 도시되어 있다.
풀업 저항(RPU)은 노드(N4)를 전원전압(VDD)에 연결하여 노드(N4)를 '하이' 상태로 끌어올리는 기능을 한다.
풀다운 소자들(110)은 노드(N4)와 노드(N5) 사이에 병렬 연결된 NMOS 트랜지스터들(MN3, MN4, MN5)을 구비하고, 노드(N4)를 '로우' 상태로 끌어내리는 기능을 한다. 풀다운 구동회로(120)는 입력신호(VIN)를 수신하여 슬루율 제어신호들(C1, C2)에 응답해서 서로 다른 슬로프를 가진 구동신호들(VG1, VG2, VG3)을 발생시킨다. 구동신호들(VG1, VG2, VG3)은 NMOS 트랜지스터들(MN3, MN4, MN5)의 게이트에 입력된다. 슬루율 제어신호들(C1, C2)의 값에 따라 입력신호(VIN)가 NMOS 트랜지스터들(MN3, MN4, MN5) 각각의 게이트에 이르는 경로의 저항 값이 달라진다. 풀다운 구동회로(120)는 NMOS 트랜지스터들(MN3, MN4, MN5)의 게이트들 사이에 연결된 저항들(R1, R2)을 구비한다. 또한, 풀다운 구동회로(120)는 NMOS 트랜지스터(MN3)의 게이트와 NMOS 트랜지스터들(MN4, MN5)의 게이트 사이에 연결되고 슬루율 제어신호들(C1, C2)에 응답하여 온/오프 동작하는 전달 게이트들(TG1, TG2)을 구비한다. 전달 게이트들(TG1, TG2)은 PMOS와 NMOS 트랜지스터로 구성되며(미도시), 도 4에는 기호로 표시되어 있다. 기호로 나타낸 전달 게이트들(TG1, TG2)에서 원(circle) 표시가 있는 부분이 PMOS의 게이트를 나타내고, 원 표시가 없는 부분이 NMOS 트랜지스터의 게이트를 나타낸다. 인버터들(INV1, INV2)은 슬루율 제어신호들(C1, C2)을 수신하여 반전시키고, 전달 게이트들(TG1, TG2)의 PMOS의 게이트에 인가한다.
전류원(IS2)은 입력신호(VIN)가 '하이' 일 때, NMOS 트랜지스터들(MN3, MN4, MN5)에 흐르는 전류를 접지(GND)로 끌어내리는 기능을 한다. 도 4의 전송선 드라이버는 전류원(IS2)이 없이 노드(N5)가 직접 접지(GND)에 연결된 구조를 가질 수도 있다.
이하, 도 4를 참조하여, 본 발명의 제 1 실시예에 따른 전송선 드라이버의 동작을 설명한다.
도 4를 참조하면, 입력신호(VIN)는 풀다운 구동회로(120)의 노드(N1)에 입력된다. NMOS 트랜지스터(MN3)의 게이트에는 입력신호(VIN)가 그대로 입력되고, NMOS 트랜지스터(MN4)의 게이트에는 입력신호(VIN)가 저항(R1)과 NMOS 트랜지스터(MN4)에 고유한 커패시턴스에 의해 천이시간이 길어진 신호가 입력된다. 여기서, NMOS 트랜지스터(MN4)에 고유한 커패시턴스는 게이트-소스 커패시턴스(Cgs)와 게이트-드레인 커패시턴스(Cgd)로 구성된다(미도시). 저항(R1)의 양단에 병렬 연결되어 있는 전달 게이트(TG1)는 슬루율 제어신호(C1)에 의해 스위칭 한다. 또한, NMOS 트랜지스터(MN5)의 게이트에는 입력신호(VIN)가 저항(R2)과 NMOS 트랜지스터(MN5)에 고유한 커패시턴스에 의해 천이시간이 길어진 신호가 입력된다. 노드(N1)와 노드(N3) 사이에 연결되어 있는 전달 게이트(TG2)는 슬루율 제어신호(C2)에 의해 스위칭 한다. 풀다운 구동회로(120)를 구성하는 저항들(R1, R2)을 동일한 값으로 설계하면 슬루율 제어가 보다 용이하다.
슬루율 제어신호(C1)와 슬루율 제어신호(C2)가 모두 '하이'이면, 전달 게이트(TG1)와 전달 게이트(TG2)가 모두 온되고, 노드들(N1, N2, N3)은 모두 같은 전위가 된다. 따라서, NMOS 트랜지스터들(MN3, MN4, MN5)의 게이트에는 모두 입력전압(VIN)이 입력된다. 즉, 이 때는 저항들(R1, R2)은 회로에 영향을 주지 못한다.
제어신호(C1)가 '하이'이고 제어신호(C2)가 '로우'이면, 전달 게이트(TG1)는 온되고 전달 게이트(TG2)는 오프된다. 따라서, NMOS 트랜지스터(MN4)의 게이트에는 입력전압(VIN)이 입력되고, NMOS 트랜지스터(MN5)의 게이트에는 저항(R2)과 NMOS 트랜지스터(MN5)에 고유한 커패시턴스에 의해 천이시간이 길어진 신호가 입력된다.
제어신호(C1)와 제어신호(C2)가 모두 '로우'이면, 전달 게이트(TG1)와 전달 게이트(TG2)가 모두 오프된다. 따라서, NMOS 트랜지스터(MN4)의 게이트에는 저항(R1)과 NMOS 트랜지스터(MN4)에 고유한 커패시턴스에 의해 천이시간이 길어진 신호가 입력되고, NMOS 트랜지스터(MN5)의 게이트에는 저항(R2)과 NMOS 트랜지스터(MN5)에 고유한 커패시턴스에 의해 지연된 신호가 입력된다.
도 5는 도 4의 전송선 드라이버의 풀다운 소자들에 대한 MOSFET 설계를 나타내는 평면도이다. 도 5에 도시된 바와 같이, NMOS 트랜지스터들(MN3, MN4, MN5)의 게이트들은 멀티 핑거(multi-finger) 타입(210a, 220a, 230a)으로 이루어져 있고, 소스 영역들(240a)과 드레인 영역들(240b)을 정의한다. 도 5에서와 같이, 소스 영역과 드레인 영역을 여러 부분으로 나누고 게이트를 멀티 핑거 타입으로 만들면, 전류 구동능력을 향상시킬 수 있다. 또한, 여러 개의 병렬 연결된 MOS 트랜지스터를 좁은 면적에 구현할 수 있다.
도 6은 도 5에서 라인 A-A를 따라 취한 단면도이다. 도 6에 도시된 바와 같이, 소스 영역들(240a)은 노드(N4)에 공통 연결되어 있고, 드레인 영역들(250a)은 노드(N5)에 공통 연결되어 있다. 또한, 하나의 기판(SUBSTRATE)위에 소스 영역들(240a)과 드레인 영역들(240b)이 번갈아 가면서 배열되어 있음을 알 수 있다.
도 7과 도 8은 도 4에서 슬루율 제어신호들(C1, C2)의 상태에 따라 각 트랜지스터의 게이트에 인가되는 전압의 파형을 나타내는 도면이다. 도 7은 C1= C2= 'low'일 때, 각 트랜지스터의 게이트에 인가되는 전압의 파형을 나타내고, 도 8은 C1=C2= 'high'일 때, 각 트랜지스터의 게이트에 인가되는 전압의 파형을 나타낸다.
C1과 C2가 모두 '로우' 상태일 때, 도 4에서 전달 게이트들(TG1, TG2)이 모두 오프되고, 저항들(R1, R2)은 회로의 동작에 영향을 주게 된다. 이 때, NMOS 트랜지스터(MN3)의 게이트에는 입력신호가 그대로 입력되고, NMOS 트랜지스터(MN4)의 게이트에는 저항(R1)과 NMOS 트랜지스터(MN4)의 고유 커패시턴스에 의해 천이시간이 길어진 입력신호가 입력되고, NMOS 트랜지스터(MN5)의 게이트에는 저항들(R1, R2)과 NMOS 트랜지스터(MN5)의 고유 커패시턴스에 의해 천이시간이 길어진 입력신호가 입력된다. 도 7을 참조하면, 노드(N1)의 전압(V(N1)) 파형은 입력신호(VIN)의 파형과 동일하고, 노드(N2)의 전압(V(N2)) 파형은 저항(R1)과 NMOS 트랜지스터(MN4)의 고유 커패시턴스에 의해 입력신호(VIN)의 천이시간보다 긴 천이시간을 갖는 파형이 된다. 또한, 노드(N3)의 전압(V(N3)) 파형은 저항들(R1, R2)과 NMOS 트랜지스터들(MN4, MN5)의 고유 커패시턴스에 의해 입력신호(VIN)의 천이시간보다 긴 천이시간을 갖는 파형이 된다. 노드(N3)의 전압(V(N3))은 노드(N2)의 전압(V(N2))보다 긴 천이시간을 갖는다.
C1과 C2가 모두 '하이' 상태일 때, 도 4에서 전달 게이트들(TG1, TG2)이 모두 온되고, 저항들(R1, R2)은 회로의 동작에 영향을 주지 않게 된다. 이 때, NMOS 트랜지스터들(MN3, MN4, MN5)의 게이트에는 모두 입력신호가 그대로 인가된다. 도 8을 참조하면, 노드(N1), 노드(N2), 및 노드(N3)의 전압의 천이시간은 모두 동일하다.
도 9는 도 4에서 슬루율 제어신호들(C1, C2)의 상태에 따른 출력전압의 파형을 나타내는 도면이다. 도 4에 도시된 바와 같이, 슬루율 제어신호(C1)와 슬루율 제어신호(C2)가 모두 '하이'일 때, NMOS 트랜지스터들(MN3, MN4, MN5)의 게이트에는 입력신호(VIN)가 입력된다. 이 조건에서, 출력신호(VOUT)의 파형은, 도 9에 도시된 바와 같이, 천이시간이 짧다.
슬루율 제어신호(C1)가 '하이'이고 슬루율 제어신호(C2)가 '로우'일 때, NMOS 트랜지스터(MN3)와 NMOS 트랜지스터(MN4)의 게이트에는 입력신호(VIN)가 입력되고, NMOS 트랜지스터(MN5)의 게이트에는 저항(R2)과 NMOS 트랜지스터(MN5)의 고유 커패시턴스에 의해 입력신호(VIN)의 천이시간보다 긴 천이시간을 갖는 파형이 입력된다. 이 조건에서, 출력신호(VOUT)의 파형은, 도 9에 도시된 바와 같이, C1=C2='하이'인 조건에서보다 천이시간이 길다. 즉, 슬루율이 작다.
슬루율 제어신호(C1)와 슬루율 제어신호(C2)가 모두 '로우'일 때, NMOS 트랜지스터(MN3)의 게이트에는 입력신호(VIN)가 입력되고, NMOS 트랜지스터(MN4)의 게이트에는 저항(R1)과 NMOS 트랜지스터(MN4)의 고유 커패시턴스에 의해 입력신호(VIN)의 천이시간보다 긴 천이시간을 갖는 파형이 입력된다. 또한, NMOS 트랜지스터(MN5)의 게이트에는 저항들(R1, R2)과 NMOS 트랜지스터들(MN4, MN5)의 고유 커패시턴스에 의해 NMOS 트랜지스터(MN4)의 게이트에 입력되는 신호의 천이시간보다 긴 천이시간을 갖는 파형이 입력된다. 이 조건에서, 출력신호(VOUT)의 파형은, 도 9에 도시된 바와 같이, 제어신호의 3 가지 조건 중 천이시간이 가장 길다. 즉, C1=C2='로우'일 때, 슬루율이 가장 낮다.
도 10은 도 4에서 저항들의 값의 변화에 따른 출력전압의 파형을 나타내는 도면이다. 도 10의 그래프는 도 4의 전송선 드라이버 회로에서, 저항(R1)과 저항(R2)이 동일한 크기의 값을 갖는 경우에 대해 시뮬레이션 한 결과이다. C1=C2='로우'인 조건에서, 도 4의 회로에서 저항(R1)과 저항(R2)은 회로의 동작에 영향을 미친다. 즉, NMOS 트랜지스터들(MN4, MN5)의 게이트에 입력되는 신호는 입력신호의 천이시간보다 긴 천이시간을 갖는다. 도 10을 참조하면, R1=R2=500Ω일 때 신호의 천이시간이 가장 짧고, R1=R2=700Ω일 때 신호의 천이시간이 가장 길다. C1=C2='하이'인 조건에서는, 도 4의 회로에서 저항(R1)과 저항(R2)은 회로의 동작에 영향을 미치지 않는다. 즉, NMOS 트랜지스터들(MN3, MN4, MN5)의 게이트에 입력되는 신호들은 모두 동일한 천이시간을 갖는다.
도 7 내지 도 10에 도시된 입력전압과 출력전압의 파형들은 도 4의 회로에서 풀업 저항(RPU)의 저항 값을 일반적인 전송선의 저항 값과 동일하게 50 Ω을 사용하여 시뮬레이션 한 결과를 도시한 것이다.
따라서, 도 4에 도시된 전송선 드라이버는 슬루율 제어신호들(C1, C2)의 상태를 변화시키거나 병렬 연결된 트랜지스터들(MN3, MN4, MN5)의 게이트 단자들 사이에 연결된 저항들(R1, R2)의 저항치를 변화시킴으로써, 회로의 슬루율을 제어할 수 있다.
도 11은 본 발명의 제 2 실시예에 따른 전송선 드라이버의 회로도이다. 도 11의 전송선 드라이버는 도 4의 전송선 드라이버와 매우 유사하고, 풀다운 구동회로(320) 내의 전달 게이트들(TG1, TG2)의 연결 관계가 조금 다르다.
도 11의 회로에서, 풀다운 구동회로(320)는 입력신호(VIN), 슬루율 제어신호들(C1, C2)을 수신하고, 슬루율 제어신호들(C1, C2)에 응답하여 변화되는 임피던스 값을 갖는다. 또한, 풀다운 구동회로(320)는 게이트 전압들(VG1, VG2, VG3)을 발생시켜 NMOS 트랜지스터들(MN3, MN4, MN5)의 게이트에 제공한다. 풀다운 구동회로(320)는 NMOS 트랜지스터들(MN3, MN4, MN5) 사이에 연결된 저항들(R1, R2)을 구비한다. 또한, 풀다운 구동회로(320)는 NMOS 트랜지스터(MN3)의 게이트와 NMOS 트랜지스터(MN4)의 게이트 사이에 연결되고 슬루율 제어신호(C1)에 응답하여 온/오프 동작하는 전달 게이트(TG1), 및 NMOS 트랜지스터(MN4)의 게이트(노드 N2)와 NMOS 트랜지스터(MN5)의 게이트 사이에 연결되고 슬루율 제어신호(C2)에 응답하여 온/오프 동작하는 전달 게이트(TG2)를 구비한다.
이하, 도 11을 참조하여, 본 발명의 제 2 실시예에 따른 전송선 드라이버의 동작을 설명한다.
도 11을 참조하면, 입력신호(VIN)는 풀다운 구동회로(320)의 노드(N1)에 입력된다. NMOS 트랜지스터(MN3)의 게이트에는 입력신호(VIN)가 그대로 입력되고, NMOS 트랜지스터(MN4)의 게이트에는 입력신호(VIN)가 저항(R1)과 NMOS 트랜지스터(MN4)에 고유한 커패시턴스에 의해 천이시간이 길어진 신호가 입력된다. 여기서, NMOS 트랜지스터(MN4)에 고유한 커패시턴스는 게이트-소스 커패시턴스(Cgs)와 게이트-드레인 커패시턴스(Cgd)로 구성된다. 저항(R1)의 양단에 병렬 연결되어 있는 전달 게이트(TG1)는 제어신호(C1)에 의해 스위칭 한다. 또한, NMOS 트랜지스터(MN5)의 게이트에는 입력신호(VIN)가 저항(R2)과 NMOS 트랜지스터(MN5)에 고유한 커패시턴스에 의해 천이시간이 길어진 신호가 입력된다. 노드(N2)와 노드(N3) 사이에 연결되어 있는 전달 게이트(TG2)는 슬루율 제어신호(C2)에 의해 스위칭 한다. 풀다운 구동회로(320)를 구성하는 저항들(R1, R2)을 동일한 값으로 설계하면 슬루율 제어가 보다 용이하다.
슬루율 제어신호들(C1, C2)이 모두 '하이'이면, 전달 게이트(TG1)와 전달 게이트(TG2)가 모두 온되고, 노드들(N1, N2, N3)은 모두 같은 전위가 된다. 따라서, NMOS 트랜지스터들(MN3, MN4, MN5)의 게이트에는 모두 입력전압(VIN)이 입력된다. 즉, 이 때는 저항들(R1, R2)은 회로에 영향을 주지 못한다.
슬루율 제어신호(C1)가 '하이'이고 슬루율 제어신호(C2)가 '로우'이면, 전달 게이트(TG1)는 온되고 전달 게이트(TG2)는 오프된다. 따라서, NMOS 트랜지스터(MN4)의 게이트에는 입력전압(VIN)이 인가되고, NMOS 트랜지스터(MN5)의 게이트에는 저항(R2)과 NMOS 트랜지스터(MN5)에 고유한 커패시턴스에 의해 천이시간이 길어진 신호가 입력된다.
슬루율 제어신호들(C1, C2)이 모두 '로우'이면, 전달 게이트(TG1)와 전달 게이트(TG2)가 모두 오프된다. 따라서, NMOS 트랜지스터(MN4)의 게이트에는 저항(R1)과 NMOS 트랜지스터(MN4)에 고유한 커패시턴스에 의해 천이시간이 길어진 신호가 입력된다. 도 4의 회로와는 달리, 도 11의 회로에서는 슬루율 제어신호들(C1, C2)이 모두 '로우'이면, NMOS 트랜지스터(MN5)의 게이트에 저항들(R1, R2)과 NMOS 트랜지스터(MN5)에 고유한 커패시턴스에 의해 천이시간이 길어진 신호가 입력된다.
도 12는 본 발명의 제 3 실시예에 따른 전송선 드라이버의 회로도이다. 도 13의 전송선 드라이버는 차동 전송선 드라이버로서 도 4의 회로가 좌우로 대칭이 된 구조를 가지며, 입력신호(VIN)와 반전 입력신호(VINB)를 수신하여 출력신호(VOUT)와 반전 출력신호(VOUTB)를 출력한다.
도 12를 참조하면, 전송선 드라이버는 제 1 풀업 저항(RPU1), 제 2 풀업 저항(RPU2), 제 1 풀다운 소자들(410), 제 2 풀다운 소자들(420), 제 1 풀다운 구동회로(430), 제 2 풀다운 구동회로(440) 및 전류원(IS3)을 구비한다. 제 1 풀다운 소자들(410)과 제 2 풀다운 소자들(420)은 임의의 수의 NMOS 트랜지스터로 구성될 수 있으나, 도 12에는 설명의 편의를 위해서 각각 3 개의 NMOS 트랜지스터들로 구성된 경우에 대해 도시되어 있다.
제 1 풀업 저항(RPU1)과 제 2 풀업 저항(RPU2)은 각각 노드(N17)와 노드(N18)를 전원전압(VDD)에 연결하여 노드(N17) 또는 노드(N18)를 '하이'상태로 끌어올리는 기능을 한다.
제 1 풀다운 소자들(410)은 노드(N17)와 노드(N19) 사이에 병렬 연결된 NMOS 트랜지스터들(MN11, MN12, MN13)을 구비하고, 노드(N19)를 '로우' 상태로 끌어내리는 기능을 한다. 제 2 풀다운 소자들(420)은 노드(N18)와 노드(N19) 사이에 병렬 연결된 NMOS 트랜지스터들(MN14, MN15, MN16)을 구비하고, 노드(N19)를 '로우' 상태로 끌어내리는 기능을 한다.
제 1 풀다운 구동회로(430)는 입력신호(VIN)를 수신하여 슬루율 제어신호들(C1, C2)에 응답해서 서로 다른 슬로프를 가진 구동신호들(VG11, VG12, VG13)을 발생시킨다. 구동신호들(VG11, VG12, VG13)은 NMOS 트랜지스터들(MN11, MN12, MN13)의 게이트에 입력된다. 슬루율 제어신호들(C1, C2)의 값에 따라 입력신호(VIN)가 NMOS 트랜지스터들(MN11, MN12, MN13) 각각의 게이트에 이르는 경로의 저항 값이 달라진다. 제 1 풀다운 구동회로(430)는 NMOS 트랜지스터들(MN11, MN12, MN13)의 게이트들 사이에 연결된 저항들(R11, R12)을 구비한다. 또한, 제 1 풀다운 구동회로(430)는 NMOS 트랜지스터(MN11)의 게이트와 NMOS 트랜지스터들(MN12, MN13)의 게이트 사이에 연결되고 제어신호들(C1, C2)에 응답하여 온/오프 동작하는 전달 게이트들(TG11, TG12)을 구비한다. 전달 게이트들(TG11, TG12)은 PMOS와 NMOS 트랜지스터로 구성되며(미도시), 도 12에는 기호로 표시되어 있다. 기호로 나타낸 전달 게이트들(TG11, TG12)에서 원(circle) 표시가 있는 부분이 PMOS의 게이트를 나타내고, 원 표시가 없는 부분이 NMOS 트랜지스터의 게이트를 나타낸다. 인버터들(INV11, INV12)은 제어신호들(C1, C2)을 수신하여 반전시키고, 전달 게이트들(TG11, TG12)의 PMOS의 게이트에 입력한다.
제 2 풀다운 구동회로(440)는 반전 입력신호(VINB)를 수신하여 슬루율 제어신호들(C1, C2)에 응답해서 서로 다른 슬로프를 가진 구동신호들(VG16, VG15, VG14)을 발생시킨다. 구동신호들(VG16, VG15, VG14)은 NMOS 트랜지스터들(MN16, MN15, MN14)의 게이트에 입력된다. 슬루율 제어신호들(C1, C2)의 값에 따라 반전 입력신호(VINB)가 NMOS 트랜지스터들(MN16, MN15, MN14) 각각의 게이트에 이르는 경로의 저항 값이 달라진다. 제 2 풀다운 구동회로(440)는 NMOS 트랜지스터들(MN16, MN15, MN14)의 게이트들 사이에 연결된 저항들(R14, R13)을 구비한다. 또한, 제 2 풀다운 구동회로(440)는 NMOS 트랜지스터(MN16)의 게이트와 NMOS 트랜지스터들(MN15, MN14)의 게이트 사이에 연결되고 제어신호들(C1, C2)에 응답하여 온/오프 동작하는 전달 게이트들(TG14, TG13)을 구비한다. 인버터들(INV14, INV13)은 제어신호들(C1, C2)을 수신하여 반전시키고, 전달 게이트들(TG11, TG12)의 PMOS의 게이트(미도시)에 입력한다.
전류원(IS3)은 반전 입력신호(VINB)가 '하이' 일 때, NMOS 트랜지스터들(MN11, MN12, MN13)에 흐르는 전류를 접지(GND)로 끌어내리는 기능을 하고, 반전 입력신호(VINB)가 '하이' 일 때, NMOS 트랜지스터들(MN16, MN15, MN14)에 흐르는 전류를 접지(GND)로 끌어내리는 기능을 한다.
이하, 도 12를 참조하여, 본 발명의 제 3 실시예에 따른 전송선 드라이버의 동작을 설명한다.
1 GHz 이상의 고속 동작 시스템에서, 출력회로는 일반적으로 차동 타입의 전송선 드라이버를 사용한다. 그 이유는 차동 타입 전송선 드라이버가 비차동 타입 전송선 드라이버에 비해 전원 노이즈에 대한 면역성(noise immunity) 등 노이즈 특성이 우수하기 때문이다.
도 12의 전송선 드라이버는 차동 타입이므로, 입력신호(VIN)와 반전 입력신호(VINB), 출력신호(VOUT)와 반전 출력신호(VOUTB)를 가진다.
슬루율 제어신호(C1)와 슬루율 제어신호(C2)가 '하이', 입력신호(VIN)가 '하이', 반전 입력신호(VINB)가 '로우'일 때, 도 12의 회로의 동작은 다음과 같다.
제어신호(C1)와 제어신호(C2)가 모두 '하이'이면, 전달 게이트(TG11)와 전달 게이트(TG12)가 모두 온되고, 노드들(N11, N12, N13)은 모두 같은 전위가 된다. 따라서, NMOS 트랜지스터들(MN11, MN12, MN13)의 게이트에는 모두 입력신호(VIN)가 입력되고, 입력신호(VIN)가 '하이'이므로 출력신호(VOUT)는 '로우'가 된다. 즉, 이 때는 저항들(R11, R12)은 회로에 영향을 주지 못한다. 또한, 전달 게이트(TG13)와 전달 게이트(TG14)가 모두 온되고, 노드들(N14, N15, N16)은 모두 같은 전위가 된다. 따라서, NMOS 트랜지스터들(MN14, MN15, MN16)의 게이트에는 모두 반전 입력전압(VINB)이 입력되고, 입력신호(VINB)가 '로우'이므로 반전 출력신호(VOUTB)는 '하이'가 된다. 즉, 이 때는 저항들(R13, R14)은 회로에 영향을 주지 못한다.
제어신호(C1)가 '하이', 제어신호(C2)가 '로우', 입력신호(VIN)가 '하이', 반전 입력신호(VINB)가 '로우'일 때, 도 12의 회로의 동작은 다음과 같다.
제어신호(C1)가 '하이'이고 제어신호(C2)가 '로우'이면, 전달 게이트(TG11)는 온되고 전달 게이트(TG12)는 오프된다. 따라서, NMOS 트랜지스터(MN12)의 게이트에는 입력전압(VIN)이 입력되고, NMOS 트랜지스터(MN13)의 게이트에는 저항(R12)과 NMOS 트랜지스터(MN5)에 고유한 커패시턴스에 의해 천이시간이 길어진 신호가 입력된다. 그리고, 입력신호(VIN)가 '하이'이므로 출력신호(VOUT)는 '로우'가 된다. 또한, 전달 게이트(TG14)는 온되고 전달 게이트(TG13)는 오프된다. 따라서, NMOS 트랜지스터(MN16)의 게이트에는 반전 입력신호(VINB)이 입력되고, NMOS 트랜지스터(MN15)의 게이트에는 저항(R14)과 NMOS 트랜지스터(MN15)에 고유한 커패시턴스에 의해 천이시간이 길어진 신호가 입력되고, NMOS 트랜지스터(MN14)의 게이트에는 저항(R13)과 NMOS 트랜지스터(MN14)에 고유한 커패시턴스에 의해 천이시간이 길어진 신호가 입력된다. 그리고, 반전 입력신호(VINB)가 '로우'이므로 반전 출력신호(VOUTB)는 '하이'가 된다.
슬루율 제어신호(C1)와 슬루율 제어신호(C2)가 '로우', 입력신호(VIN)가 '하이', 반전 입력신호(VINB)가 '로우'일 때, 도 12의 회로의 동작은 다음과 같다.
슬루율 제어신호(C1)와 슬루율 제어신호(C2)가 모두 '로우'이면, 전달 게이트(TG11)와 전달 게이트(TG12)가 모두 오프된다. 따라서, NMOS 트랜지스터(MN12)의 게이트에는 저항(R11)과 NMOS 트랜지스터(MN12)에 고유한 커패시턴스에 의해 천이시간이 길어진 신호가 입력되고, NMOS 트랜지스터(MN13)의 게이트에는 저항(R12)과 NMOS 트랜지스터(MN13)에 고유한 커패시턴스에 의해 지연된 신호가 입력된다. 그리고, 입력신호(VIN)가 '하이'이므로 출력신호(VOUT)는 '로우'가 된다. 또한, 제어신호(C1)와 제어신호(C2)가 모두 '로우'이면, 전달 게이트(TG14)와 전달 게이트(TG13)가 모두 오프된다. 따라서, NMOS 트랜지스터(MN15)의 게이트에는 저항(R14)과 NMOS 트랜지스터(MN15)에 고유한 커패시턴스에 의해 천이시간이 길어진 신호가 입력되고, NMOS 트랜지스터(MN14)의 게이트에는 저항(R13)과 NMOS 트랜지스터(MN14)에 고유한 커패시턴스에 의해 지연된 신호가 입력된다. 그리고, 반전 입력신호(VINB)가 '로우'이므로 반전 출력신호(VOUTB)는 '하이'가 된다.
도 12에 도시된 차동 전송선 드라이버의 입력신호의 파형과 출력신호의 파형 사이의 관계는 도 7 내지 도 10에 도시된 본 발명의 제 1 실시예의 그것과 매우 유사하므로, 여기서는 그 설명을 생략한다.
따라서, 도 12에 도시된 전송선 드라이버는 슬루율 제어신호들(C1, C2)의 상태를 변화시키거나 병렬 연결된 트랜지스터들(MN11, MN12, MN13, MN14, MN15, MN16)의 게이트 단자들 사이에 연결된 저항들(R11, R12, 13, 14)의 저항치를 변화시킴으로써, 회로의 슬루율을 제어할 수 있다.
도 13은 본 발명의 제 4 실시예에 따른 전송선 드라이버의 회로도이다. 도 13의 회로는 제 1 및 제 2 풀다운 구동회로(530, 440) 내에 있는 전달 게이트들(TG11, TG12, TG13, TG14)의 연결 관계만 다르고, 나머지 회로 구성은 도 11에 도시된 본 발명의 제 3 실시예의 회로와 동일하다.
이하, 도 13의 전송선 드라이버의 동작이 도 12에 도시된 본 발명의 제 3 실시예에 따른 전송선 드라이버의 동작과 다른 점을 설명한다.
슬루율 제어신호(C1)와 슬루율 제어신호(C2)가 '로우', 입력신호(VIN)가 '하이', 반전 입력신호(VINB)가 '로우'일 때, 도 13의 회로의 동작은 다음과 같다. 슬루율 제어신호들(C1, C2)이 모두 '로우'이면, 전달 게이트(TG11)와 전달 게이트(TG12)가 모두 오프된다. 따라서, NMOS 트랜지스터(MN12)의 게이트에는 저항(R11)과 NMOS 트랜지스터(MN12)에 고유한 커패시턴스에 의해 천이시간이 길어진 신호가 입력되고, NMOS 트랜지스터(MN13)의 게이트에는 저항(R11), 저항(R12), 및 NMOS 트랜지스터(MN13)에 고유한 커패시턴스에 의해 지연된 신호가 입력된다. 또한, 슬루율 제어신호들(C1, C2)이 모두 '로우'이면, 전달 게이트(TG14)와 전달 게이트(TG13)가 모두 오프된다. 따라서, NMOS 트랜지스터(MN15)의 게이트에는 저항(R14)과 NMOS 트랜지스터(MN15)에 고유한 커패시턴스에 의해 천이시간이 길어진 신호가 입력되고, NMOS 트랜지스터(MN14)의 게이트에는 저항(R14), 저항(R13), 및 NMOS 트랜지스터(MN14)에 고유한 커패시턴스에 의해 지연된 신호가 입력된다.
도 14는 본 발명의 제 5 실시예에 따른 전송선 드라이버의 회로도이다. 도 14의 회로는 풀업 저항들(RPU1, RPU2) 대신에 전류미러 연결된 한 쌍의 PMOS 트랜지스터(MP11, MP12)를 사용했다는 점이 도 12의 회로와 다르다. 도 14의 회로의 동작은 도 12에 도시된 본 발명의 제 3 실시예의 회로동작과 매우 유사하므로 여기서 그 설명을 생략한다.
도 12 내지 도 14에 도시된 차동 타입 전송선 드라이버는 비차동 타입 전송선 드라이버에 비해 전원 노이즈에 대한 면역성(noise immunity) 등 노이즈 특성이 우수하다. 또한, 도 12 내지 도 14에 도시된 차동 타입 전송선 드라이버는 고속동작시 신호손실이 거의 없어 고속 동작 시스템에 적합하다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 전송선 드라이버는 2 개 이상의 천이시간을 가지는 입력신호를 인가하여 출력신호의 슬루율을 제어할 수 있다. 또한, 본 발명에 따른 전송선 드라이버는 고속동작시 신호손실이 거의 없어 저전압 고속동작 시스템에 적합하다.
도 1은 시스템의 슬루율의 정의를 나타내는 도면이다.
도 2는 종래의 푸쉬-풀 타입 전송선 드라이버를 간략히 나타낸 도면이다.
도 3은 종래의 풀업 저항을 갖는 전송선 드라이버를 간략히 나타낸 도면이다.
도 4는 본 발명의 제 1 실시예에 따른 전송선 드라이버의 회로도이다.
도 5는 도 4의 전송선 드라이버의 풀다운 소자들에 대한 MOSFET 설계를 나타내는 평면도이다.
도 6은 도 5에서 라인 A-A를 따라 취한 단면도이다.
도 7과 도 8은 도 4에서 제어신호들의 상태에 따라 각 트랜지스터의 게이트에 인가되는 전압의 파형을 나타내는 도면들이다.
도 9는 도 4에서 제어신호들의 상태에 따른 출력전압의 파형을 나타내는 도면이다.
도 10은 도 4에서 저항들의 값의 변화에 따른 출력전압의 파형을 나타내는 도면이다.
도 11은 본 발명의 제 2 실시예에 따른 전송선 드라이버의 회로도이다.
도 12는 본 발명의 제 3 실시예에 따른 전송선 드라이버의 회로도이다.
도 13은 본 발명의 제 4 실시예에 따른 전송선 드라이버의 회로도이다.
도 14는 본 발명의 제 5 실시예에 따른 전송선 드라이버의 회로도이다.
*도면의 주요부분에 대한 부호의 설명*
110, 410, 420 : 풀다운 소자들
120, 320, 430, 440, 530 : 풀다운 구동회로
210, 220, 230 : 게이트 전극

Claims (30)

  1. 제 1 전원전압과 출력 노드 사이에 연결된 풀업 저항;
    상기 출력 노드와 제 2 전원전압 사이에 병렬 연결된 복수의 풀다운 소자들; 및
    입력신호를 수신하여 적어도 하나의 슬루율 제어신호에 응답해서 서로 다른 슬로프를 가진 복수의 구동신호를 발생시키고 상기 복수의 풀다운 소자들을 각각 구동하는 풀다운 구동회로를 구비하는 것을 특징으로 하는 전송선 드라이버.
  2. 제 1 항에 있어서, 상기 전송선 드라이버는
    상기 풀다운 소자들과 상기 제2전원전압 사이에 전류원을 더 구비하는 것을 특징으로 하는 전송선 드라이버.
  3. 제 1 항에 있어서, 상기 풀다운 구동회로는
    상기 입력신호가 상기 복수의 풀다운 소자들 각각의 제어단자에 이르는 경로의 저항 값을 조절하여 상기 전송선 드라이버의 슬루율을 제어하는 것을 특징으로 하는 전송선 드라이버.
  4. 제 1 항에 있어서, 상기 풀다운 소자들은
    MOS 트랜지스터들인 것을 특징으로 하는 전송선 드라이버.
  5. 제 4 항에 있어서, 상기 풀다운 구동회로는
    상기 MOS 트랜지스터들 중 제 k(k는 자연수) MOS 트랜지스터의 게이트와 제 k+1 MOS 트랜지스터의 게이트 사이에 연결된 저항들; 및
    상기 MOS 트랜지스터들 중 제 1 MOS 트랜지스터의 게이트와 상기 제 n(n은 2 이상의 자연수) MOS 트랜지스터의 게이트 사이에 연결되고 상기 슬루율 제어신호들에 응답하여 온/오프 동작하는 스위치들을 구비하는 것을 특징으로 하는 전송선 드라이버.
  6. 제 4 항에 있어서, 상기 풀다운 구동회로는
    상기 MOS 트랜지스터들 중 제 k(k는 자연수) MOS 트랜지스터의 게이트와 제 k+1 MOS 트랜지스터의 게이트 사이에 연결된 저항들; 및
    상기 MOS 트랜지스터들 중 상기 제 n(n은 2 이상의 자연수) MOS 트랜지스터의 게이트와 상기 제 n+1 MOS 트랜지스터의 게이트 사이에 연결되고 상기 슬루율 제어신호들에 응답하여 온/오프 동작하는 스위치들을 구비하는 것을 특징으로 하는 전송선 드라이버.
  7. 제 5 항 또는 제 6 항에 있어서, 상기 전송선 드라이버는
    상기 스위치들이 모두 온 되었을 때 출력신호의 슬루율이 가장 크고, 상기 스위치들이 모두 오프 되었을 때 상기 출력신호의 슬루율이 가장 작은 것을 특징으로 하는 전송선 드라이버.
  8. 제 5 항 또는 제 6 항에 있어서, 상기 스위치들은 각각
    PMOS 트랜지스터와 NMOS 트랜지스터가 병렬 연결된 전달 게이트로 구성된 것을 특징으로 하는 전송선 드라이버.
  9. 제 5 항 또는 제 6 항에 있어서, 상기 저항들은
    서로 동일한 값을 가지는 것을 특징으로 하는 전송선 드라이버.
  10. 제 5 항 또는 제 6 항에 있어서, 상기 전송선 드라이버는
    상기 저항들의 저항 값들을 조절하여 출력신호의 슬루율을 제어하는 것을 특징으로 하는 전송선 드라이버.
  11. 제 4 항에 있어서, 상기 MOS 트랜지스터들은
    하나의 웰 내에 형성된 하나 이상의 소스 영역과 하나 이상의 드레인 영역을 구비하는 것을 특징으로 하는 전송선 드라이버.
  12. 제 11 항에 있어서, 상기 MOS 트랜지스터들은 각각
    멀티 핑거 타입의 게이트 전극을 구비하는 것을 특징으로 하는 전송선 드라이버.
  13. 출력 노드를 풀업상태로 유지하는 단계;
    적어도 하나의 슬루율 제어신호에 응답하여 슬루율을 설정하는 단계;
    입력신호를 수신하는 단계;
    상기 입력신호에 응답하여 상기 설정된 슬루율로 서로 다른 슬로프를 가진 복수의 구동신호를 발생시키는 단계; 및
    상기 복수의 구동신호에 응답하여 상기 출력노드를 풀다운 구동하는 단계를 구비하는 것을 특징으로 하는 전송선 구동방법.
  14. 제 13 항에 있어서, 상기 복수의 구동신호를 발생시키는 단계는
    상기 슬루율 제어신호들에 응답하여 다양한 값을 갖는 저항 값들을 발생시키는 단계를 포함하는 것을 특징으로 하는 전송선 구동방법.
  15. 제 14 항에 있어서, 상기 전송선 구동방법은
    상기 발생된 저항 값들의 합이 가장 클 때 출력신호의 슬루율이 가장 크고, 상기 발생된 저항 값들의 합이 가장 작을 때 상기 출력신호의 슬루율이 가장 작은 것을 특징으로 하는 전송선 드라이버.
  16. 제 1 전원전압과 제 1 출력 노드 사이에 연결된 제 1 풀업 저항;
    상기 제 1 전원전압과 제 2 출력 노드 사이에 연결된 제 2 풀업 저항;
    상기 제 1 출력 노드와 제 1 노드 사이에 병렬 연결된 복수의 제 1 풀다운 소자들;
    상기 제 2 출력 노드와 상기 제 1 노드 사이에 병렬 연결된 복수의 제 2 풀다운 소자들;
    제 1 입력신호를 수신하여 적어도 하나의 슬루율 제어신호에 응답해서 서로 다른 슬로프를 가진 복수의 제 1 구동신호들을 발생시켜 상기 복수의 제 1 풀다운 소자들을 각각 구동하는 제 1 풀다운 구동회로;
    제 2 입력신호를 수신하여 상기 슬루율 제어신호들에 응답해서 서로 다른 슬로프를 가진 복수의 제 2 구동신호들을 발생시켜 상기 복수의 제 2 풀다운 소자들을 각각 구동하는 제 2 풀다운 구동회로; 및
    상기 제 1 노드와 제 2 전원전압 사이에 연결된 전류원을 구비하는 것을 특징으로 하는 전송선 드라이버.
  17. 제 16 항에 있어서, 상기 제 1 풀다운 구동회로는
    상기 입력신호가 상기 복수의 제 1 풀다운 소자들 각각의 게이트에 이르는 경로의 저항 값을 조절하여 상기 전송선 드라이버의 슬루율을 제어하는 것을 특징으로 하는 전송선 드라이버.
  18. 제 16 항에 있어서, 상기 제 2 풀다운 구동회로는
    상기 입력신호가 상기 복수의 제 2 풀다운 소자들 각각의 게이트에 이르는 경로의 저항 값을 조절하여 상기 전송선 드라이버의 슬루율을 제어하는 것을 특징으로 하는 전송선 드라이버.
  19. 제 16 항에 있어서, 상기 제 1 및 제 2 풀다운 소자들은
    MOS 트랜지스터들인 것을 특징으로 하는 전송선 드라이버.
  20. 제 19 항에 있어서, 상기 제 1 및 제 2 풀다운 구동회로는 각각
    상기 MOS 트랜지스터들 중 제 k(k는 자연수) MOS 트랜지스터의 게이트와 제 k+1 MOS 트랜지스터의 게이트 사이에 연결된 저항들; 및
    상기 MOS 트랜지스터들 중 제 1 MOS 트랜지스터의 게이트와 상기 제 n(n은 2 이상의 자연수) MOS 트랜지스터의 게이트 사이에 연결되고 상기 슬루율 제어신호들에 응답하여 온/오프 동작하는 스위치들을 구비하는 것을 특징으로 하는 전송선 드라이버.
  21. 제 19 항에 있어서, 상기 제 1 및 제 2 풀다운 구동회로는 각각
    상기 MOS 트랜지스터들 중 제 k(k는 자연수) MOS 트랜지스터의 게이트와 제 k+1 MOS 트랜지스터의 게이트 사이에 연결된 저항들; 및
    상기 MOS 트랜지스터들 중 상기 제 n(n은 2 이상의 자연수) MOS 트랜지스터의 게이트와 상기 제 n+1 MOS 트랜지스터의 게이트 사이에 연결되고 상기 슬루율 제어신호들에 응답하여 온/오프 동작하는 스위치들을 구비하는 것을 특징으로 하는 전송선 드라이버.
  22. 제 20 항 또는 제 21 항에 있어서, 상기 전송선 드라이버는
    상기 스위치들이 모두 온 되었을 때 출력신호의 슬루율이 가장 크고, 상기 스위치들이 모두 오프 되었을 때 상기 출력신호의 슬루율이 가장 작은 것을 특징으로 하는 전송선 드라이버.
  23. 제 20 항 또는 제 21 항에 있어서, 상기 스위치들은 각각
    PMOS 트랜지스터와 NMOS 트랜지스터가 병렬 연결된 전달 게이트로 구성된 것을 특징으로 하는 전송선 드라이버.
  24. 제 20 항 또는 제 21 항에 있어서, 상기 저항들은
    서로 동일한 값을 가지는 것을 특징으로 하는 전송선 드라이버.
  25. 제 20 항 또는 제 21 항에 있어서, 상기 전송선 드라이버는
    상기 저항들의 저항 값들을 조절하여 출력신호의 슬루율을 제어하는 것을 특징으로 하는 전송선 드라이버.
  26. 제 19 항에 있어서, 상기 MOS 트랜지스터들은
    하나의 웰 내에 형성된 하나 이상의 소스 영역과 하나 이상의 드레인 영역을 구비하는 것을 특징으로 하는 전송선 드라이버.
  27. 제 19 항에 있어서, 상기 MOS 트랜지스터들은 각각
    멀티 핑거 타입의 게이트 전극을 구비하는 것을 특징으로 하는 전송선 드라이버.
  28. 제 1 전원전압에 연결된 소스, 제 1 출력 노드에 공통 연결된 드레인 및 게이트를 갖는 제 1 MOS 트랜지스터;
    상기 제 1 전원전압에 연결된 소스, 제 2 출력 노드에 연결된 드레인, 및 상기 제 1 MOS 트랜지스터의 게이트에 연결된 게이트를 갖는 제 2 MOS 트랜지스터;
    상기 제 1 출력 노드와 제 1 노드 사이에 병렬 연결된 복수의 제 1 풀다운 소자들;
    상기 제 2 출력 노드와 상기 제 1 노드 사이에 병렬 연결된 복수의 제 2 풀다운 소자들;
    제 1 입력신호를 수신하여 적어도 하나의 슬루율 제어신호에 응답해서 서로 다른 슬로프를 가진 복수의 제 1 구동신호들을 발생시켜 상기 복수의 제 1 풀다운 소자들을 각각 구동하는 제 1 풀다운 구동회로;
    제 2 입력신호를 수신하여 상기 슬루율 제어신호들에 응답해서 서로 다른 슬로프를 가진 복수의 제 2 구동신호들을 발생시켜 상기 복수의 제 2 풀다운 소자들을 각각 구동하는 제 2 풀다운 구동회로; 및
    상기 제 1 노드와 제 2 전원전압 사이에 연결된 전류원을 구비하는 것을 특징으로 하는 전송선 드라이버.
  29. 제 28 항에 있어서, 상기 제 1 풀다운 구동회로는
    상기 입력신호가 상기 복수의 제 1 풀다운 소자들 각각의 게이트에 이르는 경로의 저항 값을 조절하여 상기 전송선 드라이버의 슬루율을 제어하는 것을 특징으로 하는 전송선 드라이버.
  30. 제 28 항에 있어서, 상기 제 2 풀다운 구동회로는
    상기 입력신호가 상기 복수의 제 2 풀다운 소자들 각각의 게이트에 이르는 경로의 저항 값을 조절하여 상기 전송선 드라이버의 슬루율을 제어하는 것을 특징으로 하는 전송선 드라이버.
KR1020040025648A 2004-04-14 2004-04-14 슬루율 제어가 가능한 전송선 드라이버 및 전송선 구동방법 KR100579045B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040025648A KR100579045B1 (ko) 2004-04-14 2004-04-14 슬루율 제어가 가능한 전송선 드라이버 및 전송선 구동방법
US11/095,497 US7154315B2 (en) 2004-04-14 2005-04-01 Transmission line driver for controlling slew rate and methods thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040025648A KR100579045B1 (ko) 2004-04-14 2004-04-14 슬루율 제어가 가능한 전송선 드라이버 및 전송선 구동방법

Publications (2)

Publication Number Publication Date
KR20050100728A true KR20050100728A (ko) 2005-10-20
KR100579045B1 KR100579045B1 (ko) 2006-05-12

Family

ID=35095683

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040025648A KR100579045B1 (ko) 2004-04-14 2004-04-14 슬루율 제어가 가능한 전송선 드라이버 및 전송선 구동방법

Country Status (2)

Country Link
US (1) US7154315B2 (ko)
KR (1) KR100579045B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7446576B2 (en) 2005-09-30 2008-11-04 Slt Logics, Llc Output driver with slew rate control
DE06848892T1 (de) * 2005-11-23 2009-01-22 Capso Vision, Inc., Saratoga Fcc-verträgliche bewegungsaretefactfreie bildsensoranordnung mit reduziertem lichtbedarf
US8717080B2 (en) * 2008-10-07 2014-05-06 Adtran, Inc. Digital delay line driver
US20120062190A1 (en) * 2010-09-10 2012-03-15 Holger Haiplik Dc-dc converters
CN102522950B (zh) * 2012-01-06 2015-04-29 开曼群岛威睿电通股份有限公司 具有输出信号转换率控制的电子芯片
KR102126384B1 (ko) * 2014-03-03 2020-06-25 에스케이하이닉스 주식회사 반도체 장치의 데이터 출력 회로
KR102617255B1 (ko) 2018-08-13 2023-12-26 에스케이하이닉스 주식회사 전자 장치 및 그의 동작 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5539341A (en) 1993-06-08 1996-07-23 National Semiconductor Corporation CMOS bus and transmission line driver having programmable edge rate control
US5497113A (en) 1994-05-16 1996-03-05 Quantum Corporation Variable-slope driver for pullup-terminated transmission lines
US5917758A (en) 1996-11-04 1999-06-29 Micron Technology, Inc. Adjustable output driver circuit
US5939753A (en) * 1997-04-02 1999-08-17 Motorola, Inc. Monolithic RF mixed signal IC with power amplification
US5887150A (en) * 1997-06-25 1999-03-23 Adaptec, Inc. SCSI controller having output driver with slew rate control
US6380777B1 (en) * 1999-08-20 2002-04-30 International Business Machinesc Corporation Output driver having controlled slew rate
JP3463628B2 (ja) 1999-10-18 2003-11-05 日本電気株式会社 スルーレート調整可能な出力回路を備えた半導体回路およびその調整方法ならびに自動調整装置
US6683482B2 (en) 2001-08-02 2004-01-27 Agilent Technologies, Inc. Slew rate control of output drivers using PVT controlled edge rates and delays
US6483354B1 (en) * 2001-08-24 2002-11-19 Lsi Logic Corporation PCI-X driver control
US6710617B2 (en) * 2002-01-10 2004-03-23 Agilent Technologies, Inc. Variable slew rate control for open drain bus

Also Published As

Publication number Publication date
US7154315B2 (en) 2006-12-26
US20050231252A1 (en) 2005-10-20
KR100579045B1 (ko) 2006-05-12

Similar Documents

Publication Publication Date Title
US6593795B2 (en) Level adjustment circuit and data output circuit thereof
KR920004341B1 (ko) 반도체집적회로의 출력회로
JP4756965B2 (ja) 出力バッファ回路
JP4768300B2 (ja) 電圧レベル変換回路及び半導体集積回路装置
KR100706576B1 (ko) 슬루율이 제어된 출력 구동회로
JPH0897701A (ja) 半導体回路
WO2005107073A1 (en) Break before make predriver and level-shifter
US9225334B2 (en) Methods, integrated circuits, apparatuses and buffers with adjustable drive strength
CN1855724B (zh) 缓冲电路
US6483354B1 (en) PCI-X driver control
JP3899098B2 (ja) デュアル・エッジ・プログラマブル遅延ユニット
JP2004328443A (ja) 半導体装置
US7154315B2 (en) Transmission line driver for controlling slew rate and methods thereof
US6617881B2 (en) Semiconductor integrated circuit
US7518424B2 (en) Slew rate controlled output circuit
US6417708B1 (en) Resistively-loaded current-mode output buffer with slew rate control
EP0347083B1 (en) TTL output driver gate configuration
JP2007329898A (ja) 信号変換回路
WO2017159057A1 (ja) 半導体装置
JP2007067819A (ja) 遅延調整回路及び該回路を備えた同期型半導体装置
KR100191880B1 (ko) 거닝 트랜시버 논리의 출력 회로
JPH07202677A (ja) Ｃｍｏｓ出力バッファ回路
US6798267B1 (en) Buffer circuit with programmable switching thresholds
JP2001203568A (ja) バッファ装置
JPH09214324A (ja) Ｃｍｏｓ論理回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140430

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee