KR102126384B1 - 반도체 장치의 데이터 출력 회로 - Google Patents

반도체 장치의 데이터 출력 회로 Download PDF

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KR102126384B1
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    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses

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  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
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  • Logic Circuits (AREA)

Abstract

본 기술은 제 1 노드를 통해 출력단과 연결된 제 1 드라이버 및 제 2 노드를 통해 상기 출력단과 연결된 제 2 드라이버를 포함하며, 상기 제 1 드라이버와 상기 제 2 드라이버의 활성화 타이밍 차이를 가변시켜 상기 출력단을 통해 출력되는 출력 데이터의 슬루 레이트를 조정하도록 구성될 수 있다.

Description

반도체 장치의 데이터 출력 회로{DATA OUTPUT CIRCUIT OF SEMICONDUCTOR APPARATUS}
본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 장치의 데이터 출력 회로에 관한 것이다.
반도체 장치는 외부의 데이터 출력 명령 즉, 리드 명령에 따라 내부의 메모리 블록에 저장된 데이터를 패드(DQ)를 통해 출력하기 위한 데이터 출력 회로를 포함한다.
데이터 출력 회로를 통해 출력되는 데이터의 슬루 레이트(Slew Rate)는 동작 환경 예를 들어, 반도체 장치와 연결되는 시스템에 따라 다양한 값을 가질 수 있다.
따라서 슬루 레이트 조정이 가능하도록 데이터 출력 회로를 구성할 필요가 있다.
본 발명의 실시예는 슬루 레이트 조정이 용이한 반도체 장치의 데이터 출력 회로를 제공하고자 한다.
본 발명의 실시예는 제 1 노드를 통해 출력단과 연결된 제 1 드라이버 및 제 2 노드를 통해 상기 출력단과 연결된 제 2 드라이버를 포함하며, 상기 제 1 드라이버와 상기 제 2 드라이버의 활성화 타이밍 차이를 가변시켜 상기 출력단을 통해 출력되는 출력 데이터의 슬루 레이트를 조정하도록 구성될 수 있다.
본 발명의 실시예는 제 1 노드를 통해 출력단과 연결된 제 1 드라이버 레그 그룹 및 제 2 노드를 통해 상기 출력단과 연결된 제 2 드라이버 레그 그룹을 포함하고, 상기 제 1 드라이버 레그 그룹을 동시에 활성화시키고, 설정 시간 후 상기 제 2 드라이버 레그 그룹을 동시에 활성화시키며, 상기 설정 시간을 가변시켜 상기 출력단을 통해 출력되는 출력 데이터의 슬루 레이트를 조정하도록 구성될 수 있다.
본 발명의 실시예는 출력단과 연결되며, 상기 출력단의 기 설정된 임피던스에 맞는 활성화 저항값을 갖도록 설계된 제 1 서브 드라이버와 제 2 서브 드라이버로 구성된 드라이버를 포함하며, 상기 제 1 서브 드라이버와 상기 제 2 서브 드라이버의 활성화 타이밍 차이를 가변시켜 상기 출력단을 통해 출력되는 출력 데이터의 슬루 레이트를 조정하도록 구성될 수 있다.
본 기술은 슬루 레이트를 간편하게 조정할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 데이터 출력 회로(100)의 블록도,
도 2는 도 1의 제어부(200)의 구성을 나타낸 회로도,
도 3은 본 발명의 다른 실시예에 따른 반도체 장치의 데이터 출력 회로(101)의 블록도이고,
도 4는 도 3의 제어부(201)의 구성을 나타낸 회로도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치의 데이터 출력 회로(100)는 드라이버(300) 및 제어부(200)를 포함할 수 있다.
드라이버(300)는 풀업 드라이버 레그 그룹(PU1 - PUn)과 풀다운 드라이버 레그 그룹(PD1 - PDn)을 포함할 수 있다.
풀업 드라이버 레그 그룹(PU1 - PUn)과 풀다운 드라이버 레그 그룹(PD1 - PDn)은 입/출력 패드(DQ)와 연결된다.
풀업 드라이버 레그 그룹(PU1 - PUn)은 제어 신호(DATA<n:1>)에 응답하여 입/출력 패드(DQ)를 전원 전압 레벨로 구동하도록 구성될 수 있다.
풀업 드라이버 레그 그룹(PU1 - PUn)은 제어 신호(DATA<n:1>)에 응답하여 순차적으로 활성화됨으로써 입/출력 패드(DQ)에 구동되는 신호의 슬루 레이트를 조정하도록 구성될 수 있다.
풀업 드라이버 레그 그룹(PU1 - PUn)은 제어 신호(DATA<n:1>) 중에서 자신에 해당하는 신호 비트를 입력 받을 수 있다.
예를 들어, 풀업 드라이버 레그(PU1)에는 제어 신호(DATA1)가 입력되고, 풀업 드라이버 레그(PUn)에는 제어 신호(DATAn)가 입력될 수 있다.
풀다운 레그 그룹(PD1 - PDn)은 타이밍 조정 부(Negative) 신호(DATAB<n:1>)에 응답하여 입/출력 패드(DQ)를 접지 전압 레벨로 구동하도록 구성될 수 있다.
풀다운 레그 그룹(PD1 - PDn)은 제어 신호(DATAB<n:1>)에 응답하여 순차적으로 활성화됨으로써 입/출력 패드(DQ)에 구동되는 신호의 슬루 레이트를 조정하도록 구성될 수 있다.
풀다운 드라이버 레그 그룹(PD1 - PDn)은 제어 신호(DATAB<n:1>) 중에서 자신에 해당하는 신호 비트를 입력 받을 수 있다.
예를 들어, 풀다운 드라이버 레그(PD1)에는 제어 신호(DATAB1)이 입력되고, 풀다운 드라이버 레그(PDn)에는 제어 신호(DATABn)가 입력될 수 있다.
드라이버(300)는 설정된 드라이빙 임피던스에 맞도록 제어 신호(DATA<n:1>, DATAB<n:1>) 중에서 일부의 신호 비트를 비 활성화 레벨로 천이시킴으로써 활성화되는 드라이버 레그의 수가 조정되도록 할 수 있다.
예를 들어, n = 6 즉, 풀업 드라이버 레그 그룹(PU1 - PU6) 및 풀다운 드라이버 레그 그룹(PD1 - PD6) 각각에서, 기 설정된 드라이빙 임피던스에 따라 필요한 드라이버 레그의 수가 5(PU1 - PU5, PD1 - PD5)라 가정하면,
드라이버 레그(PU6) 및 드라이버 레그(PD6)는 제어 신호(DATA6, DATAB6)를 입력 레벨과 상관없이 비 활성화 레벨로 천이시킴으로써 자신의 활성화를 차단할 수 있다.
제어부(200)는 데이터(DATA) 및 부 데이터(DATAB)에 응답하여 제어 신호(DATA<n:1>, DATAB<n:1>)를 생성하도록 구성될 수 있다.
데이터(DATA) 및 부 데이터(DATAB)는 서로 반대의 위상을 갖는 차동 데이터일 수 있다.
도 2에 도시된 바와 같이, 제어부(200)는 인버터(IV1) 및 복수의 저항(R1 - Rn)을 포함할 수 있다.
인버터(IV1)는 데이터(DATA)를 반전시켜 출력한다.
복수의 저항(R1 - Rn)은 인버터(IV1)의 출력을 순차적으로 지연시켜 제어 신호(DATA<n:1>)를 생성한다.
따라서 제어 신호(DATA<n:1>)는 서로 다른 타이밍(t1 - tn)을 갖게 된다.
도 2와 동일한 구성(도시 생략)을 이용하여 부 데이터(DATAB)를 순차적으로 지연시켜 제어 신호(DATAB<n:1>)를 생성할 수 있다.
서로 다른 타이밍(t1 - tn)을 갖는 제어 신호(DATA<n:1>)에 의해 풀업 드라이버 레그 그룹(PU1 - PUn)은 순차적으로 활성화되며, 서로 다른 타이밍(t1 - tn)을 갖는 제어 신호(DATAB<n:1>)에 의해 풀다운 드라이버 레그 그룹(PD1 - PDn) 또한 순차적으로 활성화된다.
풀업 드라이버 레그 그룹(PU1 - PUn) 및 풀다운 드라이버 레그 그룹(PD1 - PDn)이 각각 순차적으로 활성화됨에 따라 출력 데이터 즉, 입/출력 패드(DQ)에 구동되는 신호의 슬루 레이트가 조정될 수 있다.
도 3에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 장치의 데이터 출력 회로(101)는 제 1 드라이버(301), 제 2 드라이버(401) 및 제어부(201)를 포함할 수 있다.
이때 제 1 드라이버(301)와 제 2 드라이버(401)는 하나의 드라이버를 분리한 제 1 서브 드라이버와 제 2 서브 드라이버일 수 있다.
데이터 출력 회로(101)의 출력단(DQ) 임피던스는 설정 값(예를 들어, 34Ω)을 가질 수 있으며, 이는 출력단(DQ)과 연결된 드라이버의 저항 값(Ron)에 의해 정해질 수 있다.
드라이버(301, 401)의 저항 값(Ron)은 데이터(DATA/DATAB)의 레벨에 따라 활성화된 풀업 드라이버 레그들 또는 풀다운 드라이버 레그들의 저항 값의 총 합에 의해 정해질 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치의 데이터 출력 회로(101)는 제 1 제어 신호(C<n:1>, CB<n:1>)와 제 2 제어 신호(CD<n:1>, CDB<n:1>)를 이용하여 제 1 드라이버(301)과 제 2 드라이버(401)의 활성화 타이밍 차이를 가변시켜 출력 데이터의 슬루 레이트를 조정하도록 구성될 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치의 데이터 출력 회로(101)는 제 1 제어 신호(C<n:1>, CB<n:1>)를 이용하여 제 1 드라이버(301)의 드라이버 레그들을 활성화시키고, 제 2 제어 신호(CD<n:1>, CDB<n:1>)를 이용하여 가변 가능한 설정시간 후에 제 2 드라이버(401)의 드라이버 레그들을 활성화시킴으로써 출력 데이터의 슬루 레이트를 조정하도록 구성될 수 있다.
제 1 드라이버(301)는 제 1 풀업 드라이버 레그 그룹(PUA1 - PUAn)과 제 1 풀다운 드라이버 레그 그룹(PDA1 - PDAn)을 포함할 수 있다.
제 1 풀업 드라이버 레그 그룹(PUA1 - PUAn)은 제 1 노드(A)를 통해 입/출력 패드(DQ)와 공통 연결된다.
제 1 풀업 드라이버 레그 그룹(PUA1 - PUAn)은 제 1 제어 신호(C<n:1>)에 응답하여 입/출력 패드(DQ)를 전원 전압 레벨로 구동하도록 구성될 수 있다.
제 1 풀업 드라이버 레그 그룹(PUA1 - PUAn)은 제 1 제어 신호(C<n:1>) 중에서 자신에 해당하는 신호 비트를 입력 받을 수 있다.
예를 들어, 풀업 드라이버 레그(PUA1)에는 제 1 제어 신호(C1)가 입력되고, 풀업 드라이버 레그(PUAn)에는 제 1 제어 신호(Cn)가 입력될 수 있다.
제 1 풀다운 드라이버 레그 그룹(PDA1 - PDAn)은 제 1 노드(A)를 통해 입/출력 패드(DQ)와 공통 연결된다.
제 1 풀다운 드라이버 레그 그룹(PDA1 - PDAn)은 제 1 제어 신호(CB<n:1>)에 응답하여 입/출력 패드(DQ)를 접지 전압 레벨로 구동하도록 구성될 수 있다.
제 1 풀다운 드라이버 레그 그룹(PDA1 - PDAn)은 제 1 제어 신호(CB<n:1>) 중에서 자신에 해당하는 신호 비트를 입력 받을 수 있다.
예를 들어, 풀다운 드라이버 레그(PDA1)에는 제 1 제어 신호(CB1)가 입력되고, 풀다운 드라이버 레그(PDAn)에는 제 1 제어 신호(CBn)가 입력될 수 있다.
제 2 드라이버(401)는 제 2 풀업 드라이버 레그 그룹(PUDA1 - PUDAn)과 제 2 풀다운 드라이버 레그 그룹(PDDA1 - PDDAn)을 포함할 수 있다.
제 2 풀업 드라이버 레그 그룹(PUDA1 - PUDAn)은 제 2 노드(B)를 통해 입/출력 패드(DQ)와 공통 연결된다.
제 2 풀업 드라이버 레그 그룹(PUDA1 - PUDAn)은 제 2 제어 신호(CD<n:1>)에 응답하여 입/출력 패드(DQ)를 전원 전압 레벨로 구동하도록 구성될 수 있다.
제 2 풀업 드라이버 레그 그룹(PUDA1 - PUDAn)은 제 2 제어 신호(CD<n:1>) 중에서 자신에 해당하는 신호 비트를 입력 받을 수 있다.
예를 들어, 풀업 드라이버 레그(PUDA1)에는 제 2 제어 신호(CD1)가 입력되고, 풀업 드라이버 레그(PUDAn)에는 제 2 제어 신호(CDn)가 입력될 수 있다.
제 2 풀다운 드라이버 레그 그룹(PDDA1 - PDDAn)은 제 2 노드(B)를 통해 입/출력 패드(DQ)와 공통 연결된다.
제 2 풀다운 드라이버 레그 그룹(PDDA1 - PDDAn)은 제 2 제어 신호(CDB<n:1>)에 응답하여 입/출력 패드(DQ)를 접지 전압 레벨로 구동하도록 구성될 수 있다.
제 2 풀다운 드라이버 레그 그룹(PDDA1 - PDDAn)은 제 2 제어 신호(CDB<n:1>) 중에서 자신에 해당하는 신호 비트를 입력 받을 수 있다.
예를 들어, 풀다운 드라이버 레그(PDDA1)에는 제 2 제어 신호(CDB1)가 입력되고, 풀다운 드라이버 레그(PDDAn)에는 제 2 제어 신호(CDBn)가 입력될 수 있다.
제 1 드라이버(301) 및 제 2 드라이버(401)는 기 설정된 드라이빙 임피던스에 맞도록 제 1 제어 신호(C<n:1>, CB<n:1>)와 제 2 제어 신호(CD<n:1>, CDB<n:1>) 중에서 일부의 신호 비트를 비 활성화 레벨로 천이시킴으로써 활성화되는 드라이버 레그의 수가 조정되도록 할 수 있다.
예를 들어, n = 3 즉, 제 1 드라이버(301)의 풀업 드라이버 레그 그룹(PUA1 - PUA3)과 풀다운 드라이버 레그 그룹(PUDA1 - PUDA3)과 제 2 드라이버(401)의 풀업 드라이버 레그 그룹(PDA1 - PDA3)과 풀다운 드라이버 레그 그룹(PDDA1 - PDDA3)각각에서, 기 설정된 드라이빙 임피던스에 따라 필요한 드라이버 레그의 수가 2(PUA1 - PUA2, PDA1 - PDA2, PUDA1 - PUDA2, PDDA1 - PDDA2)라 가정하면,
드라이버 레그들(PUA3, PDA3, PUDA3, PDDA3)는 제어 신호(C3, CB3, CD3, CDB3)를 입력 레벨과 상관없이 비 활성화 레벨로 천이시킴으로써 자신의 활성화를 차단할 수 있다.
제어부(201)는 제 1 및 제 2 테스트 신호(TM1, TM2), 데이터(DATA) 및 부 데이터(DATAB)에 응답하여 제 1 제어 신호(C<n:1>, CB<n:1>)와 제 2 제어 신호(CD<n:1>, CDB<n:1>)의 활성화 타이밍 차이를 가변시키도록 구성될 수 있다.
데이터(DATA) 및 부 데이터(DATAB)는 서로 반대의 위상을 갖는 차동 데이터일 수 있다.
도 4에 도시된 바와 같이, 제어부(201)는 선택신호 생성부(210) 및 신호 패스 변경부(220)를 포함할 수 있다.
선택신호 생성부(210)는 제 1 및 제 2 테스트 신호(TM1, TM2)에 응답하여 제 1 및 제 2 선택 신호(S1, S2)를 생성하도록 구성될 수 있다.
선택신호 생성부(210)는 노아 게이트(NR11) 및 인버터(IV11)를 포함할 수 있다.
노아 게이트(NR11)는 제 1 및 제 2 테스트 신호(TM1, TM2)를 부정 논리합하여 제 1 선택 신호(S1)를 생성한다.
제 1 선택 신호(S1)는 노아 게이트(NR11)를 통해 제 1 및 제 2 테스트 신호(TM1, TM2)가 모두 비 활성화(예를 들어, 로직 로우)된 경우에만 활성화(로직 하이) 될 수 있다.
인버터(IV11)는 제 1 선택 신호(S1)를 반전시켜 제 2 선택 신호(S2)를 생성한다.
제 2 선택 신호(S2)는 인버터(IV11)를 통해 제 1 및 제 2 테스트 신호(TM1, TM2) 중에서 어느 하나라도 활성화(로직 하이)된 경우 활성화(로직 하이)될 수 있다.
신호 패스 변경부(220)는 복수의 인버터(IV21 - IV23) 및 복수의 트리 스테이트 인버터(TIV21 - TIV27)을 포함할 수 있다.
신호 패스 변경부(220)는 복수의 신호 패스 즉, 제 1 내지 제 4 신호 패스를 포함할 수 있다.
제 1 신호 패스는 복수의 인버터(IV21, IV22)로 구성될 수 있으며, 제 1 선택 신호(S1) 및 제 2 선택 신호(S2)와 상관없이 데이터(DATA)를 버퍼링하여 제 1 제어 신호(C<n:1>)로서 출력한다.
제 2 신호 패스는 트리 스테이트 인버터(TIV21) 및 인버터(IV23)로 구성될 수 있으며, 제 1 선택 신호(S1)가 활성화된 경우 데이터(DATA)를 제 2 제어 신호(CD<n:1>)로서 출력한다.
제 3 신호 패스는 복수의 트리 스테이트 인버터(TIV22 - TIV24) 및 인버터(IV23)로 구성될 수 있으며, 제 1 테스트 신호(TM1)가 활성화된 경우 데이터(DATA)를 제 2 제어 신호(CD<n:1>)로서 출력한다.
제 4 신호 패스는 복수의 트리 스테이트 인버터(TIV22, TIV25 - TIV27, TIV24) 및 인버터(IV23)로 구성될 수 있으며, 제 2 테스트 신호(TM2)가 활성화된 경우 데이터(DATA)를 제 2 제어 신호(CD<n:1>)로서 출력한다.
제 1 신호 패스 및 제 2 신호 패스는 데이터(DATA)를 동일한 지연시간 즉, 제 1 지연시간만큼 지연시키고, 제 3 신호 패스는 데이터(DATA)를 제 2 지연시간만큼 지연시키며, 제 4 신호 패스는 데이터(DATA)를 제 3 지연시간만큼 지연시킨다.
제 1 지연시간에 비해 제 2 지연시간이 크며, 제 2 지연시간에 비해 제 3 지연시간이 더 클 수 있다.
도 4와 동일한 구성(220)(도시 생략)을 통해 부 데이터(DATAB)를 이용하여 제 1 제어 신호(CB<n:1>) 및 제 2 제어 신호(CDB<n:1>)를 생성할 수 있다.
테스트 모드가 비 활성화된 경우 즉, 제 1 및 제 2 테스트 신호(TM1, TM2)가 모두 비 활성화에는 제 1 제어 신호(C<n:1>)와 제 2 제어 신호(CD<n:1>)가 동일한 활성화 타이밍을 가질 수 있다.
한편, 테스트 모드가 활성화된 경우 즉, 제 1 및 제 2 테스트 신호(TM1, TM2) 중에서 어느 하나라도 활성화된 경우에는 제 1 제어 신호(C<n:1>)와 제 2 제어 신호(CD<n:1>)의 활성화 타이밍을 다르게 함은 물론이고, 활성화 타이밍 차이를 가변시킬 수 있다.
제 2 테스트 신호(TM2)를 활성화시킬 경우, 제 1 테스트 신호(TM1)가 활성화된 경우에 비해 제 1 제어 신호(C<n:1>)와 제 2 제어 신호(CD<n:1>)의 활성화 타이밍 차이를 크게 할 수 있다.
반면, 제 1 테스트 신호(TM1)를 활성화시킬 경우, 제 2 테스트 신호(TM2)가 활성화된 경우에 비해 제 1 제어 신호(C<n:1>)와 제 2 제어 신호(CD<n:1>)의 활성화 타이밍 차이를 작게 할 수 있다.
상술한 구성은 제 1 및 제 2 테스트 신호(TM1, TM2)를 이용한 예를 든 것일 뿐, 테스트 신호를 추가함에 따라 제 1 제어 신호(C<n:1>)와 제 2 제어 신호(CD<n:1>)의 활성화 타이밍 차이를 가변시킬 수 있는 범위는 크게 증가하게 된다.
상술한 바와 같이, 본 발명의 다른 실시예에 따른 반도체 장치의 데이터 출력 회로(101)는 제 1 제어 신호(C<n:1>, CB<n:1>)와 제 2 제어 신호(CD<n:1>, CDB<n:1>)의 활성화 타이밍 차이를 가변시켜 제 1 드라이버(301)와 제 2 드라이버(401)의 활성화 타이밍 차이를 가변시킴으로써, 출력 데이터 즉, 입/출력 패드(DQ)에 구동되는 신호의 슬루 레이트를 원하는 수준으로 조정할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (19)

  1. 제 1 노드를 통해 출력단과 연결된 제 1 드라이버;
    제 2 노드를 통해 상기 출력단과 연결된 제 2 드라이버; 및
    데이터 및 테스트 모드의 활성화에 응답하여 상기 제 1 드라이버와 상기 제 2 드라이버의 활성화 타이밍 차이를 가변시키기 위한 제 1 제어 신호 및 제 2 제어 신호를 생성하도록 구성되는 제어부를 포함하고,
    상기 제어부는
    상기 테스트 모드에 따라 복수의 선택 신호를 생성하도록 구성되는 선택신호 생성부, 및
    상기 복수의 선택 신호에 응답하여 상기 데이터를 서로 다른 시간만큼 지연시켜 상기 제 1 제어 신호와 상기 제 2 제어 신호로서 출력하도록 구성되는 복수의 신호 패스를 포함하며,
    상기 테스트 모드가 비 활성화된 경우, 상기 복수의 신호 패스는 상기 데이터를 동일한 시간만큼 지연시켜 상기 제 1 제어 신호와 상기 제 2 제어 신호로서 출력하도록 구성되는 반도체 장치의 데이터 출력 회로.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제어부는
    상기 테스트 모드의 비 활성화에 응답하여 상기 제 1 드라이버와 상기 제 2 드라이버를 동일한 타이밍에 활성화시키기 위한 상기 제 1 제어 신호 및 상기 제 2 제어 신호를 생성하도록 구성되는 반도체 장치의 데이터 출력 회로.
  4. 삭제
  5. 삭제
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 드라이버는
    상기 제 1 제어 신호에 응답하여 상기 출력단을 전원 전압 레벨로 구동하도록 구성된 풀업 드라이버 레그 그룹
    상기 제 1 제어 신호에 응답하여 상기 출력단을 접지 전압 레벨로 구동하도록 구성된 풀다운 드라이버 레그 그룹을 포함하는 반도체 장치의 데이터 출력 회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제 2 드라이버는
    상기 제 2 제어 신호에 응답하여 상기 출력단을 전원 전압 레벨로 구동하도록 구성된 풀업 드라이버 레그 그룹
    상기 제 2 제어 신호에 응답하여 상기 출력단을 접지 전압 레벨로 구동하도록 구성된 풀다운 드라이버 레그 그룹을 포함하는 반도체 장치의 데이터 출력 회로.
  8. 제 1 노드를 통해 출력단과 연결된 제 1 드라이버 레그 그룹;
    제 2 노드를 통해 상기 출력단과 연결된 제 2 드라이버 레그 그룹; 및
    복수의 테스트 신호의 활성화 및 데이터에 응답하여 제 1 제어 신호 및 제 2 제어 신호를 생성하도록 구성되는 제어부를 포함하며,
    상기 제어부는
    상기 복수의 테스트 신호에 응답하여 복수의 선택 신호를 생성하도록 구성되는 선택신호 생성부,
    상기 복수의 선택 신호와 상관없이 상기 데이터를 버퍼링하여 상기 제 1 제어 신호로서 출력하도록 구성된 제 1 신호 패스,
    상기 복수의 선택 신호 중 어느 하나에 응답하여 상기 데이터를 버퍼링하여 상기 제 2 제어 신호로서 출력하도록 구성된 제 2 신호 패스, 및
    상기 복수의 선택 신호 중 다른 하나 및 상기 복수의 테스트 신호에 응답하여 상기 데이터를 버퍼링하여 상기 제 2 제어 신호로서 출력하도록 구성되는 복수의 신호 패스를 포함하는 반도체 장치의 데이터 출력 회로.
  9. 삭제
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 제어부는
    상기 복수의 테스트 신호의 비 활성화에 응답하여 상기 제 1 드라이버 레그 그룹과 상기 제 2 드라이버 레그 그룹을 동일한 타이밍에 활성화시키기 위한 상기 제 1 제어 신호 및 상기 제 2 제어 신호를 생성하도록 구성되는 반도체 장치의 데이터 출력 회로.
  11. 삭제
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 제 2 신호 패스는
    상기 복수의 테스트 신호가 비 활성화된 경우,
    상기 데이터를 버퍼링하여 상기 제 2 제어 신호로서 출력하도록 구성되는 반도체 장치의 데이터 출력 회로.
  13. 출력단과 연결되며, 상기 출력단의 기 설정된 임피던스에 맞는 활성화 저항값을 갖도록 설계된 제 1 서브 드라이버와 제 2 서브 드라이버로 구성된 드라이버; 및
    데이터 및 테스트 모드의 활성화에 응답하여 상기 제 1 서브 드라이버와 상기 제 2 서브 드라이버의 활성화 타이밍 차이를 가변시키기 위한 제 1 제어 신호 및 제 2 제어 신호를 생성하도록 구성되는 제어부를 포함하고,
    상기 제어부는
    상기 테스트 모드에 따라 복수의 선택 신호를 생성하도록 구성되는 선택신호 생성부, 및
    상기 복수의 선택 신호에 응답하여 상기 데이터를 서로 다른 시간만큼 지연시켜 상기 제 1 제어 신호와 상기 제 2 제어 신호로서 출력하도록 구성되는 복수의 신호 패스를 포함하며,
    상기 테스트 모드가 비 활성화된 경우, 상기 복수의 신호 패스는 상기 데이터를 동일한 시간만큼 지연시켜 상기 제 1 제어 신호와 상기 제 2 제어 신호로서 출력하도록 구성되는 반도체 장치의 데이터 출력 회로.
  14. 삭제
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 제어부는
    상기 테스트 모드의 비 활성화에 응답하여 상기 제 1 서브 드라이버와 상기 제 2 서브 드라이버를 동일한 타이밍에 활성화시키기 위한 상기 제 1 제어 신호 및 상기 제 2 제어 신호를 생성하도록 구성되는 반도체 장치의 데이터 출력 회로.
  16. 삭제
  17. 삭제
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 제 1 서브 드라이버는
    상기 제 1 제어 신호에 응답하여 상기 출력단을 전원 전압 레벨로 구동하도록 구성된 풀업 드라이버 레그 그룹
    상기 제 1 제어 신호에 응답하여 상기 출력단을 접지 전압 레벨로 구동하도록 구성된 풀다운 드라이버 레그 그룹을 포함하는 반도체 장치의 데이터 출력 회로.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 제 2 서브 드라이버는
    상기 제 2 제어 신호에 응답하여 상기 출력단을 전원 전압 레벨로 구동하도록 구성된 풀업 드라이버 레그 그룹
    상기 제 2 제어 신호에 응답하여 상기 출력단을 접지 전압 레벨로 구동하도록 구성된 풀다운 드라이버 레그 그룹을 포함하는 반도체 장치의 데이터 출력 회로.
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