KR20090114959A - 반도체 소자의 출력 드라이버 - Google Patents

반도체 소자의 출력 드라이버 Download PDF

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KR20090114959A
KR20090114959A KR1020080040862A KR20080040862A KR20090114959A KR 20090114959 A KR20090114959 A KR 20090114959A KR 1020080040862 A KR1020080040862 A KR 1020080040862A KR 20080040862 A KR20080040862 A KR 20080040862A KR 20090114959 A KR20090114959 A KR 20090114959A
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Abstract

본 발명은 데이터신호에 응답하여 구동제어신호를 생성하기 위한 전치구동수단과, 상기 구동제어신호에 응답하여 출력단을 구동하기 위한 메인구동수단, 및 상기 전치구동수단의 구동전류 경로 상에 삽입되며, 선택신호에 응답하여 상기 구동전류 경로를 다중화하기 위한 슬루레이트 조절수단 - 다중화되는 각 구동전류 경로는 서로 다른 전류 구동력을 가짐 - 을 구비하는 반도체 소자의 출력 드라이버를 제공한다.
Figure P1020080040862
출력 드라이버, 구동력, 다중화

Description

반도체 소자의 출력 드라이버{OUTPUT DRIVER OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 데이터가 외부클럭신호에 동기화되어 출력되는데 있어서 정확한 동작을 보장해 줄 수 있는 출력 드라이버(output driver)에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 소자는 외부클럭신호에 동기화된 내부클럭신호를 이용하여 데이터를 외부로 출력한다. 이때 데이터는 외부클럭신호의 라이징 에지(rising edge)와 폴링 에지(falling edge)에 동기화되어 출력되어야 한다. 그래서, 반도체 메모리 소자 내에는 내부클럭신호를 입력받아 데이터를 외부클럭신호에 대응되게 출력하기 위한 출력 드라이버가 설계되어 있다.
도 1은 일반적인 출력 드라이버를 설명하기 위한 회로도이다.
도 1을 참조하면, 출력 드라이버는 풀업 전치 구동부(110)와, 풀업 메탈 옵션부(120)와, 풀업 메인 구동부(130)와, 풀다운 전치 구동부(140)와, 풀다운 메탈 옵션부(150), 및 풀다운 메인 구동부(160)를 구비한다.
풀업 전치 구동부(110)는 풀업 데이터(DAT_PU)에 응답하여 풀업 구동제어신호(CTR_PU)를 생성하기 위한 것으로, 외부전압단(VDD)과 접지전압단(VSS) 사이에 직렬 연결되고 풀업 데이터(DAT_PU)를 게이트로 입력받는 PMOS 트랜지스터와 NMOS 트랜지스터를 구비한다.
풀업 메탈 옵션부(120)는 PVT(Process, Voltage, Temperature)에 따라 스큐(skew)가 발생할 수 있는 풀업 구동제어신호(CTR_PU)를 변경하여 원하는 신호로 생성하기 위한 것으로, 병렬 연결된 제1 저항(R1)과 제1 스위치(SW1)를 구비한다. 즉, 메탈 옵션 마스크(metal option mask)를 통해 풀업 구동제어신호(CTR_PU)의 스큐를 변경한다.
풀업 메인 구동부(130)는 풀업 메탈 옵션부(120)의 출력신호에 응답하여 출력단(DQ)에 풀 업(pull up) 동작을 수행하기 위한 것으로, 외부전압단(VDD)과 출력단(DQ) 사이에 소오스-드레인이 연결되고 풀업 메탈 옵션부(120)의 출력신호를 게이트로 입력받는 PMOS 트랜지스터를 구비한다.
풀다운 전치 구동부(140)는 풀다운 데이터(DAT_PD)에 응답하여 풀다운 구동제어신호(CTR_PD)를 생성하기 위한 것으로, 외부전압단(VDD)과 접지전압단(VSS) 사이에 직렬 연결되고 풀다운 데이터(DAT_PD)를 게이트로 입력받는 PMOS 트랜지스터와 NMOS 트랜지스터를 구비한다.
풀다운 메탈 옵션부(150)는 풀업 메탈 옵션부(120)와 유사하게 메탈 옵션 마스크를 통해 풀다운 구동제어신호(CTR_PD)의 스큐를 변경하여 원하는 신호로 생성 하기 위한 것으로, 병렬 연결된 제2 저항(R2)과 제2 스위치(SW2)를 구비한다.
풀다운 메인 구동부(160)는 풀다운 메탈 옵션부(150)의 출력신호에 응답하여 출력단(DQ)에 풀 다운(pull down) 동작을 수행하기 위한 것으로, 출력단(DQ)과 접지전압단(VSS) 사이에 소오스-드레인이 연결되고 풀다운 메탈 옵션부(150)의 출력신호를 게이트로 입력받는 NMOS 트랜지스터를 구비한다.
한편, 출력단(DQ)에서 출력되는 데이터를 보다 안정적으로 생성하기 위하여 풀업 메탈 옵션부(120)와 풀업 메인 구동부(130) 사이에 제3 저항(R3)을 구비하고, 풀다운 메탈 옵션부(150)와 풀다운 메인 구동부(160) 사이에 제4 저항(R4)을 구비한다.
여기서, 출력단(DQ)에 풀 업 구동을 수행하기 위한 풀업 전치 구동부(110)와, 풀업 메탈 옵션부(120)와, 제3 저항(R3), 및 풀업 메인 구동부(130)는 다수 구비되고, 출력단(DQ)에 풀 다운 구동을 수행하기 위한 풀다운 전치 구동부(140)와, 풀다운 메탈 옵션부(150)와, 제4 저항(R4), 및 풀다운 메인 구동부(160)도 다수 구비되어, 출력단(DQ)의 풀 업 및 풀 다운 구동력을 조절한다.
이하, 간단한 동작을 살펴보도록 한다.
우선, 풀업 데이터(DAT_PU)가 논리'하이(high)가 되면 풀업 구동제어신호(CTR_PU)는 논리'로우(low)'가 된다. 풀업 구동제어신호(CTR_PU)는 풀업 메탈 옵션부(120)의 메탈 옵션 마스크에 따라 스큐가 변경되며, 풀업 메탈 옵션부(120)의 출력신호는 풀업 메인 구동부(130)의 PMOS 트랜지스터를 턴 온(turn on)시킨다. 이에 따라 출력단(DQ)에는 풀 업 동작이 수행되고 논리'하이'의 데이터가 출력된다.
이어서, 풀다운 데이터(DAT_PD)가 논리'로우'가 되면 풀다운 구동제어신호(CTR_PD)는 논리'하이'가 된다. 풀다운 구동제어신호(CTR_PD)는 풀다운 메탈 옵션부(150)의 메탈 옵션 마스크에 따라 스큐가 변경되며, 풀다운 메탈 옵션부(150)의 출력신호는 풀다운 메인 구동부(160)의 NMOS 트랜지스터를 턴 온시킨다. 이에 따라 출력단(DQ)에는 풀 다운 동작이 수행되고 논리'로우'의 데이터가 출력된다.
전술한 바와 같이 일반적인 출력 드라이버는 메탈 옵션 마스크를 이용하여 풀업 구동제어신호(CTR_PU) 및 풀다운 구동제어신호(CTR_PD)의 스큐를 변경한다. 그래서, 다양한 스큐에 대응하여 풀업 구동제어신호(CTR_PU) 및 풀다운 구동제어신호(CTR_PD)를 변경하고자 하는 경우 더 많은 스위치가 구성되어야 한다. 하지만, 메탈 옵션 마스크에 사용되는 스위치는 비교적 큰 면적을 차지하고 있으며, 이를 무작정 늘려주기에는 칩(chip) 면적에 부담을 줄 수 있다. 결국, 스큐에 대응하여 변경할 수 있는 경우의 수는 제한되며, 이것은 원하는 풀업 구동제어신호(CTR_PU) 및 풀다운 구동제어신호(CTR_PD)를 다양하게 확보할 수 없음을 의미한다.
또한, 메탈 옵션 마스크 이후 풀업 메탈 옵션부(120)와 풀다운 메탈 옵션부(150)는 일정한 저항값을 가지게 된다. 그래서 메탈 옵션 마스크 이후 예상치 않게 풀업 구동제어신호(CTR_PU) 및 풀다운 구동제어신호(CTR_PD)에 스큐가 발생하는 경우 원하는 풀업 구동제어신호(CTR_PU) 및 풀다운 구동제어신호(CTR_PD)를 확보할 수 없게 된다.
위와 같이 원하는 풀업 구동제어신호(CTR_PU) 및 풀다운 구동제어신호(CTR_PD)를 확보할 수 없는 경우 데이터가 외부클럭신호에 동기화되어 출력되지 못하는 문제점이 발생한다. 즉, 데이터는 외부클럭신호의 라이징 에지와 폴링 에지에 동기화되어 출력되어야 하고, 외부클럭신호는 일반적으로 50:50의 듀티 비(duty rate)를 가지고 반도체 메모리 소자에 인가된다. 때문에, 각각의 데이터는 외부클럭신호의 듀티 비에 맞게 출력되어야 한다. 하지만, 원하는 풀업 구동제어신호(CTR_PU) 및 풀다운 구동제어신호(CTR_PD)를 확보하지 못하게 되면 데이터를 외부클럭신호의 듀티 비에 맞게 출력할 수 없다. 즉, 반도체 메모리 소자의 신뢰성 및 정확성을 낮추는 결과를 초래하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 최소한의 면적으로 안정적인 데이터 출력 동작이 가능한 출력 드라이버를 제공하는데 그 목적이 있다.
또한, 전치 구동부의 구동력을 조절하여 원하는 구동제어신호를 확보할 수 있는 출력 드라이버를 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 소자의 출력 드라이버는 데이터신호에 응답하여 구동제어신호를 생성하기 위한 전치구동수단; 상기 구동제어신호에 응답하여 출력단을 구동하기 위한 메인구동수단; 및 상기 전치구동수단의 구동전류 경로 상에 삽입되며, 선택신호에 응답하여 상기 구동전류 경로를 다중화하기 위한 슬루레이트 조절수단 - 다중화되는 각 구동전류 경로는 서로 다른 전류 구동력을 가짐 - 을 구비할 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 소자의 출력 드라이버는 데이터신호에 응답하여 풀업 및 풀다운 구동제어신호를 생성하기 위한 풀업 및 풀다운 전치구동수단; 상기 풀업 및 풀다운 구동제어신호에 응답하여 출력단을 구동하기 위한 메인구동수단; 상기 풀업 전치구동수단의 구동전류 경로 상에 삽입되며, 풀업 선택신호에 응답하여 상기 풀업 전치구동수단의 구동전류 경 로를 다중화하기 위한 풀업 슬루레이트 조절수단; 및 상기 풀다운 전치구동수단의 구동전류 경로 상에 삽입되며, 풀다운 선택신호에 응답하여 상기 풀다운 전치구동수단의 구동전류 경로를 다중화하기 위한 풀다운 슬루레이트 조절수단을 구비할 수 있다.
본 발명은 전치 구동부의 구동전류 경로를 다중화하고, 다중화된 구동전류 경로를 통해 다양한 구동제어신호를 생성하기 위한 최적의 전류 구동력을 확보할 수 있다. 다시 말하면, 전치 구동부는 최적의 전류 구동력을 통해 슬루 레이트(slew rate)가 조절된 원하는 풀업 및 풀다운 구동제어신호를 생성할 수 있다. 때문에 풀업 구동제어신호와 풀다운 구동제어신호에 대응하여 출력되는 데이터는 외부클럭신호의 듀티 비에 맞게 출력되는 것이 가능하다.
본 발명은 칩 레이아웃(layout)의 부담없이 출력 드라이버의 동작 특성을 개선함으로써, 반도체 메모리 소자의 신뢰성 및 정확성을 높여줄 수 있는 효과를 얻을 수 있다.
또한, 본 발명은 전치 구동부의 구동력을 최적화할 수 있어서 지터(jitter), 전압 바운싱(voltage bouncing), PVT 변화에 기인하는 신호 왜곡을 억제할 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 출력 드라이버를 설명하기 위한 회로도이다.
도 2를 참조하면, 출력 드라이버는 전치 구동부(210, 220, 240, 250)와, 슬루레이트 조절부(230, 260), 및 메인 구동부(270)를 구비할 수 있다.
전치 구동부(210, 220, 240, 250)는 해당하는 데이터신호에 응답하여 구동제어신호를 생성하기 위한 것으로, 풀업 전치 구동부(210, 220)와, 풀다운 전치 구동부(240, 250)를 구비할 수 있다. 참고로, 데이터신호는 내부 클럭신호에 동기화된 풀업 데이터(DAT_PU)와 풀다운 데이터(DAT_PD)를 포함할 수 있으며, 풀업 데이터(DAT_PU)가 논리'하이'가 되면 풀업 구동제어신호가(CTR_PU)가 활성화되어 출력단(DQ)을 풀 업 구동하고 풀다운 데이터(DAT_PD)가 논리'로우'가 되면 풀다운 구동제어신호(CTR_PD)가 활성화되어 출력단(DQ)을 풀 다운 구동한다.
이어서, 슬루레이트 조절부(230, 260)는 각 전치 구동부의 구동전류 경로 상에 삽입되며, 해당하는 선택신호에 응답하여 구동전류 경로를 다중화하기 위한 것으로, 풀업 슬루레이트 조절부(230)와, 풀다운 슬루레이트 조절부(260)를 구비할 수 있다.
우선, 풀업 전치 구동부(210, 220)는 풀업 데이터(DAT_PU)에 응답하여 풀업 구동제어신호(CTR_PU)를 생성하기 위한 것으로, 외부전압단(VDD)과 풀업 슬루레이트 조절부(230) 사이에 소오스-드레인이 연결되고 풀업 데이터(DAT_PU)를 게이트로 입력받는 제1 PMOS 트랜지스터(PM1)와, 풀업 슬루레이트 조절부(230)와 접지전압단(VSS) 사이에 소오스-드레인 연결되고 풀업 데이터(DAT_PU)를 게이트로 입력받는 제1 NMOS 트랜지스터(NM1)을 구비할 수 있다.
풀업 슬루레이트 조절부(230)는 풀업 전치 구동부(210, 220)의 구동전류 경로 상에 삽입되며, 제1 내지 제4 풀업 선택신호(SEL_MPU, /SEL_MPU, SEL_SPU, /SEL_SPU)에 응답하여 풀업 전치 구동부(210, 220)의 구동전류 경로를 다중화하기 위한 것으로, 제1 풀업 구동전류 경로(232)와, 제2 풀업 구동전류 경로(234)를 구비할 수 있다.
여기서, 제1 풀업 구동전류 경로(232)는 제1 PMOS 트랜지스터(PM1)와 제2 NMOS 트랜지스터(NM2) 사이에 소오스-드레인이 연결되고 제1 풀업 선택신호(SEL_MPU)를 게이트로 입력받는 제2 PMOS 트랜지스터(PM2)와, 제2 PMOS 트랜지스터(PM2)와 제1 NMOS 트랜지스터(NM1) 사이에 소오스-드레인이 연결되고 제2 풀업 선택신호(/SEL_MPU)를 게이트로 입력받는 제2 NMOS 트랜지스터(NM2)를 구비할 수 있다. 이어서, 제2 풀업 구동전류 경로(234)는 제1 PMOS 트랜지스터(PM1)와 제3 NMOS 트랜지스터(NM3) 사이에 소오스-드레인이 연결되고 제3 풀업 선택신호(SEL_SPU)를 게이트로 입력받는 제3 PMOS 트랜지스터(PM3)와, 제3 PMOS 트랜지스터(PM3)와 제1 NMOS 트랜지스터(NM1) 사이에 소오스-드레인이 연결되고 제4 풀업 선택신호(/SEL_SPU)를 게이트로 입력받는 제3 NMOS 트랜지스터(NM3)를 구비할 수 있다. 제1 및 제4 풀업 선택신호(SEL_MPU, /SEL_MPU, SEL_SPU, /SEL_SPU)는 도 3의 선택신호 생성부에서 생성될 수 있으며, 이에 대한 설명은 도 3을 통해 하기로 한다.
풀다운 전치 구동부(240, 250)는 풀다운 데이터(DAT_PD)에 응답하여 풀다운 구동제어신호(CTR_PD)를 생성하기 위한 것으로, 외부전압단(VDD)과 풀다운 슬루레이트 조절부(260) 사이에 소오스-드레인이 연결되고 풀다운 데이터(DAT_PD)를 게이트로 입력받는 제4 PMOS 트랜지스터(PM4)와, 풀다운 슬루레이트 조절부(260)와 접지전압단(VSS) 사이에 소오스-드레인 연결되고 풀다운 데이터(DAT_PD)를 게이트로 입력받는 제4 NMOS 트랜지스터(NM4)을 구비할 수 있다.
풀다운 슬루레이트 조절부(260)는 풀다운 전치 구동부(240, 250)의 구동전류 경로 상에 삽입되며, 제1 내지 제4 풀다운 선택신호(SEL_MPD, /SEL_MPD, SEL_SPD, /SEL_SPD)에 응답하여 풀다운 전치 구동부(240, 250)의 구동전류 경로를 다중화하기 위한 것으로, 제1 풀다운 구동전류 경로(262)와, 제2 풀다운 구동전류 경로(264)를 구비할 수 있다.
여기서, 제1 풀다운 구동전류 경로(262)는 제4 PMOS 트랜지스터(PM4)와 제5 NMOS 트랜지스터(NM5) 사이에 소오스-드레인이 연결되고 제1 풀다운 선택신호(SEL_MPD)를 게이트로 입력받는 제5 PMOS 트랜지스터(PM5)와, 제5 PMOS 트랜지스터(PM5)와 제4 NMOS 트랜지스터(NM4) 사이에 소오스-드레인이 연결되고 제2 풀다운 선택신호(/SEL_MPD)를 게이트로 입력받는 제5 NMOS 트랜지스터(NM5)를 구비할 수 있다. 이어서, 제2 풀다운 구동전류 경로(264)는 제4 PMOS 트랜지스터(PM4)와 제6 NMOS 트랜지스터(NM6) 사이에 소오스-드레인이 연결되고 제3 풀다운 선택신호(SEL_SPD)를 게이트로 입력받는 제6 PMOS 트랜지스터(PM6)와, 제6 PMOS 트랜지스 터(PM6)와 제4 NMOS 트랜지스터(NM4) 사이에 소오스-드레인이 연결되고 제4 풀다운 선택신호(/SEL_SPD)를 게이트로 입력받는 제6 NMOS 트랜지스터(NM6)를 구비할 수 있다.
메인 구동부(270)는 풀업 및 풀다운 구동제어신호(CTR_PU, CTR_PD)에 응답하여 출력단(DQ)에 풀 업 및 풀 다운 동작을 수행하기 위한 것으로, 풀업 메인 구동부(272)와 풀다운 메인 구동부(274)를 구비할 수 있다.
풀업 메인 구동부(272)는 외부전압단(VDD)과 출력단(DQ) 사이에 소오스-드레인이 연결되고 풀업 구동제어신호(CTR_PU)를 게이트로 입력받는 제7 PMOS 트랜지스터(PM7)를 구비할 수 있고, 풀다운 메인 구동부(274)는 출력단(DQ)과 접지전압단(VSS) 사이에 소오스-드레인이 연결되고 풀다운 구동제어신호(CTR_PD)를 게이트로 입력받는 제7 NMOS 트랜지스터(NM7)를 구비할 수 있다.
한편, 출력단(DQ)에서 출력되는 데이터를 보다 안정적으로 생성하기 위하여 풀업 슬루레이트 조절부(230)와 풀업 메인 구동부(272) 사이에 제1 저항(R1)을 구비할 수 있고, 풀다운 슬루레이트 조절부(260)와 풀다운 메인 구동부(274) 사이에 제2 저항(R2)을 구비할 수 있다.
본 발명에 따른 반도체 소자의 출력 드라이버는 풀업 및 풀다운 전치구동부(210, 220, 240, 250) 각각의 구동전류 경로 상에 풀업 및 풀다운 슬루레이트 조절부(230, 260)를 구비할 수 있다. 풀업 및 풀다운 슬루레이트 조절부(230, 260)는 해당하는 선택신호에 응답하여 다중화되는 다수의 구동전류 경로를 구비하며, 활성화되는 구동전류 경로에 따라 다양한 전류 구동력을 확보할 수 있다. 이렇게 확보된 다양한 전류 구동력은 각 구동제어신호의 원하는 슬루 레이트를 결정할 수 있다.
도 3은 도 2의 제1 내지 제4 풀업 선택신호(SEL_MPU, /SEL_MPU, SEL_SPU, /SEL_SPU)를 생성하는 선택신호 생성부를 설명하기 위한 회로도이다. 도 3에서는 설명의 편의를 위해 제1 내지 제4 선택신호(SEL_MPU, /SEL_MPU, SEL_SPU, /SEL_SPU)에 관련된 회로를 도시하였으며, 제1 내지 제4 풀다운 선택신호(SEL_MPD, /SEL_MPD, SEL_SPD, /SEL_SPD)에 관련된 회로는 본 발명에 속하는 기술분야에서 종사하는 자에게 자명하므로, 구체적인 설명은 생략하기로 한다.
도 3을 참조하면 선택신호 생성부는 제1 및 제2 테스트신호(TM1, TM2)에 응답하여 제1 내지 제4 선택신호(SEL_MPU, /SEL_MPU, SEL_SPU, /SEL_SPU)를 생성하기 위한 것으로, 다수의 논리 게이트 - 낸드 게이트(NAND gate)와 인버터(inverter) - 를 구비할 수 있다. 여기서, 제1 및 제2 테스트신호(TM1, TM2)는 모드 레지스터 셋(mode register set)에서 제공되는 신호이거나 외부에서 제공되는 외부 테스트신호일 수 있으며, 그 개수와 논리레벨은 설계에 따라 달라질 수 있다.
본 발명에서 제1 내지 제4 풀업 선택신호(SEL_MPU, /SEL_MPU, SEL_SPU, /SEL_SPU)를 생성하기 위하여 제1 및 제2 테스트신호(TM1, TM2)를 이용하였으며, 제1 및 제2 테스트신호(TM1, TM2)와 제1 내지 제4 풀업 선택신호(SEL_MPU, /SEL_MPU, SEL_SPU, /SEL_SPU)의 논리표는 아래 [표 1]과 같다.
TM1 TM2 SEL_MPU SEM_SPU
0 0 0 1
0 1 0 0
1 0 1 0
1 1 0 1
다시 도 2와 [표 1]을 참조하면, 제1 및 제2 테스트신호가 모두 논리'로우(low)'이거나 모두 논리'하이(high)'가 되면, 제1 풀업 선택신호(SEL_MPU)는 논리'로우'가 되고 제2 풀업 선택신호(/SEL_MPU)는 논리'하이'가 되고 제3 풀업 선택신호(SEL_SPU)는 논리'하이'가 되며 제4 풀업 선택신호(/SEL_SPU)는 논리'로우'가 된다. 그래서 제2 PMOS 트랜지스터(PM2)와 제2 NMOS 트랜지스터(NM2)는 턴 온(turn on)되고, 제3 PMOS 트랜지스터(PM3)와 제3 NMOS 트랜지스터(NM3)는 턴 오프(turn off)된다. 결국, 풀업 구동제어신호(CTR_PU)는 제1 풀업 구동전류 경로(232)에 따른 전류 구동력에 의하여 슬루 레이트가 변하게 된다. 즉, 제1 PMOS 트랜지스터(PM1)와 제1 NMOS 트랜지스터(NM1)에 의한 영향을 고려하지 않는다면, 풀업 구동제어신호(CTR_PU)는 제1 풀업 구동전류 경로(232)의 제2 PMOS 트랜지스터(PM2)와 제2 NMOS 트랜지스터(NM2)의 턴 온 저항 값에 대응하는 전류 구동력으로 생성된다.
한편, 제1 테스트신호(TM1)가 논리'하이'이고 제2 테스트신호(TM2)가 논리'로우'가 되면, 제1 풀업 선택신호(SEL_MPU)는 논리'하이'가 되고 제2 풀업 선택신호(/SEL_MPU)는 논리'로우'가 되고 제3 풀업 선택신호(SEL_SPU)는 논리'로우'가 되고 제4 풀업 선택신호(/SEL_SPU)는 논리'하이'가 된다. 그래서, 제2 풀업 구동전류 경로(234)의 제3 PMOS 트랜지스터(PM3)와 제3 NMOS 트랜지스터(NM3)가 턴 온된다. 결국, 풀업 구동제어신호(CTR_PU)는 제2 풀업 구동전류 경로(234)에 따른 전류 구동력에 의하여 슬루 레이트가 변하게 된다.
마지막으로, 제1 테스트신호(TM1)가 논리'로우'이고 제2 테스트신호(TM2)가 논리'하이'가 되면, 제1 및 제2 풀업 구동전류 경로(232, 234)가 활성화된다. 결국, 풀업 구동제어신호(CTR_PU)는 제1 및 제2 풀업 구동전류 경로(232, 234)에 따른 전류 구동력에 의하여 슬루 레이트가 변하게 된다.
여기서, 제1 풀업 구동전류 경로(232)와 제2 풀업 구동전류 경로(234)의 턴 온 저항 값은 서로 다르게 설계하는 것이 바람직하다. 즉, 제1 및 제2 풀업 구동전류 경로(232, 234)로 다중화된 풀업 슬루레이트 조절부(230)는 제1 및 제2 풀업 구동전류 경로(232, 234)에 따라 서로 다른 전류 구동력을 가지는 것이 바람직하다. 이것에 관한 설명은 도 4에서 다시 하기로 한다.
다시, 도 2와 도 3 및 표 1을 참조하여 간단한 동작을 살펴보도록 한다.
우선, 풀업 데이터(DAT_PU)가 논리'하이가 되면 풀업 구동제어신호(CTR_PU)는 논리'로우'가 된다. 이때, 풀업 슬루레이트 조절부(230)는 제1 내지 제4 풀업 선택신호(SEL_MPU, /SEL_MPU, SEL_SPU, /SEL_SPU)에 따라 구동력이 결정되고, 풀업 구동제어신호(CTR_PU)는 이 구동력에 따라 슬루 레이트가 결정된다. 즉, 스큐를 변경하는 것이 가능하다. 스큐가 변경된 풀업 구동제어신호(CTR_PU)는 풀업 메인 구동부(272)의 제7 PMOS 트랜지스터(PM7)를 턴 온시키고, 출력단(DQ)에는 풀 업 동작이 수행되어 논리'하이'의 데이터가 출력된다.
이어서, 풀다운 데이터(DAT_PD)가 논리'로우'가 되면 풀다운 구동제어신호(CTR_PD)는 논리'하이'가 된다. 이때, 풀다운 슬루레이트 조절부(260)는 제1 내지 제4 풀다운 선택신호(SEL_MPD, /DEL_MPD, SEL_SPD, /SEL_SPD)에 따라 구동력이 결정되고, 풀다운 구동제어신호(CTR_PD)는 이 구동력에 따라 슬루 레이트가 결정된다. 즉, 스큐를 변경하는 것이 가능하다. 스큐가 변경된 풀다운 구동제어신호(CTR_PD)는 풀다운 메인 구동부(274)의 제7 NMOS 트랜지스터(NM7)를 턴 온시키고, 출력단(DQ)에는 풀 다운 동작이 수행되어 논리'로우'의 데이터가 출력된다.
도 4는 본 발명에 따른 출력 드라이버의 스큐 조절 결과를 설명하기 위한 시뮬레이션으로, 설명의 편의를 위하여 제2 풀업 구동전류 경로(234)의 턴 온 저항 값이 제1 풀업 구동전류 경로(232)의 턴 온 저항 값보다 크다고 가정하기로 한다.
㉠은 제2 풀업 구동전류 경로(234)가 활성화되는 경우의 풀업 구동제어신호(CTR_UP) 시뮬레이션 결과이고, ㉡은 제1 풀업 구동전류 경로(232)가 활성화되는 경우의 풀업 구동제어신호(CTR_UP) 시뮬레이션 결과이며, ㉢은 제1 및 제2 풀업 구동전류 경로(232, 234)가 모두 활성화되는 경우의 풀업 구동제어신호(CTR_UP) 시뮬레이션 결과이다. 도 4에서 알 수 있듯이, 풀업 구동제어신호(CTR_UP)의 슬루 레이트를 조절하는 것이 가능하다. 이것은 다중화되는 제1 및 제2 풀업 구동전류 경로(232, 234)가 서로 다른 전류 구동력을 가지기 때문이다.
전술한 바와 같이, 본 발명에 따른 출력 드라이버는 해당하는 선택신호에 응답하여 전치 구동부의 구동전류 경로를 다중화할 수 있다. 이때, 다중화되는 각 구동전류 경로는 서로 다른 전류 구동력을 가지고 있기 때문에 구동제어신호의 스큐를 다양하게 변경할 수 있다. 또한, 기존에 메탈 옵션 마스크 사용되는 스위치를 사용하는 경우 비교적 큰 면적을 차지하며, 메탈 옵션 마스크에 따른 시간 및 비용을 부담해야 했지만, 본 발명은 모드 레지스터 셋에서 제공되는 신호 또는 외부 테스트신호를 이용하여 구동제어신호의 스큐를 조절하는 것이 가능하다. 또한, 전치 구동부의 구동력을 최적화할 수 있어서 지터(jitter), 전압 바운싱(voltage bouncing), PVT 변화에 기인하는 신호 왜곡을 억제할 수 있다.
이어서, 제1 내지 제4 풀업 선택신호(SEL_MPU, /SEL_MPU, SEL_SPU, /SEL_SPU)와 제1 내지 제4 선택신호(SEL_MPU, /SEL_MPU, SEL_SPU, /SEL_SPU)를 각각 대응하여 사용하는 것도 가능할 수 있다. 그리고, 제1 내지 제4 풀업 선택신호(SEL_MPU, /SEL_MPU, SEL_SPU, /SEL_SPU)와 제1 내지 제4 선택신호(SEL_MPU, /SEL_MPU, SEL_SPU, /SEL_SPU)를 이용하여 풀업 구동제어신호(CTR_PU)와 풀다운 구동제어신호(CTR_PD)의 스큐를 각각 조절할 수 있다는 것은, 데이터가 외부클럭신호에 동기화되어 출력된다는 것을 의미하며, 이는 반도체 메모리 소자의 신뢰성 및 정확성을 높여줄 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 풀업 슬루레이트 조절부(230)와 풀다운 슬루레이트 조절부(260)에는 2개의 전류 경로를 가지는 4개의 트랜지스터를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 2개 이상의 전류 경로를 가지는 경우에도 적용된다. 뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 일반적인 출력 드라이버를 설명하기 위한 회로도.
도 2는 본 발명에 따른 출력 드라이버를 설명하기 위한 회로도.
도 3은 도 2의 제1 내지 제4 풀업 선택신호(SEL_MPU, /SEL_MPU, SEL_SPU, /SEL_SPU)를 생성하는 선택신호 생성부를 설명하기 위한 회로도.
도 4는 본 발명에 따른 출력 드라이버의 스큐 조절 결과를 설명하기 위한 시뮬레이션.
* 도면의 주요 부분에 대한 부호의 설명
210, 220 : 풀업 전치구동부 230 : 풀업 슬루레이트 조절부
240, 250 : 풀다운 전치구동부 260 : 풀다은 슬루레이트 조절부
270 : 메인 구동부

Claims (11)

  1. 데이터신호에 응답하여 구동제어신호를 생성하기 위한 전치구동수단;
    상기 구동제어신호에 응답하여 출력단을 구동하기 위한 메인구동수단; 및
    상기 전치구동수단의 구동전류 경로 상에 삽입되며, 선택신호에 응답하여 상기 구동전류 경로를 다중화하기 위한 슬루레이트 조절수단 - 다중화되는 각 구동전류 경로는 서로 다른 전류 구동력을 가짐 -
    을 구비하는 반도체 소자의 출력 드라이버.
  2. 제1항에 있어서,
    모드 레지스터 셋(mode register set)에서 제공되는 신호 또는 외부 테스트신호에 응답하여 상기 선택신호를 생성하는 선택신호 생성수단을 더 구비하는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
  3. 제1항에 있어서,
    상기 슬루레이트 조절수단은,
    상기 선택신호에 응답하여 활성화되는 다수의 구동전류 경로를 구비하는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
  4. 제1항에 있어서,
    상기 구동제어신호는 활성화된 구동전류 경로에 대응하는 구동력을 통해 생성되는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
  5. 데이터신호에 응답하여 풀업 및 풀다운 구동제어신호를 생성하기 위한 풀업 및 풀다운 전치구동수단;
    상기 풀업 및 풀다운 구동제어신호에 응답하여 출력단을 구동하기 위한 메인구동수단;
    상기 풀업 전치구동수단의 구동전류 경로 상에 삽입되며, 풀업 선택신호에 응답하여 상기 풀업 전치구동수단의 구동전류 경로를 다중화하기 위한 풀업 슬루레이트 조절수단; 및
    상기 풀다운 전치구동수단의 구동전류 경로 상에 삽입되며, 풀다운 선택신호에 응답하여 상기 풀다운 전치구동수단의 구동전류 경로를 다중화하기 위한 풀다운 슬루레이트 조절수단
    을 구비하는 반도체 소자의 출력 드라이버.
  6. 제5항에 있어서,
    모드 레지스터 셋(mode register set)에서 제공되는 신호 또는 외부 테스트신호에 응답하여 상기 선택신호를 생성하는 선택신호 생성수단을 더 구비하는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
  7. 제5항에 있어서,
    상기 풀업 슬루레이트 조절수단은,
    상기 풀업 선택신호에 응답하여 활성화되는 다수의 풀업 구동전류 경로를 구비하는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
  8. 제7항에 있어서,
    상기 다수의 풀업 구동전류 경로 중 다중화되는 각 풀업 구동전류 경로는 서로 다른 전류 구동력을 가지는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
  9. 제5항에 있어서,
    상기 풀다운 슬루레이트 조절수단은,
    상기 풀업 선택신호에 응답하여 활성화되는 다수의 풀다운 구동전류 경로를 구비하는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
  10. 제9항에 있어서,
    상기 다수의 풀다운 구동전류 경로 중 다중화되는 각 풀다운 구동전류 경로는 서로 다른 전류 구동력을 가지는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
  11. 제5항에 있어서,
    상기 메인구동수단은,
    상기 풀업 구동제어신호에 응답하여 상기 출력단을 풀 업 구동하기 위한 풀업구동부와,
    상기 풀다운 구동제어신호에 응답하여 상기 출력단을 풀 다운 구동하기 위한 풀다운구동부를 구비하는 것을 특징으로 하는 출력 드라이버.
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KR20150103422A (ko) * 2014-03-03 2015-09-11 에스케이하이닉스 주식회사 반도체 장치의 데이터 출력 회로
CN110660431A (zh) * 2018-06-29 2020-01-07 瑞昱半导体股份有限公司 第四代双倍数据率内存的输入输出驱动器

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