KR101206099B1 - 전압 모드 드라이버, 전압 모드 드라이버를 이용한 비교 회로 및 그 동작 방법 - Google Patents
전압 모드 드라이버, 전압 모드 드라이버를 이용한 비교 회로 및 그 동작 방법 Download PDFInfo
- Publication number
- KR101206099B1 KR101206099B1 KR1020100137643A KR20100137643A KR101206099B1 KR 101206099 B1 KR101206099 B1 KR 101206099B1 KR 1020100137643 A KR1020100137643 A KR 1020100137643A KR 20100137643 A KR20100137643 A KR 20100137643A KR 101206099 B1 KR101206099 B1 KR 101206099B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- impedance
- unit circuits
- mode driver
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000011017 operating method Methods 0.000 title description 2
- 238000000034 method Methods 0.000 claims description 19
- 230000003111 delayed effect Effects 0.000 claims description 11
- 230000005540 biological transmission Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 1
- RGNPBRKPHBKNKX-UHFFFAOYSA-N hexaflumuron Chemical compound C1=C(Cl)C(OC(F)(F)C(F)F)=C(Cl)C=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F RGNPBRKPHBKNKX-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0278—Arrangements for impedance matching
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Abstract
Description
도 2는 본 발명의 일 실시예에 따른 전압 모드 드라이버의 구조를 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 전압 모드 드라이버를 이용한 비교 회로를 구성한 것을 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 전압 모드 드라이버를 이용한 비교 회로의 전체 구조를 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 전압 모드 드라이버의 동작 방법을 나타낸 플로우 차트이다.
도 6은 본 발명의 일 실시예에 따른 전압 모드 드라이버를 이용한 비교 회로의 동작 방법을 나타낸 플로우 차트이다.
310: 제1 전압 모드 드라이버
320: 제2 전압 모드 드라이버
330: 비교기
340: 제어부
Claims (19)
- 전압의 크기를 조절할 수 있는 복수의 저항들 및 복수의 스위치 트랜지스터들을 포함하는 복수의 단위 회로들을 병렬로 배치하여 임피던스를 조절하고, 상기 복수의 단위 회로들 각각에 포함된 레그(leg)들을 이용하여 디-엠퍼시스(de-emphasis) 회로의 전압 크기를 조절하며,
상기 병렬로 배치하는 복수의 단위 회로들의 개수에 기초하여 상기 임피던스의 정밀도 또는 상기 임피던스의 범위를 조절하는 전압 모드 드라이버. - 삭제
- 제1항에 있어서,
상기 복수의 단위 회로들 각각은 서로 바이너리 웨이트(binary weight)를 포함하는 가중치를 가지는 전압 모드 드라이버. - 제1항에 있어서,
상기 복수의 단위 회로들 중 선택되지 않은 단위 회로는 하이-임피던스(High-Z) 상태로 유지하고, 선택된 단위 회로는 동일한 신호를 수신하여 상기 임피던스를 조절하는 전압 모드 드라이버. - 제1항에 있어서,
상기 복수의 단위 회로들 각각에 포함된 레그들 중 제1 신호를 수신하는 레그의 수와 제2 신호- 상기 제2 신호는 상기 제1 신호로부터 미리 설정된 시간만큼 지연되고 반전된 신호임-를 수신하는 레그의 수를 조절하여 상기 디-엠퍼시스(de-emphasis) 회로의 전압 크기를 조절하는 전압 모드 드라이버. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 전압 크기를 조절할 수 있는 복수의 저항들 및 복수의 스위치 트랜지스터들을 포함하는 복수의 단위 회로들을 병렬로 배치하여, 상기 복수의 단위 회로들의 개수에 기초하여 임피던스의 정밀도 또는 상기 임피던스의 범위를 조절하는 단계; 및
상기 복수의 단위 회로들 각각에 포함된 레그(leg)들을 이용하여 디-엠퍼시스(de-emphasis) 회로의 전압 크기를 조절하는 단계
를 포함하는 전압 모드 드라이버의 동작 방법. - 삭제
- 제11항에 있어서,
상기 복수의 단위 회로들 중 선택되지 않은 단위 회로는 하이-임피던스(High-Z) 상태로 유지하고, 선택된 단위 회로는 동일한 신호를 수신하는 단계
를 더 포함하는 전압 모드 드라이버의 동작 방법. - 제11항에 있어서,
상기 복수의 단위 회로들 각각에 포함된 레그들 중 제1 신호를 수신하는 레그의 수와 제2 신호를 수신하는 레그의 수를 조절하여 상기 디-엠퍼시스(de-emphasis) 회로의 전압 크기를 조절하는 단계
를 더 포함하고,
상기 제2 신호는
상기 제1 신호로부터 미리 설정된 시간만큼 지연되고 반전된 신호인 전압 모드 드라이버의 동작 방법. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020100137643A KR101206099B1 (ko) | 2010-12-29 | 2010-12-29 | 전압 모드 드라이버, 전압 모드 드라이버를 이용한 비교 회로 및 그 동작 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020100137643A KR101206099B1 (ko) | 2010-12-29 | 2010-12-29 | 전압 모드 드라이버, 전압 모드 드라이버를 이용한 비교 회로 및 그 동작 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20120076400A KR20120076400A (ko) | 2012-07-09 |
KR101206099B1 true KR101206099B1 (ko) | 2012-11-28 |
Family
ID=46710045
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020100137643A Expired - Fee Related KR101206099B1 (ko) | 2010-12-29 | 2010-12-29 | 전압 모드 드라이버, 전압 모드 드라이버를 이용한 비교 회로 및 그 동작 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101206099B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101959825B1 (ko) | 2017-10-17 | 2019-03-19 | 금오공과대학교 산학협력단 | 3레벨 전압모드 송신기 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8451031B2 (en) * | 2010-11-11 | 2013-05-28 | Advanced Micro Devices, Inc. | Adjustable finite impulse response transmitter |
US10554450B2 (en) * | 2018-03-14 | 2020-02-04 | Samsung Display Co., Ltd. | High resolution voltage-mode driver |
KR102568428B1 (ko) * | 2022-04-01 | 2023-08-18 | 한양대학교 산학협력단 | 피드 포워드 등화기를 포함하는 송신기 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007213786A (ja) | 2006-02-07 | 2007-08-23 | Hynix Semiconductor Inc | 半導体メモリ装置のドライバ制御回路及び方法 |
US20090072859A1 (en) * | 2006-09-29 | 2009-03-19 | Mediatek Inc. | High speed io buffer |
US20090168854A1 (en) | 2007-12-28 | 2009-07-02 | Advanced Micro Devices | De-Emphasis Circuit for a Voltage Mode Driver Used to Communicate Via a Differential Communication Link |
-
2010
- 2010-12-29 KR KR1020100137643A patent/KR101206099B1/ko not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007213786A (ja) | 2006-02-07 | 2007-08-23 | Hynix Semiconductor Inc | 半導体メモリ装置のドライバ制御回路及び方法 |
US20090072859A1 (en) * | 2006-09-29 | 2009-03-19 | Mediatek Inc. | High speed io buffer |
US20090168854A1 (en) | 2007-12-28 | 2009-07-02 | Advanced Micro Devices | De-Emphasis Circuit for a Voltage Mode Driver Used to Communicate Via a Differential Communication Link |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101959825B1 (ko) | 2017-10-17 | 2019-03-19 | 금오공과대학교 산학협력단 | 3레벨 전압모드 송신기 |
Also Published As
Publication number | Publication date |
---|---|
KR20120076400A (ko) | 2012-07-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7420387B2 (en) | Semiconductor device capable of controlling OCD and ODT circuits and control method used by the semiconductor device | |
JP6295486B2 (ja) | I/oドライバ送信振幅制御 | |
US6321282B1 (en) | Apparatus and method for topography dependent signaling | |
US20140266320A1 (en) | Transmitter with voltage and current mode drivers | |
US20140286388A1 (en) | Configurable Multi-Dimensional Driver and Receiver | |
US10587256B2 (en) | Operation method of signal receiver, pulse width controller, and electronic device including the same | |
KR101206099B1 (ko) | 전압 모드 드라이버, 전압 모드 드라이버를 이용한 비교 회로 및 그 동작 방법 | |
US20130257491A1 (en) | Driver with resistance calibration capability | |
JP2011142382A (ja) | プリエンファシス機能を含む出力回路と半導体装置 | |
KR20170025883A (ko) | 버퍼 회로, 이를 이용하는 리시버 및 시스템 | |
US8144726B2 (en) | Structure for out of band signaling enhancement for high speed serial driver | |
US8890613B2 (en) | Signal amplification circuit | |
KR102522006B1 (ko) | 입/출력단 특성 조정 회로 및 이를 포함하는 반도체 장치 | |
JP7204383B2 (ja) | インタフェース回路及びインタフェース装置 | |
US20150280712A1 (en) | Data output circuit of semiconductor apparatus | |
US9356581B2 (en) | Data output circuit of a semiconductor apparatus | |
US9009366B2 (en) | Method and apparatus for minimizing within-die variations in performance parameters of a processor | |
US20230396243A1 (en) | High performance pulse-amplitude modulation (pam)/non-return-to-zero (nrz) transmitter driver for high-speed wireline links | |
KR102126384B1 (ko) | 반도체 장치의 데이터 출력 회로 | |
US10128844B2 (en) | Semiconductor apparatus and reduced current and power consumption | |
KR20160105085A (ko) | 고속 통신을 위한 버퍼 회로를 포함하는 인터페이스 회로, 이를 포함하는 반도체 장치 및 시스템 | |
KR20150086701A (ko) | 캘리브레이션 회로 및 이를 포함한 반도체 장치 | |
US9471518B2 (en) | Multi-modal memory interface | |
US8248103B2 (en) | Output circuit of semiconductor device | |
KR102636148B1 (ko) | 신호 수신기의 동작 방법, 펄스 폭 제어기, 및 그것들을 포함하는 전자 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20101229 |
|
PA0201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20120503 Patent event code: PE09021S01D |
|
PG1501 | Laying open of application | ||
E701 | Decision to grant or registration of patent right | ||
PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20121120 |
|
GRNT | Written decision to grant | ||
PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20121122 Patent event code: PR07011E01D |
|
PR1002 | Payment of registration fee |
Payment date: 20121122 End annual number: 3 Start annual number: 1 |
|
PG1601 | Publication of registration | ||
FPAY | Annual fee payment |
Payment date: 20151012 Year of fee payment: 4 |
|
PR1001 | Payment of annual fee |
Payment date: 20151012 Start annual number: 4 End annual number: 4 |
|
FPAY | Annual fee payment |
Payment date: 20161004 Year of fee payment: 5 |
|
PR1001 | Payment of annual fee |
Payment date: 20161004 Start annual number: 5 End annual number: 5 |
|
LAPS | Lapse due to unpaid annual fee | ||
PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20180903 |