JP3899098B2 - デュアル・エッジ・プログラマブル遅延ユニット - Google Patents

デュアル・エッジ・プログラマブル遅延ユニット Download PDF

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Description

本発明は、プログラマブル遅延ユニットに関し、更に具体的には、デュアル・エッジ・プログラマブル遅延ユニットの提供に関する。
Ｈｕｉ等による米国特許第５，９３３，０３９号（Ｈｕｉ‘０３９）の「Programmable Delay Line」は、電圧比較器−ＲＳレジスタに基づく遅延ラインに関するものである。信号チェーンは長く、最小遅延は５ナノ秒（ｎｓ）もの長さである。このため、Ｈｕｉ’０３９の遅延ラインは、高速回路では使用不可能である。立ち上がりおよび立ち下がりは、同一の遅延時間を有し、このため、オン・チップのタイミング調節ユニットとして用いることができない。電流源は、増幅器−抵抗器に基づき、選択した抵抗および寄生容量に応じて、設定時間は極めて長い。Ｈｕｉ‘０３９の遅延ラインの動作は、「リセット信号」に基づく。プログラム・コード保護機能は全く設けられず、このため、リアル・タイムおよびオン・チップの動作には使用不可能である。従って、Ｈｕｉ等の遅延ライン・ユニットは、本発明のものとは異なる適用分野および異なる回路構造に関するものである。
Ｈｕｉ等による米国特許第５，３５５，０３８号（Ｈｕｉ‘０３８）の「Architecture for Programmable Delay Line Integrated Circuit」は、概念およびシステム構造の点でＨｕｉ’０３９に類似しているが、回路の実施はいくぶん異なる。遅延ラインは、電圧−比較器およびＲＳレジスタに基づく。最小遅延ラインは長く、１０ｎｓであり、このため、高速回路では機能することができない。立ち上がりおよび立ち下がりは、別個の遅延設定を有することができないので、オン・チップのタイミング調整ユニットとして使用不可能である。増幅器−抵抗器に基づく電流源を用い、選択した抵抗および寄生容量に応じて、設定時間は極めて長い。Ｈｕｉ‘０３８の遅延ラインの動作は、「リセット信号」に基づき、プログラム・コードの保護機能は存在しないので、リアル・タイムおよびオン・チップの動作に用いることはできない。従って、Ｈｕｉ’０３８の遅延ライン・ユニットは、本発明のものとは異なる適用分野および異なる回路構造に関するものである。
Ｐｈｉｌｉｐｓによる、「DelayCircuit and Method」と題する米国特許第５，９３６，４５１号は、本発明のものとは全く異なる分野であるパワー・モータ、ソレノイド等、極めて低速の用途に関する遅延ラインについて記載している。Ｐｈｉｌｉｐｓの特許の主な目的は、ＮＦＥＴおよびＰＦＥＴが電源と接地との間に固定された場合に、それらが同時にオンするのを回避することである。Ｐｈｉｌｉｐｓの特許の目標は、大きなコンデンサまたは大きな抵抗器を必要とすることなく長い遅延を得ることであり、これは本発明の目的および目標とは全く異なる。Ｐｈｉｌｉｐｓの特許の遅延回路は、立ち上がりおよび立ち下がりについて別個に異なる遅延時間を設定する機能を有しない。従って、この特許の遅延回路の概念、目的、および機能は、本発明のものとは異なる。
Ｈｉｌｔｏｎによる、「Delay andInterpolation Timing Structures and Methods」と題する米国特許第６，１２４，７４５号は、２つのコンデンサを有する差動増幅器に基づいた遅延回路について記載している。回路構造および動作原理は、本発明のものとは全く異なる。Ｈｉｌｔｏｎの特許の遅延回路は、立ち上がりおよび立ち下がりについて別個に異なる遅延時間を設定する機能を有しない。従って、Ｈｉｌｔｏｎの特許における遅延ラインの回路構造、動作原理、および機能は、本発明のものとは異なる。
図１は、現在、業界において広く用いられているタイプの従来技術のプログラマブル遅延ユニット１０の概略回路図を示す。遅延ユニットは、直列の「ｎ」個のインバータに基づいた遅延要素ＩＰ１、ＩＰ２、・・・、ＩＰｎ、直列接続された「ｎ」個の送信ゲートＴＧ１、ＴＧ２、・・・、ＴＧｎ−１、ＴＧｎの集合、および、「ｎ」ビット・ラッチ２７から成る。インバータに基づく遅延要素ＩＰ１は、直列接続されたインバータ１４および１６を含み、入力ライン１２上の入力信号ＩＮを受信し、遅延した出力を供給し、これが、ノード１７を介して送信ゲートＴＧ１のソース／ドレイン回路およびインバータ１８の入力に接続される。インバータに基づく遅延要素ＩＰ２は、直列接続されたインバータ１８および２０を含み、その入力はノード１７に接続され、その出力はノード２１を介して送信ゲートＴＧ２のソース／ドレイン回路に、および、ノード２１を介して図示しない次段のインバータの入力に接続される。更に、遅延ユニット１０の終端に近付くと、送信ゲートＴＧｎ−１のソース／ドレイン回路に、ノード２３が接続されている。プログラマブル遅延ユニット１０における最終段のインバータに基づく遅延要素ＩＰｎは、直列接続されたインバータ２４および２６を含み、その入力はノード２３に接続され、その出力は送信ゲートＴＧｎのソース／ドレイン回路に接続されている。送信ゲートＴＧ１、ＴＧ２、・・・、ＴＧｎ−１、ＴＧｎのソース／ドレイン回路は、ノード２２および出力ライン２９に接続されている。ラッチ２７は、バスライン２８上の制御ワードの関数として、「ｎ」個の送信ゲートＴＧ１、ＴＧ２、・・・、ＴＧｎ−１、ＴＧｎの対応する１つのゲート電極に対するラインＬ１、Ｌ２、・・・、Ｌｎ−１、Ｌｎのうち選択した１つに、ターンＯＮ信号を供給する。
制御ワード・バス２８上の制御ワードがラッチ２７にラッチされると、送信ゲートＴＧ１、ＴＧ２、・・・、ＴＧｎ−１、ＴＧｎのうち１つが選択され、すなわちターン・オンされ、遅延要素ＩＰ１、ＩＰ２、・・、ＩＰｎの１つの対応する出力が選択されて、選択された送信ゲートＴＧ１、ＴＧ２、・・・、ＴＧｎ−１、ＴＧｎのソース／ドレイン回路の１つを介して、ノード２２を通って、更に出力ライン２９を介して、出力信号ＯＵＴを供給するように接続される。
米国特許第５，９３３，０３９号 米国特許第５，３５５，０３８号 米国特許第５，９３６，４５１号 米国特許第６，１２４，７４５号
図１に示す種類の遅延ユニットに伴う問題は、立ち上がり遅延時間および立ち下がり遅延時間が別個に設定されないことである。通常、各遅延要素の２つの遅延時間は同一ではない。この結果、直列の遅延要素の２つ以上が選択された場合、遅延時間の差が蓄積される。このため、問題は、図１に示す回路のタイプから、入力パルスおよび出力パルスにパルス幅のひずみが生じることである。
本発明の典型的な適用は、Ｋａｉ Ｄ．ＦｅｎｇおよびＨｏｎｇｆｅｉ Ｗｕによる「Glitch Free Receiver For High Speed Simultaneous Bidirectional DataBus」と題する同時係属中の米国特許出願連続番号第１０／６９２１９２号（ＩＢＭ整理番号第ＥＮ９２００３００７８ＵＳ１）に記載されている。
本発明は、極めて短い信号チェーンを特徴とし、このため、初期遅延時間または最小遅延時間が極めて小さく、（２つのインバータ遅延時間を）ピコ秒（ｐｓ）範囲にまで短縮可能である、インバータに基づく遅延ユニットを提供することによって、図１に関して上述した問題に対する解決策を提供する。これは、高速集積回路のオン・チップのタイミング調整の用途として使用可能である。
本発明によれば、デュアル・エッジ・プログラマブル遅延ユニットが提供される。これは、高速設定時間、極めて短い最小遅延時間、独立した立ち上がりおよび立ち下がり遅延時間設定を有する回路を含む。本発明のプログラマブル遅延ユニットは、高速システムにおいて、リアル・タイムのオン・チップ・タイミング調整ユニットとして使用可能である。
更に、本発明によれば、入力信号に応答してデュアル・エッジ・プログラマブル遅延ユニットのプログラミングを行うための方法および装置が提供される。バッファ制御回路が含まれており、これは、立ち上がり時間および立ち下がり時間を有する入力信号を受信し、出力信号の立ち上がりと立ち下がり時間との間に可変遅延を有する出力信号を供給し、プログラマブル制御源（ＰＣＳ）が、第１の可変立ち上がり時間プログラマブル制御源（ＲＴＰＣＳ：Rise Time Programmable Control Source)に別個の制御入力を供給するようにプログラムされている。可変立ち下がり時間プログラマブル制御源(ＦＴＰＣＳ：Fall TimeProgrammable Control Source)は、第１の出力電流を供給し、これがバッファにおいてコンデンサを充電し、ＲＴＰＣＳは、第２の出力電流を供給し、これがバッファ回路においてコンデンサを放電する。ＰＣＳに、可変制御信号が供給される。入力信号が論理ハイから論理ローに遷移した場合、ＦＴＰＣＳはバッファ回路を介して出力電流を供給し、入力信号が論理ローから論理ハイに遷移した場合、ＲＴＰＣＳはバッファ回路を介して出力電流を供給する。入力信号が論理ハイから論理ローに遷移した場合、バッファ制御回路はＦＴＰＣＳを介して出力電流に応答し、または、入力信号が論理ローから論理ハイに遷移した場合、ＲＴＰＣＳを介して出力電流に応答する。
好ましくは、Ｐ側およびＮ側に、２つの別個の制御されたプログラマブル電流源がある。Ｐ側プログラマブル源は、ゲート容量への充電電流を設定するので、（入力信号ＶＡが論理ハイから論理ローに変化した場合に）立ち下がりでの遅延時間を制御することができる。Ｎ側プログラマブル源は、ゲート容量からの放電電流を設定するので、（入力信号ＶＡが論理ローから論理ハイに変化した場合に）立ち上がりでの遅延時間を制御することができる。従って、２つの遅延時間は独立して調整することができる。デュアル・エッジ遅延時間は別個にプログラム可能であるので、遅延ユニットは立ち上がりおよび立ち下がりについて異なる遅延時間を設定することができ、これは、集積回路のタイミングを調整する際に特に有用な特徴である。
好ましくは、プログラマブル電流源は、ピコ秒（ｐｓ）のオーダーで極めて高速でターン・オンまたはターン・オフすることができる１対の切り替え電流ミラーまたは切り替え電流源から成る。遅延ユニットにはコード保護回路があり、これは、入力信号ＶＡが論理ハイにある間のみ、電流設定コードを変更するようにＰ側電流源を制限する。また、遅延ユニットのコード保護回路は、入力信号ＶＡが論理ローにある場合にのみ、電流設定コードのみを変更するようにＮ側電流源を制限する。このため、全ての遅延時間は予想可能である。なぜなら、２つの設定間に遅延時間は生じないからである。デュアル・エッジ・プログラマブル遅延ユニットの性能向上のため、集積回路においてリアル・タイムおよびオン・チップ・タイミング調整のために用い、グリッチの無い状態を実現することができる。
バッファ回路が設けられ、これは、１対のインバータを含む。第２のインバータは、シュミット・トリガ回路であり、正のフィードバックのため、高速の立ち上がり時間および高速の立ち下がり時間を有する。
好ましくは、バッファ制御回路は、第１のインバータおよび第２のインバータを含み、各々は入力および出力を有し、第１のインバータは第１の入力および第１の出力を有し、第２のインバータは第２の入力および第２の出力を有する。入力信号が論理ハイから論理ローに遷移してＦＴＰＣＳと第１の出力との間を接続する場合、第１のインバータはＦＴＰＣＳに応答する。入力信号が論理ローから論理ハイに遷移してＲＴＰＣＳと第１の出力との間を接続する場合、ＲＴＰＣＳに応答するように第１のインバータを設ける。第１のインバータの第１の出力を、第２のインバータの第２の入力に接続されたノードに接続し、第２のインバータが、第２のインバータから、第２の出力において出力信号を供給する。ノードと基準電池の間にコンデンサを接続する。第２のインバータとしてシュミット・トリガ回路を設ける。ＦＴＰＣＳおよびＲＴＰＣＳに電流ミラー回路を設ける。第１の制御ワードを第１のラッチに供給し、このラッチは次いで第１の可変制御信号をＦＴＰＣＳに供給する。第２の制御ワードを第２のラッチに供給し、このラッチは次いで第２の可変制御信号をＲＴＰＣＳに供給する。ＦＴＰＣＳにＦＥＴフィンガを設けるステップであって、各フィンガは第１のラッチにおいてレジスタからの出力によって制御される。第２のＲＴＰＣＳにＦＥＴフィンガを設けるステップであって、各フィンガは対応するラッチにおいてレジスタからの出力によって制御される。
本発明の別の態様によれば、信号入力、信号出力、ＰＳＰＣ接続ライン、およびＮＳＰＣ接続ラインを含むバッファ制御回路を有するプログラマブル遅延ユニットを用いたデュアル・エッジ・プログラミングが提供される。Ｐ側プログラマブル電流（ＰＳＰＣ）入力と、ＰＳＰＣ接続ラインを介してバッファに接続されたＰＳＰＣ電流ラインとを有するＰ側源を設ける。Ｎ側（ＮＳ）制御ワードおよびＮ側書き込み信号の入力を受信し、Ｎ側制御ワードの関数であるＮ側切り替え信号の出力を受信するように構成されたＮ側ラッチを設ける。ＮＳラッチが、Ｎ側制御ワードの関数であるＮ側切り替え信号の出力を供給し、Ｎ側切り替え信号の出力はＮＳＰＣ源の入力に供給される。Ｎ側プログラマブル電流（ＮＳＰＣ）源入力と、ＮＳＰＣ接続ラインを介してバッファに接続されたＮＳＰＣ電流ラインとを有するＮＳＰＣ源を設ける。Ｐ側（ＰＳ）制御ワードおよびＰ側書き込み信号の入力を受信し、Ｐ側制御ワードの関数であるＰ側切り替え信号の出力を受信するように構成されたＰ側ラッチを設ける。ＰＳラッチが、Ｐ側制御ワードの関数であるＰ側切り替え信号の出力を供給し、Ｐ側切り替え信号の出力はＰＳＰＣ源の入力に供給される。
バッファ制御回路は、第１のインバータおよび第２のインバータを含む。第１のインバータおよび第２のインバータをバッファ回路に設け、各インバータは入力および出力を有し、第１のインバータは第１の入力および第１の出力を有し、第２のインバータは第２の入力および第２の出力を有する。入力信号が論理ハイから論理ローに遷移して第１のＰＳＰＣ源と第１の出力との間を接続する場合、第１のＰＳＰＣ源に応答するように第１のインバータを設ける。入力信号が論理ローから論理ハイに遷移して第２のＰＳＰＣ源と第１の出力との間を接続する場合、第２のＰＳＰＣ源に応答するように第１のインバータを設ける。第１のインバータの第１の出力を、第２のインバータの第２の入力に接続されたノードに接続する。
第２のインバータは、第２のインバータから、第２の出力において出力信号を供給する。第１のインバータにおいてＰＭＯＳ ＦＥＴおよびＮＭＯＳ ＦＥＴを設け、それらのソース・ドレイン回路の第１の端部は第１のインバータの出力に接続されている。第１のインバータに対する入力を、ＰＭＯＳ ＦＥＴおよびＮＭＯＳ ＦＥＴのゲート電極に接続する。ＰＭＯＳ ＦＥＴおよびＮＭＯＳ ＦＥＴのソース・ドレイン回路の対向端部を、第１のＰＳＰＣ源および第２のＰＳＰＣ源の出力に接続する。
本発明の更に別の態様によれば、入力信号に応答するデュアル・エッジ・プログラマブル遅延ユニットが提供される。バッファ制御回路は、立ち上がり時間および立ち下がり時間を有する入力信号を受信する。バッファ制御回路は、第１および第２のプログラマブル制御源（ＰＣＳ）に設けられたプログラミングの関数として、出力信号の立ち上がり時間と立ち下がり時間との間の可変遅延を出力信号に与える。ＦＴＰＣＳに対する第１の制御入力、および、ＲＴＰＣＳに対する別個の第２の制御信号がある。ＦＴＰＣＳの各々は、第１の可変出力電流を供給するようにプログラムされる。ＲＴＰＣＳの各々は、第２の可変出力電流を供給するようにプログラムされる。ＦＴＰＣＳに対する第１の可変制御信号、および、ＲＴＰＣＳに対する第２の可変制御信号。
（ａ）ＦＴＰＣＳを介して出力電流が流れ、入力信号が論理ハイから論理ローに遷移した場合、または（ｂ）ＲＴＰＣＳを介して出力電流が流れ、入力信号が論理ローから論理ハイに遷移した場合、バッファ制御回路は応答する。入力信号が論理ハイから論理ローに遷移した場合、ＦＴＰＣＳは、出力電流をバッファ回路に供給するように構成されている。入力信号が論理ローから論理ハイに遷移した場合、ＲＴＰＣＳは、出力電流をバッファ回路に供給するように構成されている。
本発明の前述およびその他の態様および利点は、添付図面を参照して以下に説明し記載する。
図２は、本発明によるプログラマブル遅延ユニット３０の概略ブロック図であり、これは、入力信号ＶＡに応答して生成される出力信号ＶＡＤの立ち上がり遅延時間および立ち下がり遅延時間の双方を独立して調整することができる。
図２に示すプログラマブル遅延ユニット３０は、５つのサブ回路から成る。それらの回路のうち第１のものは、バッファ回路Ｕ１であり、入力信号ＶＡを受信し出力信号ＶＡＤを生成する。また、プログラマブル遅延ユニット３０は、Ｐ側プログラマブル電流（ＰＳＰＣ：P side Programmable Current）源Ｕ２、Ｐ側（ＰＳ：P Side）ラッチＵ３、Ｎ側プログラマブル電流（ＮＳＰＣ：N side Programmable Current）源Ｕ４、およびＮ側（ＮＳ：N Side）ラッチＵ５を含む。
ラッチＵ３は、コンピュータ制御システム（図示せず）の制御の元で、Ｐ側制御ワード入力バス４０からのデジタル入力に応答して、ＰＳＰＣ源Ｕ２にデジタル信号を供給して、入力信号ＶＡの立ち下がり時間に対する出力信号ＶＡＤの立ち下がり遅延時間の調整を制御する。次いで、ＰＳＰＣ源Ｕ２は、ライン３６上でバッファ回路Ｕ１に供給される電流を発生する。この電流の可変振幅が、ＰＳラッチＵ３からのデジタル立ち下がり遅延制御信号に応じて、出力信号ＶＡＤの立ち下がり遅延時間を制御する。
ラッチＵ５は、コンピュータ制御システム（図示せず）の制御の元で、Ｎ側制御ワード入力バス５０からのデジタル入力に応答して、ＮＳＰＣ源Ｕ４にデジタル信号を供給して、入力信号ＶＡの立ち上がり時間に対する出力信号ＶＡＤの立ち上がり遅延時間の調整を制御する。次いで、ＮＳＰＣ源Ｕ４は、ライン３８上でバッファ回路Ｕ１に供給される電流を発生する。この電流の可変振幅が、ＮＳラッチＵ５からのデジタル立ち上がり遅延制御信号に応じて、出力信号ＶＡＤの立ち上がり遅延時間を制御する。
このため、入力信号ＶＡの立ち下がりおよび立ち上がり時間に対する出力信号ＶＡＤの立ち下がり遅延時間および立ち上がり遅延時間は、独立して制御される。
バッファＵ１、ＰＳＰＣ源Ｕ２、ＰＳラッチＵ３、ＮＳＰＣ源Ｕ４、およびＮＳラッチＵ５を含む全てのサブ回路に、接続ノードを介して、ライン３１によって、電圧ＶＣＣ（正の電圧）を有する電源が接続されている。電源の接地または基準電位（０Ｖ）は、バッファＵ１、ＰＳＰＣ源Ｕ２、ＰＳラッチＵ３、ＮＳＰＣ源Ｕ４、およびＮＳラッチＵ５を含む全てのサブ回路に、接続ノードを介してライン３２によって接続されている。
Ｐ側制御ワードは、デジタル信号として、バスライン４０上でＰＳラッチＵ３に供給され、書き込み信号はライン６６上でこれに供給される。バスライン４０上のＰ側制御ワードおよびライン６６上の書き込み信号は、システム・コントローラ（図示せず）によって、ＰＳラッチＵ３に供給される。システム・コントローラは、マイクロプロセッサ、位相検出器、マイクロコントローラ、またはグリッチ検出器とすることができ、当業者には充分に理解されよう。
ＰＳラッチＵ３は、ライン４１、４２、４３上で、デジタル切り替え信号ＰＬ１、・・・、ＰＬｎ−１、ＰＬｎの集合をＰＳＰＣ源Ｕ２に供給する。これは、Ｕ２によってＵ１バッファ入力ライン３６に接続されて、バッファＵ１にアナログ電流を供給する。ＵＳ２を介してＵ１バッファ入力ライン３６に至るアナログ電流は、ライン４０上のＰ側制御ワードの関数として変動し、これはＰ側ラッチＵ３によって登録されている。
Ｎ側制御ワードは、デジタル信号として、バスライン５０上でＮＳラッチＵ５に供給され、書き込み信号はライン７６上でこれに供給される。バスライン５０上のＮ側制御ワードおよびライン７６上の書き込み信号は、システム・コントローラ（図示せず）によって供給される。システム・コントローラは、マイクロプロセッサ、位相検出器、マイクロコントローラ、またはグリッチ検出器とすることができ、当業者には充分に理解されよう。
ＮＳラッチＵ５は、ライン５１、５２、５３上で、デジタル切り替え信ＮＬ１、・・・、ＮＬｎ−１、ＮＬｎの集合をＮＳＰＣ源Ｕ４に供給し、これは、ライン３８によってバッファＵ１にアナログ電流を供給する。ライン３８を通過するアナログ電流は、ライン５０上のＮ側制御ワードの関数として変動し、これはＮ側ラッチＵ５によって登録されている。
入力信号ＶＡは、ライン１２’を介してバッファＵ１に接続され、ライン１２’からＰＳラッチＵ３へのライン４６に、また、ライン１２’からＮＳラッチＵ５へのライン５６に接続されている。バッファＵ１は、ライン３９上に出力信号ＶＡＤを供給する。
１．バッファ回路
図３を参照すると、バッファ回路Ｕ１は、２つのインバータＩ１およびＩ２ならびにコンデンサＣから成る。第１のインバータＩ１は、その入力がライン１２’上の入力信号ＶＡを受信し、更に、その出力をノード３７に供給するように接続されている。ＰＳＰＣ源Ｕ２からのライン３６およびＮＳＰＣ源３８からのライン３８は、第１のインバータＩ１に接続する。
コンデンサＣの一方の端子は、第１のインバータＩ１の出力および第２のインバータＩ２の入力に、ノード／ライン３７を介して接続されている。コンデンサＣの他方の端子は、ノード／ライン３２を介して基準電位（０Ｖ）に接続されている。
図４に詳細に示す第２のインバータＩ２は、シュミット・トリガ（Schmitt trigger）回路であり、その入力はノード／ライン３７に接続され、その出力は出力ライン３９に接続されて、出力信号ＶＡＤを供給する。更に、第２のインバータＩ２は、ライン３１によって電源電圧ＶＣＣおよび、ライン３２を介して基準電位（０Ｖ）に接続されている。
図３を参照すると、第１のインバータＩ１は、ＰＦＥＴ ＰＡおよびＮＦＥＴ ＮＡから成るＦＥＴデバイスのＣＭＯＳ対を含む。これらのソース・ドレイン回路は直列に接続され、これらのドレインはノード３７において接続されている。ＰＦＥＴ ＰＡのソース端子は、ライン３６を介してＰＳＰＣ源Ｕ２に接続されている。ＮＦＥＴ ＮＡのソース端子は、ライン３８を介してＮＳＰＣ源Ｕ４に接続されている。
ライン１２’上の入力信号が論理ハイから論理ローに遷移すると、インバータＩ１において、ＰＦＥＴ ＰＡがオンし、ＮＦＥＴ ＮＡがオフする。ＰＦＥＴ ＰＡがオンすると、アナログ電流がライン３６から流れる。ライン３６を流れるアナログ電流は、バスライン４０上のＰ側デジタル制御ワードの関数として変動し、ＰＦＥＴ ＰＡのソース／ドレイン回路を介してノード３７に流れ、基準電位に対して入力容量Ｃを充電する。換言すると、コンデンサＣまたは第２のインバータＩ２の入力容量を充電する電流は、ライン３６を流れるソース電流であり、これは（上述のように）、図５に示すように、ＰＳＰＣ源Ｕ２に接続されている。
充電電流が大きい場合、容量Ｃを介したノード３７上の電圧は急速に増大し、第２のインバータＩ２の出力は論理ハイから論理ローに早期に変化する。このため、出力信号ＶＡＤの立ち下がりの遅延時間は短い。一方、充電電流が小さい場合、容量Ｃを介したノード３７上の電圧はゆっくりと増大し、第２のインバータＩ２の出力ＶＡＤは論理ハイから論理ローに遅い時期に変化する。このため、出力信号ＶＡＤの立ち下がりの遅延時間は長い。
入力信号ＶＡが論理ローから論理ハイに遷移すると、インバータＩ１において、ＰＦＥＴ ＰＡはオフになり、ＮＦＥＴ ＮＡはオンになる。ＮＦＥＴ ＮＡがオンすると、アナログ電流が、コンデンサＣからノード３７およびライン３８を介してバッファＵ１とＮＳＰＣ Ｕ４との間を流れる。アナログ電流は、バスライン５０上のデジタルＮ側制御ワードの関数として変動し、アナログ・シンク電流がライン３８を流れる結果として、第２のインバータＩ２の入力において入力容量Ｃを放電し、これは（上述のように）、図７に示すように、ＮＳＰＣ源Ｕ４に接続されている。
放電電流が大きい場合、容量Ｃ上の電圧は急速に降下し、第２のインバータＩ２の出力ＶＡＤは論理ローから論理ハイに早期に変化し、出力信号ＶＡＤの立ち上がりの遅延時間は短い。放電電流が小さい場合、容量Ｃ上の電圧はゆっくりと降下し、第２のインバータＩ２の出力は論理ローから論理ハイに遅い時期に変化し、出力信号ＶＡＤの立ち上がりの遅延時間は長い。
第２のインバータＩ２に対する入力容量Ｃは、図３に示すように、別個のコンデンサＣとすることができる。あるいは、入力容量Ｃは、第１のインバータＩ１の出力回路および第２のインバータＩ２の入力回路の寄生容量から成るものとすることができる。
ＰＳＰＣ源Ｕ２が立ち下がり遅延時間を決定し、ＮＳＰＣ源Ｕ４が立ち上がり遅延時間を決定することは明らかである。上述のように、ＰＳＰＣ源Ｕ２およびＮＳＰＣ源Ｕ４は別個に制御されるので、立ち下がり遅延時間および立ち上がり遅延時間は、独立して設定することができる。
図４は、第２のインバータＩ２の概略回路図の好適な実施形態の詳細を示し、これは、シュミット・トリガ構成に接続された、ＰＭＯＳ ＦＥＴデバイスＰＢ、ＰＣ、およびＰＤ、ならびにＮＭＯＳ ＦＥＴデバイスＮＢ、ＮＣ、およびＮＤを含む。第２のインバータＩ２は、正のフィードバックのため、インバータの出力信号ＶＡＤの立ち上がり時間および立ち下がり時間を短縮することができる。ノード／ライン３７は、第２のインバータＩ２に対する入力として機能し、ノード／ライン６１を介して、ＰＭＯＳ ＦＥＴ ＰＢおよびＰＣのゲートならびにＮＭＯＳ ＦＥＴ ＮＢおよびＮＣのゲートに接続する。
電源電圧ＶＣＣは、ライン３１を介してノード／ライン６６に接続され、これによって、ＰＭＯＳ ＦＥＴ ＰＢのソースおよびＮＭＯＳ ＦＥＴ ＮＤのドレインに接続する。基準電位０Ｖは、ライン３２を介してノードおよびライン６５に接続され、これは、ＮＭＯＳ ＦＥＴ ＮＣのソースおよびＰＭＯＳ ＦＥＴ ＰＤのドレインに接続する。
ＰＭＯＳ ＦＥＴ ＰＢおよびＰＣならびにＮＭＯＳ ＦＥＴ ＮＢおよびＮＣのソース／ドレイン回路は、ノード６６（ＶＣＣ）とノード６５（０Ｖ）との間で、この順序で直列に接続されている。ＰＭＯＳ ＦＥＴ ＰＢのドレインは、ノードおよびライン６２を介して、ＰＭＯＳ ＦＥＴ ＰＤおよびＰＣのソースに接続されている。ＮＭＯＳ ＦＥＴ ＮＣのドレインは、ノードおよびライン６３を介して、ＮＭＯＳ ＦＥＴ ＮＢおよびＮＤのソースに接続されている。ＰＭＯＳ ＦＥＴ ＰＣおよびＮＭＯＳ ＦＥＴ ＮＢのドレインは、ノードおよびライン６４ならびに出力ライン３９を介して、出力信号ＶＡＤの端子およびＰＭＯＳ ＦＥＴ ＰＤおよびＮＭＯＳ ＦＥＴ ＮＤのゲートに接続されている。
２．Ｐ側プログラマブル電流（ＰＳＰＣ）源Ｕ２
図５は、図２のＰＳＰＣ源Ｕ２の概略回路図である。これは、Ｐ型電流ミラーであり、ＰＦラッチＵ３からのライン４１〜４３上のデジタル入力信号を、出力ライン３６を介してアナログ電流に変換する。電流ミラーの主要部分は、固定電流源ＩＰ、および、ミラーされる電流を供給する最初のＰＭＯＳ ＦＥＴ Ｐ０を含む。ＰＭＯＳ ＦＥＴ Ｐ０のソースは、ライン／ノード７１を介して、電源電圧ＶＣＣへのライン３１に接続されている。ＰＭＯＳ ＦＥＴ Ｐ０のドレインおよびゲートは、ノード／ライン７２および固定電流源ＩＰの上端に相互接続されている。固定電流源ＩＰの下端は、ライン３２を介して電源の基準電位（０Ｖ）端子に接続されている。
Ｐ型電流ミラーの補助的な部分は、プログラマブル電流源を備えたＰＭＯＳ ＦＥＴフィンガＰ１、・・・、Ｐｎ−１、Ｐｎの集合を含む。これらは、ＰＳラッチＵ３からライン４１、４２、４３上で各デジタル切り替え信号ＰＬ１、・・・、ＰＬｎ−１、ＰＮを受信するように接続されたスイッチ回路によって切り替えられる。Ｐ型電流ミラーの補助的部分は、更に、デフォルトＰＦＥＴ ＰＤを含む。ＰＭＯＳ ＦＥＴ Ｐ０、切り替えられたＰＭＯＳ ＦＥＴ Ｐ１、・・・、Ｐｎ−ｎ、Ｐｎ、およびＰＭＯＳデフォルトＦＥＴ ＰＤは、同じチャネル長を有するが、全て異なるチャネル幅を有する。フィンガＰ１、・・・、Ｐｎ−１の各々を介したアナログ電流は、固定電流源ＩＰを介した電流と、ＰＭＯＳ ＦＥＴ Ｐ０のチャネル幅に対する特定のフィンガにおけるＰＭＯＳ ＦＥＴのチャネル幅の比との積である。
スイッチ回路は、インバータＩＰ１、・・・、ＩＰｎ−１、ＩＰｎの集合を備え、ＰＭＯＳ ＦＥＴ Ｐ１＿１、Ｐ１＿２、・・・、Ｐｎ−１＿１、Ｐｎ−１＿２、Ｐｎ＿１、およびＰｎ＿２の対応する直列接続対が、ライン４１、４２、４３上の信号ＰＬ１、ＰＬｎ−１、ＰＬｎに応答して、フィンガＰ１、・・・Ｐｎ−１、Ｐｎの各々をオンまたはオフする。ＰＭＯＳ ＦＥＴ Ｐ１＿１およびＰ１＿２、ＰＦＥＴ Ｐｎ−１＿１およびＰＦＥＴ Ｐｎ−１＿２、ＰＦＥＴ Ｐｎ＿１およびＰＦＥＴ Ｐｎ＿２は、直列対として接続され、それらのソース／ドレイン回路は直列に接続されている。上方のＰＭＯＳ ＦＥＴ Ｐ１＿１、Ｐｎ−１＿１、およびＰｎ＿１のソースは、ライン／ノード７１およびライン３１を介して電源ＶＣＣに接続されている。ＰＦＥＴ Ｐ１＿２、Ｐｎ−１＿２、およびＰｎ＿２のドレインは、ライン／ノード７２を介して、ＰＭＯＳ ＦＥＴＰ０のゲートおよび電流源ＩＰの上端に接続されている。ＰＭＯＳ ＦＥＴ Ｐ１、Ｐｎ−１、Ｐｎのドレインは、ライン／ノード７９および出力ライン３６を介して、バッファＵ１に接続されている。
Ｐ側ラッチＵ３からのライン４１上の第１の入力ＰＬ１は、第１のスイッチ回路のノード７３に接続し、これは、ＰＭＯＳ ＦＥＴ Ｐ１＿２のゲートおよび、出力をＰＭＯＳ ＦＥＴ Ｐ１＿１のゲートに供給するインバータＩＰ１の入力に接続する。ＰＳラッチＵ３からのライン４２上のｎ−１番目の入力ＰＬｎ−１は、ｎ−１番目のスイッチ回路のノード７５に接続し、これはＰＭＯＳ ＦＥＴ Ｐｎ−１＿２のゲートおよび、出力をＰＭＯＳ ＦＥＴ Ｐｎ−１＿１のゲートに供給するインバータＩＰｎ−１の入力に接続する。ＰＳラッチＵ３からのライン４３上のｎ番目の入力ＰＬｎは、ｎ番目のスイッチ回路のノード７７に接続し、これはＰＭＯＳ ＦＥＴ Ｐｎ＿２のゲートおよび、出力をＰＭＯＳ ＦＥＴ Ｐｎ＿１のゲートに供給するインバータＩＰｎの入力に接続する。
例えば、ＰＳラッチＵ３からのＰＬ１ライン４１上の制御信号が論理ローである場合、第１のスイッチ回路において、ＰＭＯＳ ＦＥＴ Ｐ１＿１はオフになり、ＰＭＯＳ ＦＥＴ Ｐ１＿２はオンになって、ＰＭＯＳ ＦＥＴ Ｐ１をオンさせ、このため、ＰＭＯＳ ＦＥＴ Ｐ１を介してミラーされた電流はオンになり、電流が、電圧源ＶＣＣから、ライン３１、ノード７１、フィンガＰ１のソース／ドレイン、およびノード７９を介して流れることができ、ライン３６を介して電流の出力流がバッファＵ１に供給される。一方、ＰＬ１ライン４１上の制御信号が論理ハイである場合、ＰＭＯＳ ＦＥＴ Ｐ１＿１はオンになり、ＰＭＯＳ ＦＥＴ Ｐ１＿２はオフになり、そのため、ＰＭＯＳ ＦＥＴ Ｐ１はオフになるので、ミラーされた電流は、フィンガＰ１のソース／ドレイン回路を介して、ライン７９およびライン３６を経て、バッファＵ１に供給されない（すなわち流れない）。
ＰＭＯＳ ＦＥＴ ＰＤは、デフォルトのフィンガであり、そのゲート電極にスイッチ回路は接続されていない。バッファＵ１のＰＭＯＳ ＦＥＴ ＰＡがオンされると、ＰＭＯＳ ＦＥＴ ＰＤは常に充電電流を供給し、そのため、全てのプログラマブル・フィンガがオフされると、ＰＭＯＳ ＦＥＴ ＰＤは、ライン／ノード７９を介して、ライン３６を経て、バッファＵ１に充電電流を供給する。全てのインバータ（ＩＰ１、・・・、ＩＰｎ−１、ＩＰｎ）は、電源ＶＣＣおよび０Ｖによって電力供給される。
３．Ｐ側（ＰＳ）ラッチＵ３
図６は、図２のＰＳラッチＵ３の概略回路図である。ＰＳラッチＵ３は、「ｎ」個のＤ型レジスタＰＤ１、・・、ＰＤｎ−１、ＰＤｎの集合から成る。Ｄ型レジスタまたはＤレジスタは、デジタル回路において極めてよく知られたユニットである。かかるレジスタは、２つの入力、すなわちＤおよびＣＬＫを有する。ＣＬＫ入力にパルスを印加すると、入力Ｄ上の論理ステータスが、レジスタ出力Ｑに読み込まれる。Ｄ型レジスタのデータ端子は、バスライン４０において個別のラインＰＣＷ１、・・・ＰＣＷｎ−１、ＰＣＤＷｎに接続され、これは、Ｐ側制御ワードのビットを、レジスタＰＤ１、・・・、ＰＤｎ−１、ＰＤｎの各々に接続する。レジスタＰＤ１、・・・、ＰＤｎ−１、ＰＤｎの補足出力−Ｑは、Ｐ側ＰＳＰＣ源Ｕ２に対してライン４１〜４３上でデジタル制御信号ＰＬ１、・・・、ＰＬｎ−１、ＰＬｎを供給する。
バスライン４０上のＰ側制御ワードを、ライン６６上の書き込み信号によって書き込む場合、（ライン６６上の「書き込み」信号によって、ＡＮＤ４５を介して、ライン／ノード４４を経てレジスタＰＤ１、・・・、ＰＤｎ−１、ＰＤｎのＣＬＫ入力に接続するノードに接続された）フィンガＰ１、Ｐｎ−１、Ｐｎの制御信号の論理ステータスを変化させることができる。例えば、ラインＰＣＷ１上のビットが論理ハイであり、レジスタＰＤ１に書き込まれると、ＰＬライン４１は論理ローであり、Ｐ側ＰＳＰＣ源Ｕ２のフィンガＰ１をオンする。しかしながら、ラインＰＣＷ１上のビットが論理ローであり、レジスタＰＤ１に書き込まれると、ＰＬ１ライン４１は論理ハイであり、これはＰＳＰＣ源Ｕ２のフィンガＰ１をオフにする。
ＡＮＤゲート４５は、保護を提供するので重要であり、ＡＮＤ４５に対するライン４６上の入力信号ＶＡが論理ハイである場合（バッファＵ１の第１のインバータＩ１のＰＭＯＳ ＦＥＴ ＰＡがオフされるので）、ライン６６上の「書き込み」信号は、Ｐ側制御ワードの新しいステータスを、レジスタＰＤ１、・・・、ＰＤｎ−１、ＰＤｎに書き込んで、フィンガＰ１、Ｐ１ｎ−１、Ｐｎの論理ステータスを変更することができる。
この保護機能によって、入力信号ＶＡの入力パルスの各立ち下がりの遅延時間のタイミングが予想可能かつ制御可能であることが保証される。この機能によって、遅延ユニットは、オン・ラインおよびリアル・タイムの双方で高速システムのタイミングを調整することが可能となる。
全てのＤ型レジスタ（ＰＤ１、・・・、ＰＤｎ−１、ＰＤｎ）およびＡＮＤゲート４５は、電源ＶＣＣおよび０Ｖによって電力供給される。（Ｄ型レジスタ上の接続３１および３２を消去してください）。
４．Ｎ側プログラマブル電流（ＮＳＰＣ）源Ｕ４
図７は、図２のＮＳＰＣ源Ｕ４の概略回路図である。これは、Ｎ型電流ミラーであり、ＮＳラッチＵ５からのライン５１〜５３上のデジタル入力信号を、出力ライン３８を介してアナログ電流に変換する。電流ミラーの主要部分は、固定電流源ＩＮ、および、ミラーされる電流を供給する最初のＮＭＯＳ ＦＥＴ Ｎ０を含む。ＮＭＯＳ ＦＥＴ Ｐ０のソースは、ライン／ノード８１を介して、基準電位（０Ｖ）へのライン３２に接続されている。ＮＭＯＳ ＦＥＴ Ｎ０のドレインおよびゲートは、ノード／ライン８２および固定電流源ＩＮの下端に相互接続されている。固定電流源ＩＮの上端は、ライン３１を介して、電源電圧ＶＣＣの端子に接続されている。
図７に示すＮＳＰＣ源Ｕ４は、Ｎ型電流ミラーである。電流ミラーの主要部分は、固定電流源ＩＮおよびＰＭＯＳ ＦＥＴ Ｎ０である。電流ミラーＵ４の補助的部分は、切り替えられたＮＭＯＳ ＦＥＴフィンガＮ１、・・・Ｎｎ−１、Ｎｎの集合およびデフォルトＮＭＯＳ ＦＥＴ ＮＤである。ＮＦＥＴ Ｎ０、Ｎ１、・・・、Ｎｎ−１、Ｎｎ、ＮＤは、同じチャネル長を有するが、異なるチャネル幅を有し、各フィンガを介した電流は、固定電流源ＩＮを介する電流と、ＰＭＯＳ ＦＥＴ Ｎ０のチャネル幅に対する特定のフィンガにおけるＮＭＯＳ ＦＥＴのチャネル幅の比との積である。
ＩＮ１、・・・ＩＮｎ−１、ＩＮｎのインバータ、ＮＭＯＳ ＦＥＴ Ｎ１＿１、Ｎ１＿２、・・・Ｎｎ−１＿１、Ｎｎ−１＿２、Ｎｎ＿１、Ｎｎ＿２を用いて、フィンガの各々をオンまたはオフにする。例えば、ＮＳラッチＵ５からのＮＬ１ライン５１上の制御信号が論理ハイである場合、ＮＭＯＳ ＦＥＴＮ１＿１はオフになり、ＮＭＯＳ ＦＥＴ Ｎ１＿２はオンになるので、ＮＭＯＳ ＦＥＴ Ｎ１はオフになり、ＮＭＯＳ ＦＥＴ Ｎ１を介したミラー電流はオンになる。ＮＬ１ライン５１上の制御信号が論理ローである場合、ＮＭＯＳ ＦＥＴ Ｎ１＿１はオンになり、ＮＭＯＳ ＦＥＴ Ｎ１＿２はオフになり、ＮＭＯＳ ＦＥＴ Ｎ１はオフになり、このため、ミラーされた電流は、フィンガＮ１から、ＮＳＰＣ源Ｕ４のフィンガのソース／ドレインを介して、ライン８９および３８を経て、バッファＵ１に供給されない（すなわち流れない）。
ＮＭＯＳ ＦＥＴ ＮＤは、デフォルトのフィンガであり、ゲートにスイッチ回路は存在しない。バッファＵ１のＮＭＯＳ ＦＥＴ ＮＡがオンされると、ＮＭＯＳ ＦＥＴ ＮＤは常に放電電流を供給し、このため、全てのプログラマブル・フィンガがオフすると、ＮＭＯＳ ＦＥＴ ＮＤは放電電流を供給する。全てのインバータ（ＩＮ１、・・・、ＩＮｎ−１、ＩＮｎ）は、電源ＶＣＣおよび基準電位（０Ｖ）を通る接続によって電力供給される。
５．Ｎ側（ＮＳ）ラッチＵ５
図８に示すＮＳラッチＵ５は、Ｄ型レジスタＮＤ１、・・・、ＤＮｎ−１、ＮＤｎの集合から成り、レジスタのデータ端子は、Ｎ側制御ワードＮＣＷ１、・・・、ＮＣＷｎ−１、ＮＣＷｎのビットに接続されている。レジスタＮＤ１、・・・、ＮＤｎ−１、ＮＤｎの出力は、ＮＳＰＣ源Ｕ４に対するライン５１〜５３上のデジタル制御信号ＮＬ１、・・・、ＮＬｎ−１、ＮＬｎを供給する。レジスタＮＤ１、・・・、ＮＤｎ−１、ＮＤｎのＣＬＫ入力に接続されているノードおよびライン５４にＡＮＤ５５を介して送信されるライン７６上の「書き込み」信号によって、バスライン５０上の制御ワードをレジスタＮＤ１、・・・、ＮＤｎ−１、ＮＤｎに書き込む場合、レジスタＮＬ１、ＮＬｎ−１、ＮＬｎの制御信号の論理ステータスを変更することができる。
例えば、Ｐ側制御バスライン５０からのラインＮＣＷ１上の制御ワードビットが論理ハイであり、レジスタＮＤ１に書き込まれると、ＮＬ１ライン５１上の制御信号は論理ハイであり、ＮＳＰＣ源Ｕ４のフィンガＮ１をオンする。ＮＣＷ１のビットが論理ローであり、レジスタＮＤ１に書き込まれる場合、ＮＬ１は論理ローであり、ＮＳＰＣ源Ｕ４のフィンガＮ１をオフにする。
インバータ５７およびＡＮＤゲート５５の組み合わせによって、重要な保護が提供される。入力信号ＶＡが論理ローである場合にのみ、バッファＵ１のＮＭＯＳ ＦＥＴ ＮＡはオフになり、信号「書き込み」が、レジスタＮＤ１、・・・、ＮＤｎ−１、ＮＤｎにＮ側制御ワードの新しいステータスを書き込んで、ラインＮＬ１、・・・、ＮＬｎ−１、ＮＬｎ上の論理ステータスを変更することができる。
この保護機能によって、入力信号ＶＡの入力パルスの各立ち上がりの遅延時間が予想可能かつ制御可能であることが保証される。この機能によって、遅延ユニットは、オン・ラインおよびリアル・タイムの双方で高速システムのタイミングを調整することが可能となる。
全てのＤ型レジスタ（ＮＤ１、・・・、ＮＤｎ−１、ＮＤｎ）およびＡＮＤゲート５５およびインバータ５７は、電源ＶＣＣおよび基準電位（０Ｖ）によって電力供給される。
本発明について、上述の具体的な実施形態に関連付けて説明したが、本発明は特許請求の範囲の精神および範囲内で変更して実施し得ること、すなわち、本発明の精神および範囲から逸脱することなく形態および詳細において変更を行い得ることは、当業者には認められよう。従って、全てのかかる変更は、本発明の範囲内であり、本発明は、特許請求の範囲の主題を包含する。
従来技術のプログラマブル遅延ユニットの概略回路図である。 本発明によるプログラマブル遅延ユニットの概略ブロック図であり、入力信号ＶＡから出力信号ＶＡＤまでの立ち上がり遅延時間および立ち下がり遅延時間を独立して調整することができる。 図２に示すバッファ回路の概略図であり、２つのインバータおよびコンデンサから成る。 図３のバッファ回路の第２のインバータであるシュミット・トリガ回路を示す。 Ｐ型電流ミラーである、図２のＰ側プログラマブル電流源を示す。 「ｎ」個のＤ型レジスタ集合およびＡＮＤゲートから成る図２のＰ側ラッチを示す。 Ｎ型電流ミラーである、図２のＮ側プログラマブル電流源を示す。 「ｎ」個のＤ型レジスタ集合およびＡＮＤゲートから成る図２のＮ側ラッチを示す。

Claims (20)

  1. デュアル・エッジ・プログラマブル遅延ユニットのプログラミングを提供する方法であって、
    バッファ入力信号を受信するように構成されたバッファ回路を設けるステップであって、前記バッファ入力信号は入力信号立ち下がり時間で立ち下がり、前記バッファ入力信号は入力信号立ち上がり時間で立ち上がる、ステップと、
    前記バッファ回路が、出力信号立ち下がり時間で立ち下がりバッファ出力信号を供給し、出力信号立ち上がり時間で立ち上がりバッファ出力信号を供給するステップと、
    第１ラッチが前記入力信号を受信し、前記入力信号が論理ハイである場合に、可変立ち下がり時間制御入力を供給するステップと、
    第２ラッチが前記入力信号を受信し、前記入力信号が論理ローである場合に、可変立ち上がり時間制御入力を供給するステップと、
    前記立ち下がり時間制御入力の関数として、前記バッファ回路に対する可変立ち下がり時間プログラマブル制御源（ＦＴＰＣＳ）信号をプログラミングするためのＦＴＰＣＳを設けるステップと、
    前記立ち上がり時間制御入力の関数として、前記バッファ回路に対する可変立ち上がり時間プログラマブル制御源（ＲＴＰＣＳ）信号をプログラミングするためのＲＴＰＣＳを設けるステップと、
    前記バッファ回路が、前記可変ＦＴＰＣＳ信号の関数として、前記入力信号立ち下がり時間と前記出力信号立ち下がり時間との間の立ち下がり時間遅延を前記バッファ出力信号に与える、ステップと、
    前記バッファ回路が、前記可変ＲＴＰＣＳ信号の関数として、前記入力信号立ち上がり時間と前記出力信号立ち上がり時間との間の立ち上がり時間遅延を前記バッファ出力信号に与える、ステップと、
    を備える、方法。
  2. 前記バッファ回路は第１のインバータおよび第２のインバータを含む、請求項１に記載の方法。
  3. 第１のインバータおよび第２のインバータを前記バッファ回路に設けるステップと、
    前記バッファ入力信号を中間ノードを介して受信する入力を有するように前記第１のインバータを設けるステップと、
    第２のインバータ入力に対する入力に応答して前記バッファ出力信号を発生するように第２のインバータ出力を設けるステップと、
    前記第２のインバータ入力に接続された第１のインバータ出力を有するように前記第１のインバータを設けるステップと、
    前記入力信号が論理ハイから論理ローに遷移して前記立ち下がり時間遅延を開始させる場合、前記ＦＴＰＣＳに応答するように前記第１のインバータを設けるステップと、
    前記入力信号が論理ローから論理ハイに遷移して前記立ち上がり時間遅延を開始させる場合、前記ＲＴＰＣＳに応答するように前記第１のインバータを設けるステップと、
    前記立ち下がり時間遅延の終了時に前記立ち下がりバッファ出力信号を開始し、立ち上がり時間遅延の終了時に前記立ち上がりバッファ出力信号を開始するように前記第２のインバータのトリガを発生するステップと、
    を含む、請求項１に記載の方法。
  4. 前記ノードと基準電位との間にコンデンサを接続するステップを含む、請求項３に記載の方法。
  5. 前記ノードと基準電位との間にコンデンサを接続するステップと、
    前記第２のインバータとしてシュミット・トリガ回路を設けるステップと、
    を含む、請求項３に記載の方法。
  6. 前記バッファ回路が、
    ａ．前記入力信号が論理ハイから論理ローに遷移した場合に前記ＦＴＰＣＳからの出力電流に応答し、
    ｂ．前記入力信号が論理ローから論理ハイに遷移した場合に前記ＲＴＰＣＳを介した出力電流に応答する、
    ように設けられるステップを含む、請求項３に記載の方法。
  7. 第１の制御ワードを前記第１のラッチに供給し、このラッチは次いで第１の可変制御信号を前記ＦＴＰＣＳに供給するステップと、
    第２の制御ワードを前記第２のラッチに供給し、このラッチは次いで第２の可変制御信号を前記ＲＴＰＣＳに供給するステップと、
    を含む、請求項３に記載の方法。
  8. 前記ＦＴＰＣＳにＦＥＴフィンガを設けるステップであって、各フィンガは前記第１のラッチにおいてレジスタからの出力によって制御される、ステップと、
    前記ＲＴＰＣＳにＦＥＴフィンガを設けるステップであって、各フィンガは対応するラッチにおいてレジスタからの出力によって制御される、ステップと、
    を含む、請求項７に記載の方法。
  9. 前記ＦＴＰＣＳおよび前記ＲＴＰＣＳにおいて電流ミラー回路を設けるステップと、
    第１の制御ワードを第１のラッチに供給し、このラッチは次いで第１の可変制御信号を前記ＦＴＰＣＳに供給する、ステップと、
    第２の制御ワードを第２のラッチに供給し、このラッチは次いで第２の可変制御信号を前記ＲＴＰＣＳに供給する、ステップと、
    前記ＦＴＰＣＳにＦＥＴフィンガを設けるステップであって、各フィンガは前記第１のラッチにおいてレジスタからの出力によって制御される、ステップと、
    前記ＲＴＰＣＳにＦＥＴフィンガを設けるステップであって、各フィンガは対応するラッチにおいてレジスタからの出力によって制御される、ステップと、
    を含む、請求項３に記載の方法。
  10. 前記ノードと基準電位との間にコンデンサを接続するステップを含む、請求項９に記載の方法。
  11. 前記ノードと基準電位との間にコンデンサを接続するステップと、
    前記第２のインバータとしてシュミット・トリガ回路を設けるステップと、
    を含む、請求項９に記載の方法。
  12. 前記ＦＴＰＣＳおよび前記ＲＴＰＣＳにおいて電流ミラー回路を設けるステップを含む、請求項９に記載の方法。
  13. 第１の制御ワードを第１のラッチに供給し、このラッチは次いで第１の可変制御信号を前記ＦＴＰＣＳに供給する、ステップと、
    第２の制御ワードを第２のラッチに供給し、このラッチは次いで第２の可変制御信号を前記ＲＴＰＣＳに供給する、ステップと、
    を含む、請求項９に記載の方法。
  14. 前記ＦＴＰＣＳにＦＥＴフィンガを設けるステップであって、各フィンガは前記第１のラッチにおいてレジスタからの出力によって制御される、ステップと、
    前記ＲＴＰＣＳにおいてＦＥＴフィンガを設けるステップであって、各フィンガは対応するラッチにおいてレジスタからの出力によって制御される、ステップと、
    を含む、請求項１３に記載の方法。
  15. プログラマブル遅延ユニットにおいてデュアル・エッジ・プログラミングを提供する方法であって、
    バッファ回路に、信号入力、信号出力、ＰＳＰＣ接続ライン、およびＮＳＰＣ接続ラインを供給するステップと、
    Ｐ側プログラマブル電流（ＰＳＰＣ）入力と、前記ＰＳＰＣ接続ラインを介して前記バッファに接続されたＰＳＰＣ電流ラインとを有するＰＳＰＣ源を設けるステップと、
    前記入力信号、Ｎ側（ＮＳ）制御ワードおよびＮ側書き込み信号の入力を受信し、前記Ｎ側制御ワードの関数であるＮ側切り替え信号の出力を送信するように構成されたＮ側ラッチを設けるステップと、
    前記ＮＳラッチが、前記入力信号が論理ハイである場合に、前記Ｎ側制御ワードの関数であるＮ側切り替え信号の出力を供給し、前記Ｎ側切り替え信号の出力は前記ＮＳＰＣ源の前記入力に供給される、ステップと、
    Ｎ側プログラマブル電流（ＮＳＰＣ）源入力と、前記ＮＳＰＣ接続ラインを介して前記バッファに接続されたＮＳＰＣ電流ラインとを有するＮＳＰＣ源を設けるステップと、
    前記入力信号、Ｐ側（ＰＳ）制御ワードおよびＰ側書き込み信号の入力を受信し、前記Ｐ側制御ワードの関数であるＰ側切り替え信号の出力を送信するように構成されたＰ側ラッチを設けるステップと、
    前記ＰＳラッチが、前記入力信号が論理ローである場合に、前記Ｐ側制御ワードの関数であるＰ側切り替え信号の出力を供給し、前記Ｐ側切り替え信号の前記出力は前記ＰＳＰＣ源の前記入力に供給される、ステップと、
    を備える、方法。
  16. 前記バッファ回路は第１のインバータおよび第２のインバータを含む、請求項１に記載の方法。
  17. 第１のインバータおよび第２のインバータを前記バッファ回路に設けるステップであって、各インバータは入力および出力を有し、前記第１のインバータは第１の入力および第１の出力を有し、前記第２のインバータは第２の入力および第２の出力を有する、ステップと、
    前記入力信号が論理ハイから論理ローに遷移して前記ＰＳＰＣ源と前記第１の出力との間を接続する場合、前記ＰＳＰＣ源に応答するように前記第１のインバータを設けるステップと、
    前記入力信号が論理ローから論理ハイに遷移して前記ＮＳＰＣ源と前記第１の出力との間を接続する場合、前記ＮＳＰＣ源に応答するように前記第１のインバータを設けるステップと、
    前記第１のインバータの前記第１の出力を、前記第２のインバータの前記第２の入力に接続されたノードに接続するステップと、
    前記第２のインバータが、前記第２のインバータから、前記第２の出力において前記出力信号を供給する、ステップと、
    を含む、請求項１５に記載の方法。
  18. 前記第１のインバータにおいてＰＭＯＳ ＦＥＴおよびＮＭＯＳ ＦＥＴを設けるステップであって、それらのソース・ドレイン回路の第１の端部は前記第１のインバータの前記出力に接続されている、ステップと、
    前記第１のインバータに対する前記入力を、前記ＰＭＯＳ ＦＥＴおよび前記ＮＭＯＳ ＦＥＴのゲート電極に接続するステップと、
    を含む、請求項１５に記載の方法。
  19. 前記ＰＭＯＳ ＦＥＴおよび前記ＮＭＯＳ ＦＥＴの前記ソース・ドレイン回路の対向端部を、前記ＰＳＰＣ源および前記ＮＳＰＣ源の出力に接続するステップを含む、請求項１８に記載の方法。
  20. デュアル・エッジ・プログラマブル遅延回路であって、
    バッファ入力信号を受信するように構成されたバッファ回路であって、前記バッファ入力信号は入力信号立ち下がり時間で立ち下がり、前記バッファ入力信号は入力信号立ち上がり時間で立ち上がる、バッファ回路と、
    前記バッファ回路が、出力信号立ち下がり時間で立ち下がりバッファ出力信号を供給し、出力信号立ち上がり時間で立ち上がりバッファ出力信号を供給し、
    前記入力信号を受信し、前記入力信号が論理ハイである場合に、可変立ち上がり時間制御入力を供給する第１のラッチと、
    前記入力信号を受信し、前記入力信号が論理ローである場合に、可変立ち下がり時間制御入力を供給する第２のラッチと、
    前記立ち下がり時間制御入力の関数として、前記バッファ回路に対する可変立ち下がり時間プログラマブル制御源（ＦＴＰＣＳ）信号をプログラミングするためのＦＴＰＣＳと、
    前記立ち上がり時間制御入力信号の関数として、前記バッファ回路に対する可変立ち上がり時間プログラマブル制御源（ＲＴＰＣＳ）信号をプログラミングするためのＲＴＰＣＳと、
    を備え、
    前記バッファ回路が、前記可変ＦＴＰＣＳ信号の関数として、前記入力信号立ち下がり時間と前記出力信号立ち下がり時間との間の立ち下がり時間遅延を前記バッファ出力信号に与え、
    前記バッファ回路が、前記可変ＲＴＰＣＳ信号の関数として、前記入力信号立ち上がり時間と前記出力信号立ち上がり時間との間の立ち上がり時間遅延を前記バッファ出力信号に与える、デュアル・エッジ・プログラマブル遅延ユニット。
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