JPH06204823A - 補償回路と遅延を補償する方法 - Google Patents
補償回路と遅延を補償する方法Info
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Abstract
号の遅延を制御する。 【構成】 補償回路10を説明した。回路は、遅延に変
化を生じさせる少なくとも1つのパラメータに敏感な遅
延を持つ遅延素子18を含む制御回路と、補償駆動回路
16とを有する。補償駆動回路が、制御回路14に結合
された制御入力B及び入力回路12に結合された信号入
力Cを有する。補償駆動回路16の出力信号OUTの遅
延が、パラメータの変化に応答して出力信号OUTの遅
延を修正する制御回路14によって、部分的に制御され
る。この他の方式及び方法及び種々の変形も説明した。
Description
特に遅延補償回路に関する。
号の伝搬に遅延を導入するか、又は或る信号の切換え時
間を遅くすることが必要である。例えば、入力信号の間
のスキュー(不揃い)があってもよい様にする為に入力
回路に遅延を導入することがあり、或いは出力バッファ
の様な大形駆動器に対する入力の変化を遅くして、供給
電圧に影響を与える様な突然の電流変化を小さくするこ
とがある。
度又は供給電圧の様なパラメータの或る範囲に亘って動
作しなければならないので、変化の速度がこう云うパラ
メータと共に変化する。この時、故意に導入した遅延
が、最も速い応答を生ずる可変のパラメータの値に対し
て適切である様に設計されたとすると、故意に導入した
遅延は、最も遅い応答を生ずる様な可変のパラメータの
値に対しては過大になる。従って、こう云う問題のどれ
か又は全てを解決する様な改良が現在では望ましい。
に利点は明白であろうし、一部分は以下の説明から明ら
かになろう。この発明は、遅延補償回路となる装置及び
その方法を提供することによって、こう云う目的と利点
を達成する。
は、(温度、供給電圧及びトランジスタのゲート長の内
の1つ又は更に多くと云う様な)遅延に変化を招く少な
くとも1つのパラメータに敏感な遅延を持つ遅延素子を
含む制御回路を有する。回路は補償駆動回路をも含む。
補償駆動回路は制御入力が制御回路に結合され、信号入
力が入力回路に結合されている。補償駆動回路の出力信
号の遅延が制御回路によって部分的に制御される。この
制御回路が、パラメータの変化に応答して、出力信号の
遅延を修正する。
及び補償素子で構成される。例えば、補償素子は分流ト
ランジスタ又はトランジスタと並列の抵抗の様な付加素
子であってよい。別の例では、補償素子はブースト・ト
ランジスタで構成される。更に別の例では、補償素子
は、直列に結合された第1及び第2のトランジスタで構
成され、第1のトランジスタが制御回路によって制御さ
れ、第2のトランジスタが入力信号によって制御され
る。更に別の例では、補償素子が3状態駆動器で構成さ
れる。
成することができる。制御回路はパルス発生器で構成す
ることができる。一例では、パルス発生器が、パラメー
タに敏感な遅延を有する遅延素子と、ナンド・ゲート又
はノア・ゲートの様な論理ゲートとで構成される。別の
例では、パルス発生器は第1の遅延を持つ第1の遅延素
子と、第2の遅延(第2の遅延は第1の遅延よりもパラ
メータに一層敏感である)を持つ第2の遅延素子と、論
理素子とで構成される。
この回路は、温度、供給電圧又はゲート長の様に遅延に
変化を招く少なくとも1つのパラメータに敏感な遅延を
有する遅延回路を含む。パルス発生回路が入力信号に結
合される。パルス発生回路によって発生されるパルスの
長さが、パラメータによって生ずる遅延の変化に対応す
る。駆動回路の制御入力がパルス発生回路に結合され、
信号入力が遅延回路に結合される。駆動回路の出力の遅
延が発生されたパルスの長さによって部分的に制御され
る。
明する。この場合、遅延は、ゲート長、供給電圧又は温
度の様な少なくとも1つのパラメータの為に変化する。
第1の入力信号を駆動回路に結合し、第2の入力信号を
パルス発生回路に結合する。パルス発生回路によって発
生される出力パルスの幅が、駆動回路の遅延の長さに比
例する。この出力パルスが駆動回路の制御入力として供
給され、駆動回路の信号出力の遅延が出力パルスの幅に
よって制御される様にする。
タの影響を補償する回路を説明する。この補償回路は、
パラメータに敏感な遅延回路又は素子を含み、1次回路
の或る部分で駆動電流又は負荷を制御することによっ
て、補償が行なわれる。一実施例では、補償回路がパル
ス発生回路を含み、発生されるパルスの持続時間が遅延
回路又は素子の遅延に影響され、制御される負荷又は駆
動電流はパルスの持続時間によって影響される。別の実
施例では、遅延回路又は素子が、負荷又は駆動電流を制
御する時の制御信号を遅延させる。遅延回路、負荷回路
及び駆動回路又は素子の若干の例を説明する。
ータに敏感な遅延回路又は素子を使って負荷又は駆動回
路又は素子を制御して、或る1次回路に対するパラメー
タの影響を補償することである。遅延素子はパルス発生
回路に使うことができるが、そうする必要はない(例え
ば図17及び18参照)。
から高への変化又はその両方を持つ信号を補償すること
ができる。この装置は、メモリ・アレイにある様な駆動
回路の入力として使ったり、或いは一定の幅を持つパル
スを作る為に使うことができる。
でも、一定の反復性のある遅延を持つ遅延回路が得られ
ることである。この発明の上に述べた特徴は、以下図面
について説明する所から更に明らかに理解されよう。図
面全体に亘り、特に断らない限り、対応する部分には同
じ参照数字及び記号を用いている。
い方をこれから詳しく説明する。然し、この発明は広い
範囲の種々の具体的な場合に実施することができる非常
に応用性のある発明概念を提供することを承知された
い。具体的に説明する実施例は、この発明を構成し、使
う具体的な方法の例に過ぎず、この発明の範囲を制限す
るものではない。
ましい実施例のブロック図を最初に説明してから、回路
の動作を例示する為に時間線図を説明する。その後、各
々の部品の幾つかの例を示すと共に、変形を説明する。
その後、素子の組合せを簡単に説明してから、幾つかの
別の実施例を説明する。最後に、この発明を使う2つの
用例によって全体的な要約を述べる。
変化に比較的影響されない入力の高から低への変化に対
する遅延を作ることである。(低から高への変化を持つ
信号並びに両方の変化を持つ信号も補償することができ
る。)その考えは、高から低への入力の変化があった時
にパルスを発生するパルス発生器を設け、このパルスが
1次遅延回路にある節に対する余分の負荷をターンオフ
する(又は余分の駆動を加える)様にすることである。
変化が遅ければ遅い程、パルスが一層長く、従って余分
の負荷がターンオフされる(又は余分の駆動がターンオ
ンされる)時間が一層長い。この考えを使って、供給電
圧、温度又はゲート長の様なパラメータの変化を補償す
ることができる。この考えはこれから図面について説明
する所から更によく理解されよう。
の遅延回路10が略図で示されている。遅延回路10が
遅延部分12とパルス発生回路14とを持ち、その両方
に入力信号INが供給される。パルス発生回路14の出
力が、遅延部分12の出力と出力信号OUTの間に結合
された補償駆動回路16の制御入力に結合される。遅延
回路12、パルス発生回路14及び駆動回路16の具体
的な詳細は後で説明する。
14は制御回路と見做すことができ、遅延回路12及び
駆動回路16は補償駆動回路と見做すことができる。或
る場合には、遅延回路12は実際には遅延無し、即ち短
絡部であってよい。
されている。パルス発生回路14が反転付きの敏感な遅
延部分18とオア・ゲート20とを持ち、これらが高か
ら低への変化に応答するパルス発生器となる様に接続さ
れている。敏感な遅延部分18は、そのパラメータによ
る遅延の変化を制御しようとするパラメータ(例えば、
供給電圧、温度又はゲート長)に敏感である様に設計さ
れている。
施例では、制御信号CNTRLがパルス発生器214の
入力に結合される。パルス発生器の出力が駆動回路21
6の制御入力に結合される。駆動回路216の出力が補
償しようとする信号と出力節の間に結合される。言い換
えれば、入力信号INが補償されずに回路210に入
り、これに対して出力信号OUTは補償されている。こ
の実施例では、パルス発生器214は制御回路と見做す
ことができ、駆動回路216は補償駆動回路と見做すこ
とができる。
12が短絡部で図2の入力CNTRL及びINが一緒に
結合されていれば、同じになる。
変化するパラメータを持つ2つの場合に対する入力パル
スの例としての時間線図を示す図3a及び3bを参照す
れば、よく理解されよう。例えば、図3aに示す場合、
供給電圧が、図3bに示す場合より低いとする。勿論、
理想的な場合、供給電圧は常に一定である。然し、実際
の場合にはそうならない。更に、1個の集積回路が、相
異なる供給電圧を持つ幾つものシステム様に設計される
ことがある。
UTの速度が、可変のパラメータの変化にどの様に応答
するかを制御することである。図3では、出力信号OU
Tは、両方の場合に同じ時刻に高の値に達する。この他
の用例では、補償をこれより大きく又は小さくすること
が必要になることがある。
信号A(即ち、敏感な遅延回路18の出力)は、入力信
号INを反転して遅延したものである。信号Aの遅延
は、それが、回路12の遅延を変化させる原因とするパ
ラメータ、例えば、供給電圧、温度及び/又はゲート長
に特に敏感になるように設計される。その感度が、補償
の程度を決定する設計パラメータの1つである。
ア・ゲート20の出力は低である。これが信号Bとして
示されている。信号Bが低である時、駆動回路16は、
負荷が減少する為又は駆動が強くなる為の何れかの理由
で、出力OUTを高に更に強く駆動する。駆動回路16
の補償部分が作用する時間の長さ、即ち、パルスBの長
さが、パラメータに敏感な遅延回路12に直接的に関係
する。言い換えれば、入力パルスINと補償遅延回路1
2の出力との間の遅延が一層長ければ、信号Bのパルス
は一層長くなる。これが図3a及び3bに示されてお
り、低い供給電圧の場合の遅延Da は、高い供給電圧の
場合の遅延Db より一層長い。こうして、電源電圧(又
は温度又はゲート長)の様な変化する外部パラメータが
あっても、出力信号OUTの遅延を再現性を持つ様に制
御することができる。この例では、出力信号OUTは、
両方の場合に、略時刻T1 に高の値に達する。言い換え
れば、始めの目的が達成された。
OUTが、そこでの低から高への変化の遅延を一定に保
とうとする「遅い」節であると云うことである。パルス
発生器Cからの負のパルスが駆動回路の補償部分を制御
する。補償遅延素子18の設計の条件は、パルスが大
体、補償する可変パラメータの遅い「隅」にある節Dの
変化時間を包み込み、一層速いパラメータの組合せで
は、この変化時間を完全に包み込まないことである。
幾つかの変形414(514)が考えられる。こう云う
例では、敏感な遅延部分418(518)が、インバー
タ22の直列接続のチェーンとして示されている。次に
図6について、特定の敏感な遅延回路を更に詳しく説明
する。
出力は、入力信号IN及び敏感な遅延部分418の出力
Aの両方が低である時に高になり、この結果、入力が高
から低に変化する時に、Bにパルスが出る。言い換えれ
ば、高から低への変化が補償され、駆動回路16の補償
部分は、その入力が高である時に作用する。
の出力は、入力信号IN及び敏感な遅延部分418の出
力Aの両方が高である時に低であり、この結果、入力が
高から低に変化する時にBにパルスが出る。言い換えれ
ば、低から高への変化が補償され、駆動回路16の補償
部分は、その入力が低である時に作用する。当業者であ
れば明らかな様に、どう云う変化(高から低か又は低か
ら高か)であるか並びにいつ駆動回路16を動するかの
この他の組合せに対して、この他の論理ゲートを使うこ
とができる。
8が図6aに示されている。この回路は直列に結合され
た3つのCMOSインバータ622を含む。3つのイン
バータを示したが、任意の奇数個のインバータを使うこ
とができる。Pチャンネル形トランジスタのドレインが
供給電圧(例えばVDD=5V)に抵抗R1 を介して結合
される。同様に、Nチャンネル形トランジスタのドレイ
ンが抵抗R2 を介して基準電圧(例えばアース又は0ボ
ルト)に結合される。好ましい実施例では、抵抗R1 ,
R2 は正の温度係数を有する。更に、トランジスタのゲ
ート長が、遅延回路12並びに/又は駆動回路16にあ
るトランジスタのゲート長よりも短かくてもよい。こう
云う因子が、温度及びゲート長の変動を補償する助けに
なる。
R2 をダイオードD1 ,D2 に置換えることができる。
これらのダイオードは、電流が供給電圧からインバータ
に流れ、インバータから基準電圧へ流れる様に構成され
ている。この例は、供給電圧及び温度の変動の補償をす
る。
て、遅延回路18の遅延を調節する為にこの他の素子を
使うことができる。遅延素子18に対する条件は、それ
から得られるパルスがパラメータ空間の遅い隅では十分
長く、速い隅では十分短かいことである。十分短かく並
びに十分長くと云うのは、出力にその結果生ずる変化が
希望する通りになる様に、補償される節の変化時間に対
して云う。遅い隅で相対的に遅く、速い隅で相対的に速
い遅延にすると云う条件は、一般的にはその反対よりも
設計が一層容易な問題である。この設計の問題は、制御
パルスを変化に対して長く又は短かくする余裕を持たせ
る為に、補償される節に比較的遅い変化を持たせること
によって容易になる。Ldi/dtを制限する必要のあ
る大形駆動器を制御する節では一般的にそうである。入
力のスキューに対するゆとりと合せると云う様に、わざ
と遅延を導入すべき場合にも、そうすることができる。
あるN及びPチャンネル形装置に最小のゲート長並びに
最小よりも長いゲート長を選択的に使うことは、ゲート
長の変動に対して、パルス幅に対する所望の効果(例え
ば、立上り又は立下りの入力変化に対して一層長い又は
一層短かい)を作る様に選ぶことができる。
パラメータの変化に対して一層敏感にする他に、補償さ
れる節に対する1次入力をそれ程敏感でなくすることも
可能である。例えば、図1aで、ゲート長が問題のパラ
メータである場合、節Cを駆動する遅延部分12のトラ
ンジスタは、最小よりも長くすることができ、これに対
してパルス発生回路14及び駆動回路16のトランジス
タは最小にする。その時、ゲート長が全て減少すれば、
遅延部分12による節Cの駆動は増加するが、補償パル
スの変化がBに対して働く程大きくはない。遅延部分1
2を或る変化に対して比較的敏感でなくする方法として
は、負の温度係数を持つ抵抗、ミラー静電容量、ゲート
酸化物静電容量、及び最小よりも長いゲート長を使うこ
とが挙げられる。
り敏感に又はより敏感でなくするにも、できる限度があ
る。パルス補償が上に述べた様な意味のある効果を持つ
様にする為には、信号Bのパルスの変化は、補償される
遅延回路12の変化とは十分異なっていなければならな
い。一方はパラメータの変化に比較的影響されない様に
設計され、他方は比較的敏感である様に設計された2つ
の通路の遅延の差から、パルスを作り出すことにより、
感度を一層高くすることができる。1つの隅で、2つの
遅延が殆ど等しければ、遅延の差は、パラメータの変化
に非常に敏感になる。遅延の釣合いをとる隅を選ぶこと
により、この差は速い隅又は遅い隅の何れかで一層長く
なる様にすることができる。
18によって例示されている。この場合、遅い隅にある
パラメータに敏感でない遅延部分24及びパラメータに
敏感な遅延部分26が、ナンド・ゲート28の入力に結
合されている。追加の遅延の為、キャパシタ30が設け
られている。敏感な遅延部分26の遅延は、速い隅に於
ける敏感でない遅延部分24の遅延と釣合い、遅い隅で
は、敏感でない遅延部分24よりも遅い。その結果、速
い隅ではパルスが出ないが、遅い隅では高から低に向う
入力でパルスが出る。
速い隅よりも更に速い隅では、低から高への入力でもパ
ルスを発生する。これは実効的に、非常に速いパラメー
タで反対向きの「分流」(減速)を生ずる。これは問題
とならないことがあり、実際、望ましいことさえある。
そうでなくても、余分の論理回路(例えば図8に示す様
に、ナンド・ゲート28に結合され、遅延部分24,2
6と並列のインバータ32)を使うことができる。
対するパルス発生器になる。遅延は前に述べたものと同
じであり、ノア・ゲート34に入力される。この回路
は、速い隅での高から低に向う入力に対し、正に向うパ
ルスを発生する。これは、反対向きの入力の変化に対す
るものであって、反対の符号のパルスを発生することを
別とすれば、図9のナンド回路と同様である。
パラメータの変化に特に敏感なパルスを作る為に、2つ
の回路の遅延の差を利用する方法の例である。この他の
方式も可能である。例えば、或る回路が何れも異なる遅
延を持つ2つのパルスを発生することができる。この
後、これら2つのパルスを組合せて、2つのパルスの持
続時間の差に基づいてパルスを作り出すことができる。
かの実施例が示されている。これらの図は、遅延を補償
する為に考えられる2つの方法を例示している。1番目
の方法の考えは、パルスが出力節に対する余分の負荷を
ターンオフする場合、パルス発生器がパルスを発生する
様にすることである。これをこの明細書では分流方法と
呼ぶ。2番目の方法が、現在好ましい方法であるが、分
流トランジスタの代わりにブースト・トランジスタを使
う。この場合、1次遅延回路の余分の負荷を制御する代
わりに、パルス発生器からのパルスが1次遅延回路の余
分の駆動を制御する。
変化信号を補償する駆動回路が示されている。この回路
では、PMOSトランジスタ36のドレインが基準電圧
(例えばアース)に結合され、ソースがインバータ38
の出力に結合されている。インバータ38の入力が入力
信号C(これは図1aの遅延回路12からくる)に結合
される。制御信号B(即ち、パルス発生器14の出力)
がPMOSトランジスタ36のゲートに結合される。
生器14がパルスを供給している時)、PMOS分流ト
ランジスタ36はオフである。即ち、非導電である。分
流トランジスタ18がオフである時、出力節は一層速く
高に駆動される。分流トランジスタがオフである時間の
長さ(即ち、パルスBの長さ)が、パラメータに敏感な
遅延回路18に直接的な関係を持つ。こうして、出力信
号OUTの遅延は、電源電圧、温度又はゲート長の様な
変化する外部パラメータがあっても、再現性をもって制
御することができる。
れている。この実施例では、NMOSトランジスタ40
が分流トランジスタ36のソースと遅延節Cとの間の接
続部の途中に入っている。NMOSトランジスタ40の
ゲートが出力信号OUTの反転に結合されている。トラ
ンジスタ40は静止電力をターンオフする様に入ってい
る。
トランジスタ40は、トランジスタ18のドレインと節
Cの間に結合されたキャパシタ42に置換えられてい
る。キャパシタ42が直流電力の消費を防止する。
から高への変化に於ける遅延を補償する。高から低への
変化に対する追加の遅延を補償する別の実施例(図面に
示してない)も構成することができる。この回路は、P
MOSトランジスタ36をNMOSトランジスタに置換
え、NMOSトランジスタをアースではなく、供給電圧
に結合することを別とすれば、図10の回路と同一であ
る。高から低への変化を補償する回路の動作は、全ての
電圧の極性を反転するが、図10の回路の動作と同様で
ある。例えば、低から高への変化に対してNチャンネル
形トランジスタを使うこと、又は高から低への変化に対
してPチャンネル形トランジスタを使うことと云う様な
この他の形式も可能である。
の一例が図12に示されている。図示の様に、NMOS
トランジスタ44のソースが基準電圧に結合され、その
ドレインが入力信号C(これは図1aの遅延回路12か
らくる)に結合される。制御信号B(即ち、パルス発生
器14の出力)がNMOSトランジスタ44のゲートに
結合される。インバータ38が駆動器の入力と出力の間
に設けられている。
は、パルスAが高である時にオンである、即ち節Cをア
ースに導電結合する。この場合も、パラメータに敏感な
回路18の遅延が長くなるにつれて、パルスAのパルス
幅が一層長くなり、従って、ブースト・トランジスタ4
4は一層長い間オンになり、それが節Cの遅延を一定に
保つ助けになる。
図10に示した回路を前に述べた様に変更したのと同様
に変更することができる。言い換えれば、低から高への
変化を補償する為、アースに結合されたNMOSブース
ト・トランジスタ44を電源電圧に結合されたPMOS
ブースト・トランジスタ(図に示してない)に置換え
る。この場合も、低から高への変化を補償する回路の動
作は、全ての電圧の極性を反転するが、図12の回路の
動作と同様である。更に、前に述べた様に、直流電力の
消費を防止する素子を設けることもできる。
並列に接続された3状態駆動器を制御することである。
この方式の一実施例が図13に示されている。制御パル
スBの発生の仕方に応じて、駆動回路16を高から低
へ、低から高への変化又はその両方の何れかの補償の為
に用いる。
びインバータ54に結合される。インバータ46の出力
がNMOSトランジスタ48及びPMOSトランジスタ
50のソースに結合される。これらのトランジスタのド
レインが、インバータ54の出力と共に出力に結合され
る。制御信号BがNMOSトランジスタ48のゲート並
びに(インバータ52を介して)PMOSトランジスタ
50のゲートに結合される。
動によって、OUTの変化が促進される。他方、Bが低
である時、OUTの変化がインバータ54だけによって
駆動される。図13には完全相補形通過ゲートが示され
ているが、特に低から高へ又は高から低への変化だけに
対してブースト作用を望む場合、単純なNチャンネル形
又はPチャンネル形通過ゲートを使うことができる。
この形式では、入力信号CがPMOSトランジスタ60
及びNMOSトランジスタ62のゲートとインバータ6
6の入力とに結合されている。制御信号BがNMOSト
ランジスタ64のゲートに結合されると共に、インバー
タ58を介してPMOSトランジスタ58のゲートに結
合されている。
Nに応じて、高又は低の何れかに促進される。他方、B
が低である時、OUTの変化はインバータ66だけによ
って駆動される。一方の方向の変化だけに対する補償を
希望する場合、3状態駆動器の半分(即ち、PMOSト
ランジスタ58,60又はNMOSトランジスタ62,
64の何れか)だけが必要である。
子又は抵抗の様な負荷素子と並列又は直列の通過ゲート
の導電を制御することである。図14bは、通過ゲート
49,51が抵抗55と並列である実施例を示す。制御
パルスBが高である時、通過ゲートが導電し、OUTの
駆動の遅延が減少する。
して、補償回路の設計は、種々の素子を混ぜ合せ且つ釣
合いをとることによって行なうことができることを実証
した。著しい実験をしなくても、パルス発生器及び駆動
回路の種々の組合せを作って所望の回路を達成すること
ができる。図15及び16は考えられる多数の組合せの
中の2つだけを示す。
パルス発生器14と図11aに示した様な駆動回路とで
構成されている。この例では、遅延部分12が3つの直
列インバータを含んでいる。
なパルス発生器14と図12に示した様な駆動回路とで
構成されている。この例では、遅延部分12は2つの直
列インバータを含んでいる。
れている。この場合、遅延回路18の出力AがPMOS
ブースト・トランジスタ70のゲートに結合されてい
る。ブースト・トランジスタ70のソースが電源電圧に
結合される。この電圧は、例えば5Vであってよい。
トランジスタ72も含まれている。第1のブースト・ト
ランジスタ72はソースが第1のブースト・トランジス
タ70のドレインに結合され、そのドレインは出力節C
に結合されている。この実施例では、2つのトランジス
タ70,72は補償素子と見做すことができる。
する。高から低への変化入力に対して、IN及びAの両
方が低である時、即ち、パラメータに敏感な回路18の
遅延期間の間、両方のブースト・トランジスタ70,7
2が導電し、従って電源電圧が節Cに結合される。この
場合も、図示の実施例は、INからAまでの遅延と同じ
長さの期間に亘り、Cのブースト作用を行なう。
遅延に拡張することができる。図18に示す回路は図1
7に示す回路と同じ素子を含む他に、NMOSブースト
・トランジスタ76,78を含む。トランジスタ76が
節Cとトランジスタ78の間に結合され、トランジスタ
78がトランジスタ76と基準電圧、例えばアースとの
間に結合されている。トランジスタ76のゲートが入力
信号INに結合され、トランジスタ78のゲートが節A
に結合される。
に述べた様に高から低に変化するパルスに対するブース
ト作用をする。同様にブースト・トランジスタ76,7
8が、前に述べたのと同様に、低から高へ変化するパル
スに対してブースト作用をする。
には、パルス発生器部分18の遅延は、補償しようとす
る変化の1次駆動よりも、パラメータの変化に対して一
層敏感であるべきであることに注意されたい。例えば、
一層短かいゲート長の法がゲート長の変化に対して一層
敏感であり、(例えばダイオード降下によって)逓減し
た電圧を持つ回路の方が電圧変化に対して一層敏感であ
る。
が図19a及び19bに示されている。図19aの一般
的な実施例では、第1の入力信号IN1が補償駆動器に
印加される。第2の入力IN2がパルスBを作る遅延素
子を持つ制御回路に印加される。出力信号OUTが、パ
ルスBに関係する様にIN1を補償したものである。
INを作る為に入力信号を接続する様子を示している。
入力信号INは、例えば遅延部分又は単純に短絡部であ
ってよい任意の回路網に結合される。任意の回路網の出
力がこの後制御回路及び補償駆動器に入力されて、補償
された出力OUTを求める。
い方の内の2つの例を示すものである。図20は、補償
パルス発生器80を形成する為の用例である。この回路
では、入力INが高レベルから低レベルに変化する時に
は、いつでもパルスが発生される。遅延部分82にある
インバータの数を変えることができるが、補償駆動器が
反転形であると仮定すれば、偶数であるべきである。他
の実施例では、ノア・ゲート84を、例として挙げれ
ば、ナンド、アンド、オア又は排他的オアを含むこの他
の論理ゲートに置換えることができる。更に、遅延部分
82が反転形であってよく、遅延素子を持つ制御回路並
びに補償駆動器に対する種々の変更を用いることができ
る。
明の用例が示されている。この例は、出力付能信号OE
が、データが有効になるタイミングと同期していること
を前提としている。この場合、出力駆動器の駆動の変化
を補償する為に、補償駆動器を過剰補償すること、即
ち、遅い隅では速い隅よりも一層速く補償することが望
ましいことがある。
が、この説明はこの発明を制約するものと解してはなら
ない。図示の実施例の種々の変更並びに組合せと、この
発明のその他の実施例は、以上の説明から当業者に明ら
かであろう。従って、特許請求の範囲は、この様な全て
の変更又は実施例を包括するものであることを承知され
たい。
の実施態様を有する。 (1)遅延に変化を招く少なくとも1つのパラメータに
敏感な遅延を有する遅延素子を含む制御回路と、制御入
力が前記制御回路に結合されていると共に信号入力が入
力回路に結合されている補償駆動回路とを有し、該補償
駆動回路の出力信号の遅延が前記制御回路によって部分
的に制御されることにより、前記少なくとも1つのパラ
メータの変化に応答して、前記出力信号の遅延を修正す
る補償回路。
て、補償駆動器が1次駆動器及び補償素子で構成され、
該補償素子が制御回路からの少なくとも1つの入力を持
つ補償回路。
て、補償素子が負荷素子である補償回路。
て、負荷素子が分流トランジスタで構成される補償回
路。
荷素子がトランジスタと並列の抵抗で構成される補償回
路。
て、補償素子がブースト・トランジスタである補償回
路。
て、補償素子が直列に結合された第1及び第2のトラン
ジスタを有し、第1のトランジスタは制御回路によって
制御され、第2のトランジスタが入力信号によって制御
される補償回路。
て、補償素子が3状態駆動器で構成される補償回路。
て、入力回路が遅延素子を有する補償回路。
て、入力回路が短絡部で構成される補償回路。
て、制御回路がパルス発生器で構成される補償回路。
於て、パルス発生器が少なくとも1つのパラメータに敏
感な遅延を持つ遅延素子と、論理ゲートとを有し、遅延
素子の入力が論理ゲートの第1の入力に結合され、遅延
素子の出力が論理ゲートの第2の入力に結合される補償
回路。
於て、遅延素子が複数個の直列結合のインバータで構成
される補償回路。
於て、論理ゲートがナンド・ゲート又はノア・ゲートで
構成される補償回路。
於て、パルス発生器が、第1の遅延を持つ第1の遅延素
子と、第2の遅延を持つ第2の遅延素子と、論理素子と
で構成され、第2の遅延は前記第1の遅延よりも前記少
なくとも1つのパラメータに対して一層敏感であり、前
記第1の遅延素子の出力及び前記第2の遅延素子の出力
が論理ゲートに結合されている補償回路。
て、補償駆動回路がトランジスタ及びインバータで構成
されていて、両者は、制御入力がトランジスタのゲート
に結合され、信号入力がインバータの入力に結合される
様に接続されている補償回路。
て、少なくとも1つのパラメータが、温度、供給電圧及
びトランジスタのゲート長の内の1つ又は更に多くであ
る補償回路。
メータによって変化する様な駆動回路の遅延を補償する
方法に於て、前記駆動回路に第1の入力信号を結合し、
パルス発生回路に第2の入力信号を結合し、該パルス発
生回路の出力パルスの幅が前記駆動回路の遅延の長さに
比例する様にし、前記出力パルスを前記駆動回路の制御
入力に供給して、該駆動回路からの信号出力の遅延が前
記出力パルスの幅によって制御する様にする工程を含む
回路。
て、少なくとも1つのパラメータが温度、供給電圧及び
トランジスタのゲート長の内の1つ又は更に多くである
方法。
て、第1の入力信号の高から低への変化の遅延を補償す
る方法。
て、第1の入力信号の高から低への変化の遅延を補償す
る方法。
て、第1の入力信号の高から低への変化の遅延及び第1
の入力信号の低から高への変化の遅延を補償する方法。
て、第1の入力信号が第2の入力信号を含む方法。
は、遅延に変化を生じさせる少なくとも1つのパラメー
タに敏感な遅延を持つ遅延素子18を含む制御回路と、
補償駆動回路16とを有する。補償駆動回路が、制御回
路14に結合された制御入力B及び入力回路12に結合
された信号入力Cを有する。補償駆動回路16の出力信
号OUTの遅延が、パラメータの変化に応答して出力信
号OUTの遅延を修正する制御回路14によって、部分
的に制御される。この他の方式及び方法及び種々の変形
も説明した。
図。
路をどの様に組合せることができるかを示す例を示す略
図。
路をどの様に組合せることができるかを示す例を示す略
図。
Claims (2)
- 【請求項1】 遅延に変化を招く少なくとも1つのパラ
メータに敏感な遅延を有する遅延素子を含む制御回路
と、制御入力が前記制御回路に結合されていると共に信
号入力が入力回路に結合されている補償駆動回路とを有
し、該補償駆動回路の出力信号の遅延が前記制御回路に
よって部分的に制御されることにより、前記少なくとも
1つのパラメータの変化に応答して、前記出力信号の遅
延を修正する補償回路。 - 【請求項2】 その遅延が少なくとも1つのパラメータ
によって変化する様な駆動回路の遅延を補償する方法に
於て、前記駆動回路に第1の入力信号を結合し、パルス
発生回路に第2の入力信号を結合し、該パルス発生回路
の出力パルスの幅が前記駆動回路の遅延の長さに比例す
る様にし、前記出力パルスを前記駆動回路の制御入力に
供給して、該駆動回路からの信号出力の遅延が前記出力
パルスの幅によって制御される様にする工程を含む方
法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US80700691A | 1991-12-13 | 1991-12-13 | |
US807006 | 1991-12-13 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06204823A true JPH06204823A (ja) | 1994-07-22 |
JP3605122B2 JP3605122B2 (ja) | 2004-12-22 |
Family
ID=25195358
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33198992A Expired - Fee Related JP3605122B2 (ja) | 1991-12-13 | 1992-12-11 | 補償回路と遅延を補償する方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5600274A (ja) |
JP (1) | JP3605122B2 (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0150160B1 (ko) * | 1995-07-19 | 1998-10-15 | 김광호 | 버스라인의 로딩보상회로를 구비하는 반도체장치 |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
1992
- 1992-12-11 JP JP33198992A patent/JP3605122B2/ja not_active Expired - Fee Related
- 1992-12-17 US US07/993,502 patent/US5600274A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5600274A (en) | 1997-02-04 |
JP3605122B2 (ja) | 2004-12-22 |
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Legal Events
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---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040806 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041001 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081008 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091008 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091008 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101008 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111008 Year of fee payment: 7 |
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