KR100304970B1 - 인버터 회로 - Google Patents
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Abstract
본 발명은 인버터 회로에 관한 것으로, VCC의 변화에 따라 선택적으로 커팅 또는 언커팅 신호를 발생하는 제 1, 2 퓨즈 블록, 상기 제 1 퓨즈 블록의 출력신호에 의해 선택적으로 스위치 온/오프되는 제 1, 2 전달 게이트, 상기 제 2 퓨즈 블록의 출력신호에 의해 선택적으로 스위치 온/오프되는 제 3, 4 전달 게이트, 입력 신호를 입력받는 제 1 인버터 지연 체인, 상기 제 1 , 2 전달 게이트의 출력을 선택적으로 입력받는 제 2 인버터 지연 체인, 상기 제 3 , 4 전달 게이트의 출력을 선택적으로 입력받는 제 3 인버터 지연 체인을 포함하여 구성된다.
Description
본 발명은 반도체 회로에 관한 것으로, 특히 비슷한 지연 시간을 갖는 인버터 회로에 관한 것이다.
일반적으로 CMOS 인버터는 PMOS의 소오스단을 VCC에 연결하고 드레인을 NMOS의 드레인과 연결하여 출력에 연결하며, NMOS의 소오스는 접지에 연결하고 NMOS와 PMOS의 게이트는 공통으로 입력단자에 접속한다.
그리고 입력이 VCC이면 NMOS의 게이트가 스트롱 인버전(strong inversion)되어 NMOS가 턴온되며 출력단자가 접지와 쇼트, 즉 0V가 된다.
이 때 PMOS의 게이트 전압은 0V가 되어 전류가 흐르지 못한다.
한편 입력전압이 0V이면 PMOS의 게이트-소오스 전압은 -VCC가 되므로 턴온되어 출력을 VCC와 쇼트시키고 이 때 NMOS는 오프되어 방전 경로가 끊어지므로 VCC가 출력된다.
이 때 NMOS의 게이트전압은 스레스홀드(threshold)를 넘지 못하여 오프 상태로 되어 전류를 흘리지 못한다.
그리고 로직 스윙(logic swing)이 레일 투 레일(rail to rail)이어서 노이즈 마진이 좋으며 바디 효과가 없고 VCC를 최소 VTH+VTP까지 낮출 수 있는 장점이 있다.
한편 CMOS 전달 게이트(TG)는 로우 신호와 하이 신호를 변형시키지 않고 정확하게 전달하는 특성을 갖고 있다.
이하 첨부도면을 참조하여 종래기술에 따른 인버터 회로에 대해 설명하면 다음과 같다.
도 1 은 종래기술에 따른 인버터 회로를 나타낸 도면으로서, 종래기술에 따른 인버터 회로는 다수개의 인버터(Inv1~Inv6)를 직렬 연결하여 각 인버터에 의해 발생되는 지연 시간(delay time)을 이용한다.
즉 종래기술에 따른 인버터 회로는 특정 신호에 지연을 주기 위해 각 인버터들을 직렬로 연결함으로써, MOSFET의 채널 길이 및 폭(W/L) 비율을 작게 하여 큰지연 시간(high delay time)을 얻는다.
이러한 MOSFET의 채널 길이/폭(W/L)비는 크기비(aspect ratio)라 불리고, MOSFET 채널 영역의 저항 성분을 결정하는 요소이므로 MOSFET의 특성을 결정짓는 중요한 요소로 작용한다.
그러나 상기와 같은 종래 기술에 따른 인버터 회로는 VCC의 변화에 따라 각 인버터 체인의 지연 시간이 큰 값으로 변하기 때문에, 낮은 VCC와 높은 VCC에서 동작하는 메모리 소자에 있어서 신호들간의 마진(margin)을 확보하기 어려운 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 퓨즈 블록과 전달 게이트를 이용하여 각 인버터 체인의 지연 시간(same delay time)이 비슷하도록 한 인버터 회로를 제공하는데 그 목적이 있다.
도 1 은 종래기술의 인버터 회로
도 2 는 본 발명의 실시예에 따른 인버터 회로
도면의 주요 부분에 대한 부호의 설명
10 : 제 1 퓨즈 블록 11 : 제 2 퓨즈 블록
12 : 제 1 전달 게이트 13 : 제 2 전달 게이트
14 : 제 3 전달 게이트 15 : 제 4 전달 게이트
16 : 제 1 인버터 지연 체인 17 : 제 2 인버터 지연 체인
18 : 제 3 인버터 지연 체인 19,20 : PMOS 캐패시터
상기의 목적을 달성하기 위한 본 발명의 실시예에 따른 인버터 회로는 VCC의 변화에 따라 선택적으로 커팅 또는 언커팅 신호를 발생하는 제 1, 2 퓨즈 블록, 상기 제 1 퓨즈 블록의 출력신호에 의해 선택적으로 스위치 온/오프되는 제 1, 2 전달 게이트, 상기 제 2 퓨즈 블록의 출력신호에 의해 선택적으로 스위치 온/오프되는 제 3, 4 전달 게이트, 입력 신호를 입력받는 제 1 인버터 지연 체인, 상기 제 1 , 2 전달 게이트의 출력을 선택적으로 입력받는 제 2 인버터 지연 체인, 상기 제3 , 4 전달 게이트의 출력을 선택적으로 입력받는 제 3 인버터 지연 체인을 포함하여 이루어짐을 특징으로 한다.
이하 본 발명의 실시예에 따른 인버터 회로에 대해 자세히 설명하면 다음과 같다.
도 2 는 본 발명의 실시예에 따른 인버터 회로를 나타낸 도면이다.
도 2 에 도시된 바와 같이, 본 발명의 실시예에 따른 인버터 회로는 VCC의 변화에 따라 선택적으로 커팅 또는 언커팅 신호를 발생하는 제 1, 2 퓨즈 블록 (10,11), 상기 제 1 퓨즈 블록(10)의 출력신호에 의해 선택적으로 스위치 온/오프되는 제 1, 2 전달 게이트(T1,T2), 상기 제 2 퓨즈 블록(11)의 출력신호에 의해 선택적으로 스위치 온/오프되는 제 3, 4 전달 게이트(T3,T4), 입력 신호(Di)를 입력받는 제 1 인버터 지연 체인(16), 상기 제 1 , 2 전달 게이트(T1,T2)의 출력을 선택적으로 입력받는 제 2 인버터 지연 체인(17), 상기 제 3 , 4 전달 게이트(T3,T4)의 출력을 선택적으로 입력받는 제 3 인버터 지연 체인(18)을 포함하여 구성된다.
여기서 상기 제 1 퓨즈 블록(10)은 VCC로 차아지된 PMOS 캐패시터(19)와, 상기 캐패시터(19)에 연결되며 접지된 제 1 퓨즈(F1)와, 상기 제 1 퓨즈(F1)에 드레인단이 연결되고 소스단이 VCC에 연결된 PMOS(MP10)와, 상기 PMOS(MP10)의 드레인단과 제 1 퓨즈(F1)에 공통으로 연결된 제 7 인버터(Inv7)로 구성된다.
그리고 상기 제 2 퓨즈 블록은 VCC로 차아지된 PMOS 캐패시터(20)와, 상기 캐패시터(20)에 연결되며 접지된 제 2 퓨즈(F2)와, 상기 제 2 퓨즈(F2)에 드레인단이 연결되고 소스단이 VCC에 연결된 PMOS(MP20)와, 상기 PMOS(MP20)의 드레인단과 제 2 퓨즈(F2)에 공통으로 연결된 제 9 인버터(Inv9)로 구성된다.
또한 상기 제 1 인터버 지연 체인(16)은 입력 신호(Di)를 받는 제 1 인터버 (Inv1)와 상기 제 1 인버터(Inv1)의 출력을 입력받는 제 2 인버터(Inv2)로 구성되며, 상기 제 1 인버터(Inv1)와 제 2 인버터(Inv2)는 인버터쌍을 형성한다.
그리고 상기 제 2 인터버 지연 체인(17)은 상기 제 1 전달 게이트(T1)의 출력과 제 2 전달 게이트(T2)의 출력을 선택적으로 입력받는 제 3 인버터(Inv3)와 상기 제 3 인버터(Inv3)의 출력을 입력받는 제 4 인버터(Inv4)로 구성된다.
그리고 제 3 인버터 지연 체인(18)은 상기 제 3 전달 게이트(T3)의 출력과 제 4 전달 게이트(T4)의 출력을 선택적으로 입력받는 제 5 인버터(Inv5)와, 상기 제 5 인버터(Inv5)의 출력을 입력받는 제 6 인터버(Inv6)로 구성된다.
그리고 상기 제 7 인버터(Inv7)의 출력은 제 1 퓨즈 블록의 PMOS(MP10), 제 1 전달 게이트(T1)의 NMOS 및 제 2 전달 게이트(T2)의 PMOS의 게이트 입력으로도 공급되며, 상기 제 7 인버터(Inv7)에 연결된 제 8 인버터(Inv8)의 출력은 제 1 전달 게이트(T1)의 PMOS 및 제 2 전달 게이트의 NMOS의 입력이 된다.
또한 상기 제 9 인터버(Inv9)의 출력은 제 2 퓨즈 블록의 PMOS(MP20), 제 3 전달 게이트(T3)의 NMOS 및 제 4 전달 게이트(T4)의 PMOS의 게이트 입력으로 공통으로 공급되며, 상기 제 9 인버터(Inv9)에 연결된 제 10 인버터(Inv10)의 출력은 상기 제 3 전달 게이트(T3)의 PMOS 및 제 4 전달 게이트(T4)의 NMOS의 입력이 된다.
이와 같이 구성된 본 발명의 실시예에 따른 인버터 회로를 더욱 자세히 설명하면 다음과 같다.
즉 본 발명의 실시예에 따른 인버터 회로는 CMOS 전달 게이트와 인버터쌍을 연결하여, 입력 신호(Di)의 레벨은 전달 게이트의 입력이 하이일 때 인버터쌍으로 전달되 출력(DO)을 결정한다.
그리고 입력신호는 전달게이트의 저항 특성에 의하여 유한 기간의 작은 지연 시간을 갖고, 상기 전달 게이트의 출력신호는 인버터의 지연 시간을 갖고 출력(DO)신호를 구동하게 된다.
먼저 높은 VCC에서 제 1, 2 퓨즈 블록(10,11)은 퓨즈를 끊지 않으며, 상기 제 1 퓨즈 블록(10)의 노드 X 는 접지 전위(VSS)이고 상기 접지 전위를 입력받는 제 7 인버터(Inv7)는 하이 출력 신호(F01)를 출력한다.
이어 상기 제 7 인버터(Inv7)의 하이 출력 신호를 입력받는 제 8 인버터 (Inv8)는 로우 신호를 출력한다.
이어 상기 제 7 인버터(Inv7)의 하이 신호 및 제 8 인버터(Inv8)의 로우 신호를 입력받는 제 1 전달 게이트(T1)는 스위치 온되는 반면, 제 2 전달 게이트(T2)는 스위치 오프된다.
그리고 상기 제 2 퓨즈 블록(11)의 제 2 퓨즈(F2)도 끊어지지 않으므로 노드 Y의 전위는 접지전위이고, 이에 따라 제 9 인버터(Inv9)의 출력은 하이 신호, 제 10 인버터(Inv10)의 출력은 로우 신호이다.
때문에 상기 제 9 인버터(Inv9)의 하이 신호와 제 10 인버터(Inv10)의 로우 신호를 입력받는 제 3 전달 게이트(T3)는 스위치 온되는 반면, 상기 제 4 전달 게이트(T4)는 스위치 오프된다.
이처럼 높은 VCC에서는 퓨즈를 커팅하지 않고, 상기 제 1 전달 게이트(T1)와 제 3 전달 게이트(T3)는 스위치 온되고, 이로 인해 상기 제 1, 2, 3 인버터 지연 체인(16,17,18)을 모두 이용한다.
즉 입력 신호(Di)는 상기 3 개의 인버터 지연 체인(16,17,18)의 지연 시간을 이용하여 출력 신호(Do)를 출력한다.
두 번째, 낮은 VCC에서 제 2 퓨즈 블록(11)의 퓨즈(F2)를 끊으면 상기 PMOS캐패시터(20)의 VCC에 의해 제 9 인버터(Inv9)는 하이 신호를 입력받고, 이의 출력 (F02)은 로우 신호가 된다.
이어 상기 제 9 인버터(Inv9)의 로우 신호를 입력받는 제 10 인버터(Inv10)는 하이 신호를 출력한다.
따라서 상기 제 3 전달 게이트(T3)는 상기 제 9 인버터(Inv9)의 로우 출력 신호와 제 10 인버터(Inv10)의 하이 출력 신호를 입력받으므로 스위치 오프되고, 한편 제 4 전달 게이트(T4)는 스위치 온된다.
이 때 상기 제 1 전달 게이트(T1)는 스위치 온, 제 2 전달 게이트(T2)는 스위치 오프 상태이므로 입력 신호(Di)는 상기 제 2 인버터 지연 체인(17)까지 전달되지만, 제 3 전달 게이트(T3)가 스위치 오프이므로, 제 2 인버터 지연 체인(17)의 출력은 제 3 인버터 지연 체인(18)으로 전달되지 않는다.
이로 인해 상기 입력 신호(Di)는 상기 제 4 전달 게이트(T4)만을 통해 제 3 인버터 지연 체인(18)으로 전달되어 출력 신호(DO)를 발생한다.
한편 초기에 퓨즈가 커팅되지 않은 상태에서 제 1 퓨즈 블록(10)의 제 1 퓨즈(F1)만을 끊으면 제 2 전달 게이트(T2)는 스위치 온되고, 제 1 전달 게이트(T1)는 스위치 오프가 되어 입력신호(Di)는 제 2 인버터 지연 체인(17)으로 전달된다.
이어 상기 제 3 전달 게이트(T3)는 스위치 온되어 있으므로, 상기 제 2 인버터 지연 체인(17)의 출력을 제 3 인버터 지연 체인(18)으로 전달하여 출력신호(DO)를 발생한다.
결과적으로, 높은 VCC에서는 상기 퓨즈들이 커팅되지 않으므로 3 개의 인버터 지연 체인(16,17,18)의 지연시간을 이용하고, 낮은 VCC에서는 선택적으로 제 1, 2 퓨즈(F1,F2)를 커팅하여 각각 1 개 또는 2 개의 인버터 지연 체인의 지연 시간을 이용한다.
그리고 상기 제 1, 2 퓨즈 블록(10,11)은 각 전달 게이트를 제어하고, 상기 전달 게이트들의 동작 범위는 게이트의 전압 범위와 같으므로, 게이트에서와 같이 크기비(W/L)에 무관하게 0 ~ VCC의 전압 특성을 나타낸다.
전술한 바와 같은 본 발명의 실시예에 따른 인버터 회로는 VCC변화에 대해 비슷한 지연 시간을 갖는 인버터 지연 체인을 이용하기 때문에, 넓은 범위의 VCC전압을 이용하는 메모리 소자에서 신호들간의 마진을 충분히 확보할 수 있는 효과가 있다.
Claims (5)
- VCC의 변화에 따라 선택적으로 커팅 또는 언커팅 신호를 발생하는 제 1, 2 퓨즈 블록,상기 제 1 퓨즈 블록의 출력신호에 의해 선택적으로 스위치 온/오프되는 제 1, 2 전달 게이트,상기 제 2 퓨즈 블록의 출력신호에 의해 선택적으로 스위치 온/오프되는 제 3, 4 전달 게이트,입력 신호를 입력받는 제 1 인버터 지연 체인,상기 제 1 , 2 전달 게이트의 출력을 선택적으로 입력받는 제 2 인버터 지연 체인,상기 제 3 , 4 전달 게이트의 출력을 선택적으로 입력받는 제 3 인버터 지연 체인을 포함하여 구성됨을 특징으로 하는 인버터 회로.
- 제 1 항에 있어서,상기 제 1, 2 퓨즈 블록은 각각 양단이 상기 VCC로 차아지된 PMOS 캐패시터와, 상기 캐패시터와 접지단사이에 상호 연결된 퓨즈와, 상기 퓨즈와 캐패시터에 공통으로 드레인단이 연결되고 소오스단에 VCC가 인가된 PMOS와, 상기 퓨즈의 커팅 또는 언커팅 신호를 반전시키는 인버터를 포함하여 구성됨을 특징으로 하는 인버터회로.
- 제 1 항에 있어서,상기 제 1,2,3 인터버 지연 체인은 각각 인버터쌍으로 이루어짐을 특징으로 하는 인버터 회로.
- 제 1 항에 있어서,상기 VCC의 높은 범위에서는 상기 제 1, 2 퓨즈 블록은 하이 신호를 출력하는 것을 특징으로 하는 인버터 회로.
- 제 1 항에 있어서,상기 VCC의 낮은 범위에서는 상기 제 1, 2 퓨즈 블록은 로우 신호를 출력하는 것을 특징으로 하는 인버터 회로.
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|---|---|---|---|
| KR1019990036928A KR100304970B1 (ko) | 1999-09-01 | 1999-09-01 | 인버터 회로 |
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| KR1019990036928A KR100304970B1 (ko) | 1999-09-01 | 1999-09-01 | 인버터 회로 |
Publications (2)
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| KR (1) | KR100304970B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9571076B2 (en) | 2014-10-14 | 2017-02-14 | Samsung Electronics Co., Ltd. | Bidirectional delay circuit and integrated circuit including the same |
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1999
- 1999-09-01 KR KR1019990036928A patent/KR100304970B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9571076B2 (en) | 2014-10-14 | 2017-02-14 | Samsung Electronics Co., Ltd. | Bidirectional delay circuit and integrated circuit including the same |
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| KR20010025877A (ko) | 2001-04-06 |
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