JP3482026B2 - イクスクルーシブ否定論理和ゲート - Google Patents
イクスクルーシブ否定論理和ゲートInfo
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- JP3482026B2 JP3482026B2 JP02637295A JP2637295A JP3482026B2 JP 3482026 B2 JP3482026 B2 JP 3482026B2 JP 02637295 A JP02637295 A JP 02637295A JP 2637295 A JP2637295 A JP 2637295A JP 3482026 B2 JP3482026 B2 JP 3482026B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＮＭＯＳＦＥＴ或いは
ガリウムひ素（GaAs）ＭＥＳＦＥＴ等で構成され、入力
信号間の排他的否定論理和を求めるイクスクルーシブ否
定論理和ゲート（以下、EX-NORゲートと言う）に関する
ものである。
ガリウムひ素（GaAs）ＭＥＳＦＥＴ等で構成され、入力
信号間の排他的否定論理和を求めるイクスクルーシブ否
定論理和ゲート（以下、EX-NORゲートと言う）に関する
ものである。
【０００２】
【従来の技術】図２は、従来のEX-NORゲートの回路図で
ある。EX-NORゲートの回路構成には、種々のものがあ
る。図２のEX-NORゲートは、ｎチャネル型のＦＥＴを半
導体装置のデバイスとして使用する場合に多く用いられ
るＮＯＲゲートが、複数組み合わされて構成されたEX-N
ORゲートである。このEX-NORゲートは、ＮＭＯＳＦＥＴ
回路或いはGaAsＭＥＳＦＥＴのＤＣＦＬ（Direct Coule
d FET Logic ）回路等でそれぞれ構成された４つの２入
力ＮＯＲゲート１〜４を備えている。ＮＯＲゲート１の
２つの入力端子にはEX-NORゲートの入力端子ＩＮ１，Ｉ
Ｎ２が、それぞれ接続されている。ＮＯＲゲート１の出
力側は、２つのＮＯＲゲート２，３の各一方の入力端子
に共通に接続されている。ＮＯＲゲート２の他方の入力
端子には入力端子ＩＮ２が接続され、ＮＯＲゲート３の
他方の入力端子には、入力端子ＩＮ１が接続されてい
る。各ＮＯＲゲート２，３の出力側が、ＮＯＲゲート４
の各入力端子にそれぞれ接続されている。ＮＯＲゲート
４の出力側が出力端子OUT に接続されている。２つの入
力端子ＩＮ１，ＩＮ２に同一の論理レベルが入力された
場合、出力端子OUT から出力する論理レベルは、“Ｈ”
となる。また、各入力端子ＩＮ１，ＩＮ２に異なる論理
レベルが与えられた場合、出力端子OUT から出力する論
理レベルは“Ｌ”となる
ある。EX-NORゲートの回路構成には、種々のものがあ
る。図２のEX-NORゲートは、ｎチャネル型のＦＥＴを半
導体装置のデバイスとして使用する場合に多く用いられ
るＮＯＲゲートが、複数組み合わされて構成されたEX-N
ORゲートである。このEX-NORゲートは、ＮＭＯＳＦＥＴ
回路或いはGaAsＭＥＳＦＥＴのＤＣＦＬ（Direct Coule
d FET Logic ）回路等でそれぞれ構成された４つの２入
力ＮＯＲゲート１〜４を備えている。ＮＯＲゲート１の
２つの入力端子にはEX-NORゲートの入力端子ＩＮ１，Ｉ
Ｎ２が、それぞれ接続されている。ＮＯＲゲート１の出
力側は、２つのＮＯＲゲート２，３の各一方の入力端子
に共通に接続されている。ＮＯＲゲート２の他方の入力
端子には入力端子ＩＮ２が接続され、ＮＯＲゲート３の
他方の入力端子には、入力端子ＩＮ１が接続されてい
る。各ＮＯＲゲート２，３の出力側が、ＮＯＲゲート４
の各入力端子にそれぞれ接続されている。ＮＯＲゲート
４の出力側が出力端子OUT に接続されている。２つの入
力端子ＩＮ１，ＩＮ２に同一の論理レベルが入力された
場合、出力端子OUT から出力する論理レベルは、“Ｈ”
となる。また、各入力端子ＩＮ１，ＩＮ２に異なる論理
レベルが与えられた場合、出力端子OUT から出力する論
理レベルは“Ｌ”となる
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
EX-NORゲートでは、次のような課題があった。EX-NORゲ
ートには、４つのＮＯＲゲート１〜４が使用されてい
る。各ＮＯＲ１〜４は、それぞれ独立して電力を消費す
る。EX-NORゲートにおける全体的な消費電力を抑えるた
めには、各ＮＯＲ１〜４ゲートにおける消費電力を下げ
る必要があるが、各ＮＯＲ１〜４ゲートに与える電圧或
いは電流を下げた場合、各ＮＯＲゲート１〜４における
動作速度が遅くなってしまうという課題があった。
EX-NORゲートでは、次のような課題があった。EX-NORゲ
ートには、４つのＮＯＲゲート１〜４が使用されてい
る。各ＮＯＲ１〜４は、それぞれ独立して電力を消費す
る。EX-NORゲートにおける全体的な消費電力を抑えるた
めには、各ＮＯＲ１〜４ゲートにおける消費電力を下げ
る必要があるが、各ＮＯＲ１〜４ゲートに与える電圧或
いは電流を下げた場合、各ＮＯＲゲート１〜４における
動作速度が遅くなってしまうという課題があった。
【０００４】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、EX-NORゲートにおいて、次のような
構成をとっている。即ち、本発明のEX-NORゲートは、第
１の電源電位に第１の負荷素子を介して接続され、制御
電極に入力された第１の入力信号のレベルに基づきオ
ン、オフする第１のトランジスタと、前記第１のトラン
ジスタと第２の電源電位間に接続され、制御電極に入力
された第２の入力信号のレベルに基づきオン、オフする
第２のトランジスタと、前記第１の電源電位に前記第１
の負荷素子を介して前記第１のトランジスタとは並列に
接続され、制御電極に入力された前記第２の入力信号の
レベルに基づきオン、オフする第３のトランジスタと、
前記第３のトランジスタと前記第２の電源電位間に接続
され、制御電極に入力された前記第１の入力信号のレベ
ルに基づきオン、オフする第４のトランジスタと、前記
第１のトランジスタ及び前記第２のトランジスタの第１
接続点と前記第２の電源電位間に接続された第１の放電
用素子と、前記第３のトランジスタ及び第４のトランジ
スタの第２接続点と前記第２の電源電位間に接続された
第２の放電用素子とを備えている。さらに、このEX-NOR
ゲートには、前記第１の電源電位に第２の負荷抵抗を介
して接続された出力端子と前記第２の電源電位との間に
接続され、前記第１接続点の電位に基づきオン、オフし
て該出力端子の電位レベルを設定する第５のトランジス
タと、前記第１の電源電位に前記第２の負荷素子を介し
て接続された前記出力端子と前記第２の電源電位との間
に前記第５のトランジスタとは並列に接続され、前記第
２接続点の電位に基づきオン、オフして該出力端子の電
位レベルを設定する第６のトランジスタとが、設けられ
ている。第２の発明は、第１の発明における第１から第
６のトランジスタを、ＮＭＯＳまたはGaAsＭＥＳＦＥＴ
で構成している。
を解決するために、EX-NORゲートにおいて、次のような
構成をとっている。即ち、本発明のEX-NORゲートは、第
１の電源電位に第１の負荷素子を介して接続され、制御
電極に入力された第１の入力信号のレベルに基づきオ
ン、オフする第１のトランジスタと、前記第１のトラン
ジスタと第２の電源電位間に接続され、制御電極に入力
された第２の入力信号のレベルに基づきオン、オフする
第２のトランジスタと、前記第１の電源電位に前記第１
の負荷素子を介して前記第１のトランジスタとは並列に
接続され、制御電極に入力された前記第２の入力信号の
レベルに基づきオン、オフする第３のトランジスタと、
前記第３のトランジスタと前記第２の電源電位間に接続
され、制御電極に入力された前記第１の入力信号のレベ
ルに基づきオン、オフする第４のトランジスタと、前記
第１のトランジスタ及び前記第２のトランジスタの第１
接続点と前記第２の電源電位間に接続された第１の放電
用素子と、前記第３のトランジスタ及び第４のトランジ
スタの第２接続点と前記第２の電源電位間に接続された
第２の放電用素子とを備えている。さらに、このEX-NOR
ゲートには、前記第１の電源電位に第２の負荷抵抗を介
して接続された出力端子と前記第２の電源電位との間に
接続され、前記第１接続点の電位に基づきオン、オフし
て該出力端子の電位レベルを設定する第５のトランジス
タと、前記第１の電源電位に前記第２の負荷素子を介し
て接続された前記出力端子と前記第２の電源電位との間
に前記第５のトランジスタとは並列に接続され、前記第
２接続点の電位に基づきオン、オフして該出力端子の電
位レベルを設定する第６のトランジスタとが、設けられ
ている。第２の発明は、第１の発明における第１から第
６のトランジスタを、ＮＭＯＳまたはGaAsＭＥＳＦＥＴ
で構成している。
【０００５】
【作用】第１及び第２の発明によれば、以上のようにEX
-NORゲートを構成したので、第１の入力信号のレベルに
よって、第１及び第４のトランジスタがオン、オフす
る。また、第２の入力信号のレベルに基づき第２及び第
３のトランジスタがオン、オフする。第１から第４のト
ランジスタにおけるオン、オフの結果で、第１接続点及
び第２接続点のレベルが定まる。ここで、第１及び第２
の放電用素子は、第１接続点及び第２接続点がハイイン
ピーダンス状態になったときに電荷を第２の電源電位に
放電させる。結果として、第１〜第４のトランジスタと
第１及び第２の放電用素子は、一つの電源電圧で駆動さ
れる独立したゲートとなる。一方、第１接続点の電位に
基づき、第５のトランジスタはオン、オフ動作を行って
出力端子と第２の電源電位間をオン、オフする。また、
第２接続点の電位に基づき、第６のトランジスタはオ
ン、オフ動作を行って出力端子と第２の電源電位間をオ
ン、オフする。そのため、出力端子のレベルが設定され
る。これら第５及び第６のトランジスタは、同一の電源
電圧で駆動される１つの独立したゲートとなる。従っ
て、前記課題を解決できるのである。
-NORゲートを構成したので、第１の入力信号のレベルに
よって、第１及び第４のトランジスタがオン、オフす
る。また、第２の入力信号のレベルに基づき第２及び第
３のトランジスタがオン、オフする。第１から第４のト
ランジスタにおけるオン、オフの結果で、第１接続点及
び第２接続点のレベルが定まる。ここで、第１及び第２
の放電用素子は、第１接続点及び第２接続点がハイイン
ピーダンス状態になったときに電荷を第２の電源電位に
放電させる。結果として、第１〜第４のトランジスタと
第１及び第２の放電用素子は、一つの電源電圧で駆動さ
れる独立したゲートとなる。一方、第１接続点の電位に
基づき、第５のトランジスタはオン、オフ動作を行って
出力端子と第２の電源電位間をオン、オフする。また、
第２接続点の電位に基づき、第６のトランジスタはオ
ン、オフ動作を行って出力端子と第２の電源電位間をオ
ン、オフする。そのため、出力端子のレベルが設定され
る。これら第５及び第６のトランジスタは、同一の電源
電圧で駆動される１つの独立したゲートとなる。従っ
て、前記課題を解決できるのである。
【０００６】
【実施例】図１は、本発明の実施例を示すEX-NORゲート
の回路図である。このEX-NORゲートは、第１及び第２の
入力信号Ｓ１，Ｓ２の論理を低消費電力で求めるゲート
であり、第１段ゲート１０と第２段ゲート２０で構成さ
れている。本実施例では、各第１段ゲート１０及び第２
段ゲート２０を、GaAsＭＥＳＦＥＴで形成している。第
１段ゲート１０は、信号Ｓ１，Ｓ２を入力する２つの入
力端子ＩＮ1 ，ＩＮ2 と、入力端子ＩＮ1 に制御電極の
ゲートの接続された第１のトランジスタであるＦＥＴ１
１と、入力端子ＩＮ2 にゲートの接続された第２のトラ
ンジスタであるＦＥＴ１２と、入力端子ＩＮ2 にゲート
の接続された第３のトランジスタであるＦＥＴ１３と、
入力端子ＩＮ1 にゲートの接続された第４のトランジス
タであるＦＥＴ１４とを、備えている。ＦＥＴ１１とＦ
ＥＴ１３は並列であり、該各ＦＥＴ１１，１３のドレイ
ン同士が接続されている。各ＦＥＴ１１，１３のドレイ
ンは、第１の負荷素子であるＦＥＴ１５のソースとゲー
トに共通接続され、そのＦＥＴ１５のドレインが第１の
電源電位ＶDDに接続されている。ＦＥＴ１１のソースは
ＦＥＴ１２のドレインと第１接続点のノードｎ１で接続
され、該ＦＥＴ１２のソースが第２の電源電位である接
地電位ＧＮＤに接続されている。ＦＥＴ１３のソース
は、ＦＥＴ１４のドレインと第２接続点のノードｎ２で
接続され、該ＦＥＴ１４のソースが接地電位ＧＮＤに接
続されている。また、２つのノードｎ１，ｎ２には、第
１及び第２の放電用素子であるＦＥＴ１６，１７のドレ
インがそれぞれ接続されている。各ＦＥＴ１６，１７の
ソース及びゲートが、接地電位ＧＮＤに接続されてい
る。これら、ＦＥＴ１６，１７はノーマリオン型のＦＥ
Ｔであり、４個のＦＥＴ１１〜１４がオフして各ノード
ｎ１，ｎ２がハイインピーダンスになったとき、ノード
ｎ１，ｎ２の電荷を放電するものである。
の回路図である。このEX-NORゲートは、第１及び第２の
入力信号Ｓ１，Ｓ２の論理を低消費電力で求めるゲート
であり、第１段ゲート１０と第２段ゲート２０で構成さ
れている。本実施例では、各第１段ゲート１０及び第２
段ゲート２０を、GaAsＭＥＳＦＥＴで形成している。第
１段ゲート１０は、信号Ｓ１，Ｓ２を入力する２つの入
力端子ＩＮ1 ，ＩＮ2 と、入力端子ＩＮ1 に制御電極の
ゲートの接続された第１のトランジスタであるＦＥＴ１
１と、入力端子ＩＮ2 にゲートの接続された第２のトラ
ンジスタであるＦＥＴ１２と、入力端子ＩＮ2 にゲート
の接続された第３のトランジスタであるＦＥＴ１３と、
入力端子ＩＮ1 にゲートの接続された第４のトランジス
タであるＦＥＴ１４とを、備えている。ＦＥＴ１１とＦ
ＥＴ１３は並列であり、該各ＦＥＴ１１，１３のドレイ
ン同士が接続されている。各ＦＥＴ１１，１３のドレイ
ンは、第１の負荷素子であるＦＥＴ１５のソースとゲー
トに共通接続され、そのＦＥＴ１５のドレインが第１の
電源電位ＶDDに接続されている。ＦＥＴ１１のソースは
ＦＥＴ１２のドレインと第１接続点のノードｎ１で接続
され、該ＦＥＴ１２のソースが第２の電源電位である接
地電位ＧＮＤに接続されている。ＦＥＴ１３のソース
は、ＦＥＴ１４のドレインと第２接続点のノードｎ２で
接続され、該ＦＥＴ１４のソースが接地電位ＧＮＤに接
続されている。また、２つのノードｎ１，ｎ２には、第
１及び第２の放電用素子であるＦＥＴ１６，１７のドレ
インがそれぞれ接続されている。各ＦＥＴ１６，１７の
ソース及びゲートが、接地電位ＧＮＤに接続されてい
る。これら、ＦＥＴ１６，１７はノーマリオン型のＦＥ
Ｔであり、４個のＦＥＴ１１〜１４がオフして各ノード
ｎ１，ｎ２がハイインピーダンスになったとき、ノード
ｎ１，ｎ２の電荷を放電するものである。
【０００７】２つのノードｎ１，ｎ２が、第２段ゲート
２０に接続されている。第２段ゲートにおいて、ノード
ｎ１は第５のトランジスタであるＦＥＴ２１のゲートに
接続され、ノードｎ２が第６のトランジスタであるＦＥ
Ｔ２２のゲートに接続されている。各ＦＥＴ２１，２２
のドレインは、第２の負荷素子であるＦＥＴ２３のソー
ス及びゲートと出力端子OUT とに接続され、このＦＥＴ
２３のドレインが、前記ＦＥＴ１５と並列に電源電位Ｖ
DDに接続されている。２つのＦＥＴ２１，２２のドレイ
ンは並列であり、各ＦＥＴ２１，２２のソースは接地電
位ＧＮＤにそれぞれ接続されている。各ＦＥＴ１５，２
３は、第１段ゲート１０と第２段ゲート２０の駆動用の
トランジスタであり、デプレッション型ＦＥＴである。
各ＦＥＴ１１〜１４及びＦＥＴ２１，２２は、スイッチ
ング用トランジスタであり、エンハンスメント型ＦＥＴ
でそれぞれ構成されている。各ＦＥＴ１１〜１４及びＦ
ＥＴ２１，２２は“Ｈ”レベルがゲートに入力されたと
きオン状態になり、そのときのドレイン・ソース間電流
は、ＦＥＴ１５，２３のドレイン・ソース間電流のより
十分大きくなる構成となっている。また、各ＦＥＴ１１
〜１４及びＦＥＴ２１，２２は“Ｌ”レベルがゲートに
入力されたとき、そのドレイン・ソース間電流はＦＥＴ
１５，２３のドレイン・ソース間電流のより十分小さく
なるように、デバイスバランスが設定されている。各Ｆ
ＥＴ１６，１７には、ゲートに“Ｌ”レベルが与えられ
たとき、ＦＥＴ１１，１３のドレイン・ソース間電流よ
り十分大きく、かつＦＥＴ１５のドレイン・ソース間電
流より十分小さい電流を流すものを使用している。次
に、図１のEX-NORゲートの動作を説明する。
２０に接続されている。第２段ゲートにおいて、ノード
ｎ１は第５のトランジスタであるＦＥＴ２１のゲートに
接続され、ノードｎ２が第６のトランジスタであるＦＥ
Ｔ２２のゲートに接続されている。各ＦＥＴ２１，２２
のドレインは、第２の負荷素子であるＦＥＴ２３のソー
ス及びゲートと出力端子OUT とに接続され、このＦＥＴ
２３のドレインが、前記ＦＥＴ１５と並列に電源電位Ｖ
DDに接続されている。２つのＦＥＴ２１，２２のドレイ
ンは並列であり、各ＦＥＴ２１，２２のソースは接地電
位ＧＮＤにそれぞれ接続されている。各ＦＥＴ１５，２
３は、第１段ゲート１０と第２段ゲート２０の駆動用の
トランジスタであり、デプレッション型ＦＥＴである。
各ＦＥＴ１１〜１４及びＦＥＴ２１，２２は、スイッチ
ング用トランジスタであり、エンハンスメント型ＦＥＴ
でそれぞれ構成されている。各ＦＥＴ１１〜１４及びＦ
ＥＴ２１，２２は“Ｈ”レベルがゲートに入力されたと
きオン状態になり、そのときのドレイン・ソース間電流
は、ＦＥＴ１５，２３のドレイン・ソース間電流のより
十分大きくなる構成となっている。また、各ＦＥＴ１１
〜１４及びＦＥＴ２１，２２は“Ｌ”レベルがゲートに
入力されたとき、そのドレイン・ソース間電流はＦＥＴ
１５，２３のドレイン・ソース間電流のより十分小さく
なるように、デバイスバランスが設定されている。各Ｆ
ＥＴ１６，１７には、ゲートに“Ｌ”レベルが与えられ
たとき、ＦＥＴ１１，１３のドレイン・ソース間電流よ
り十分大きく、かつＦＥＴ１５のドレイン・ソース間電
流より十分小さい電流を流すものを使用している。次
に、図１のEX-NORゲートの動作を説明する。
【０００８】各入力端子ＩＮ1 ，ＩＮ2 にそれぞれ与え
られる信号Ｓ１，Ｓ２が、共に“Ｈ”レベルになると、
ＦＥＴ１１〜１４はすべてオン状態となり、各ノードｎ
１，ｎ２のレベルは“Ｌ”レベルとなる。この状態にな
るとＦＥＴ２１，２２がオフ状態となり、出力端子OUT
は“Ｈ”レベルとなる。信号Ｓ１，Ｓ２が共に“Ｌ”レ
ベルになると、ＦＥＴ１１〜１４はすべてオフ状態とな
る。このとき、各ノードｎ１，ｎ２にそれぞれたまって
いた電荷が、ＦＥＴ１６，１７を介して接地ＧＮＤに放
出される。電荷放出の結果、各ノードｎ１，ｎ２の電位
は“Ｌ”レベルとなり、ＦＥＴ２１，２２がオフ状態に
なって出力端子OUT は“Ｈ”レベルとなる。信号Ｓ１が
“Ｌ”レベル、及び信号Ｓ２が“Ｈ”レベルになると、
ＦＥＴ１１，１４がオフ状態、ＦＥＴ１２，１３がオン
状態になる。そのため、ノードｎ１は“Ｌ”レベル、ノ
ードｎ２は“Ｈ”レベルとなる。結果として、ＦＥＴ２
１がオフ状態、ＦＥＴ２２がオン状態となって、出力端
子OUT は“Ｌ”レベルとなる。信号Ｓ１が“Ｈ”レベ
ル、及び信号Ｓ２が“Ｌ”レベルになると、ＦＥＴ１
１，１４がオン状態、ＦＥＴ１２，１３がオフ状態にな
る。そのため、ノードｎ１は“Ｈ”、ノードｎ２が
“Ｌ”レベルとなる。結果として、ＦＥＴ２１がオン状
態、ＦＥＴ２２がオフ状態となって、出力端子OUT は
“Ｌ”レベルとなる。このように、図１の回路は入力端
子ＩＮ1 ，ＩＮ2 に同一の論理レベルが入力されたと
き、出力端子OUT からは“Ｈ”レベルが出力され、入力
端子ＩＮ1 ，ＩＮ2 に異なる論理レベルが入力されたと
き、出力端子OUT からは“Ｌ”レベルが出力される。即
ち、図１の回路は、EX-NORゲートとして動作する。以上
のように、本実施例のEX-NORゲートは、例えば４つのＮ
ＯＲゲートで構成された従来の図２とは異なり、２つの
ゲート１０，２０で構成されている。即ち、独立した電
源を必要とするゲートが、２つで済み、消費電力を従来
の約半分にすることができる。
られる信号Ｓ１，Ｓ２が、共に“Ｈ”レベルになると、
ＦＥＴ１１〜１４はすべてオン状態となり、各ノードｎ
１，ｎ２のレベルは“Ｌ”レベルとなる。この状態にな
るとＦＥＴ２１，２２がオフ状態となり、出力端子OUT
は“Ｈ”レベルとなる。信号Ｓ１，Ｓ２が共に“Ｌ”レ
ベルになると、ＦＥＴ１１〜１４はすべてオフ状態とな
る。このとき、各ノードｎ１，ｎ２にそれぞれたまって
いた電荷が、ＦＥＴ１６，１７を介して接地ＧＮＤに放
出される。電荷放出の結果、各ノードｎ１，ｎ２の電位
は“Ｌ”レベルとなり、ＦＥＴ２１，２２がオフ状態に
なって出力端子OUT は“Ｈ”レベルとなる。信号Ｓ１が
“Ｌ”レベル、及び信号Ｓ２が“Ｈ”レベルになると、
ＦＥＴ１１，１４がオフ状態、ＦＥＴ１２，１３がオン
状態になる。そのため、ノードｎ１は“Ｌ”レベル、ノ
ードｎ２は“Ｈ”レベルとなる。結果として、ＦＥＴ２
１がオフ状態、ＦＥＴ２２がオン状態となって、出力端
子OUT は“Ｌ”レベルとなる。信号Ｓ１が“Ｈ”レベ
ル、及び信号Ｓ２が“Ｌ”レベルになると、ＦＥＴ１
１，１４がオン状態、ＦＥＴ１２，１３がオフ状態にな
る。そのため、ノードｎ１は“Ｈ”、ノードｎ２が
“Ｌ”レベルとなる。結果として、ＦＥＴ２１がオン状
態、ＦＥＴ２２がオフ状態となって、出力端子OUT は
“Ｌ”レベルとなる。このように、図１の回路は入力端
子ＩＮ1 ，ＩＮ2 に同一の論理レベルが入力されたと
き、出力端子OUT からは“Ｈ”レベルが出力され、入力
端子ＩＮ1 ，ＩＮ2 に異なる論理レベルが入力されたと
き、出力端子OUT からは“Ｌ”レベルが出力される。即
ち、図１の回路は、EX-NORゲートとして動作する。以上
のように、本実施例のEX-NORゲートは、例えば４つのＮ
ＯＲゲートで構成された従来の図２とは異なり、２つの
ゲート１０，２０で構成されている。即ち、独立した電
源を必要とするゲートが、２つで済み、消費電力を従来
の約半分にすることができる。
【０００９】図３は、図１及び図２のEX-NORゲートの比
較結果を示す図である。従来の図２のEX-NORゲートをGa
AsＭＥＳＦＥＴのＤＣＦＬ回路で構成した場合の過渡解
析シミュレーシヨン結果と、図１のEX-NORゲートの過渡
解析シミュレーション結果とを比較すると、図３の比較
結果が得られる。図１のシミュレーションで使用した各
デバイスの代表的パラメータにおいて、各ＦＥＴ１５，
２３のゲート長Ｌｇを０．５（μｍ）、ゲート幅Ｗg を
３．０（μｍ）、閾値ＶＴＨを−７００（ｍＶ）とし、
ゲート及びソースを０（Ｖ）及びドレインを１（Ｖ）と
したときのドレイン・ソース電流Ｉｄｓｓを３００（μ
Ａ）にそれぞれ設定している。各ＦＥＴ１１〜１４，２
１，２２のゲート長Ｌｇを０．５（μｍ）、ゲート幅Ｗ
g を９．０（μｍ）、閾値ＶＴＨを２０（ｍＶ）とし、
Ｋ−Ｖｌｕｅを３．２９（ｍＳ／Ｖ）にそれぞれ設定し
ている。また、各ＦＥＴ１６，１７のゲート長Ｌｇを
０．５（μｍ）、ゲート幅Ｗg を２．０（μｍ）、閾値
ＶＴＨを−３００（ｍＶ）とし、電流Ｉｄｓｓを３５
（μＡ）にそれぞれ設定している。一方、図２の従来型
のEX-NORゲートにおける負荷ＦＥＴはＦＥＴ１５と同
じ、スイッチング用のＦＥＴは、ＦＥＴ１１と同じパラ
メータに設定している。入力信号の状態が変化してか
ら、出力信号のレベルが変化するまでの遅延時間と消費
電力とは図３のようになっている。図１の回路では、図
２の回路に比べ、入力信号Ｓ１，Ｓ２の状態が共に
“Ｈ”レベルから“Ｌ”レベルに変化したときに遅延時
間が大きくなっているが、他の場合には小さくなってい
る。平均の遅延時間を見ると従来と同等となっている。
一方、図１の回路は、図２の回路に比べて、消費電力が
半分以下になっている。即ち、動作速度を大きく損なう
ことなく、消費電力が低減されている。
較結果を示す図である。従来の図２のEX-NORゲートをGa
AsＭＥＳＦＥＴのＤＣＦＬ回路で構成した場合の過渡解
析シミュレーシヨン結果と、図１のEX-NORゲートの過渡
解析シミュレーション結果とを比較すると、図３の比較
結果が得られる。図１のシミュレーションで使用した各
デバイスの代表的パラメータにおいて、各ＦＥＴ１５，
２３のゲート長Ｌｇを０．５（μｍ）、ゲート幅Ｗg を
３．０（μｍ）、閾値ＶＴＨを−７００（ｍＶ）とし、
ゲート及びソースを０（Ｖ）及びドレインを１（Ｖ）と
したときのドレイン・ソース電流Ｉｄｓｓを３００（μ
Ａ）にそれぞれ設定している。各ＦＥＴ１１〜１４，２
１，２２のゲート長Ｌｇを０．５（μｍ）、ゲート幅Ｗ
g を９．０（μｍ）、閾値ＶＴＨを２０（ｍＶ）とし、
Ｋ−Ｖｌｕｅを３．２９（ｍＳ／Ｖ）にそれぞれ設定し
ている。また、各ＦＥＴ１６，１７のゲート長Ｌｇを
０．５（μｍ）、ゲート幅Ｗg を２．０（μｍ）、閾値
ＶＴＨを−３００（ｍＶ）とし、電流Ｉｄｓｓを３５
（μＡ）にそれぞれ設定している。一方、図２の従来型
のEX-NORゲートにおける負荷ＦＥＴはＦＥＴ１５と同
じ、スイッチング用のＦＥＴは、ＦＥＴ１１と同じパラ
メータに設定している。入力信号の状態が変化してか
ら、出力信号のレベルが変化するまでの遅延時間と消費
電力とは図３のようになっている。図１の回路では、図
２の回路に比べ、入力信号Ｓ１，Ｓ２の状態が共に
“Ｈ”レベルから“Ｌ”レベルに変化したときに遅延時
間が大きくなっているが、他の場合には小さくなってい
る。平均の遅延時間を見ると従来と同等となっている。
一方、図１の回路は、図２の回路に比べて、消費電力が
半分以下になっている。即ち、動作速度を大きく損なう
ことなく、消費電力が低減されている。
【００１０】なお、本発明は、上記実施例に限定されず
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） 上記実施例は、各ＦＥＴ１１〜１４及び２１，
２２をGaAsＭＥＳＦＥＴで構成しているが、他の例えば
ＮＭＯＳ等で構成しても消費電力の小さなEX-NORゲート
が実現できる。即ち、図２のEX-NORゲートをＮＭＯＳで
構成した場合よりも、消費電力を低減することができ
る。 （２） 放電用素子として用いられたＦＥＴ１６，１７
は、他の素子の抵抗等で、構成することも可能である。 （３） ＦＥＴ１５，２３についても、抵抗等で形成す
ることが可能である。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） 上記実施例は、各ＦＥＴ１１〜１４及び２１，
２２をGaAsＭＥＳＦＥＴで構成しているが、他の例えば
ＮＭＯＳ等で構成しても消費電力の小さなEX-NORゲート
が実現できる。即ち、図２のEX-NORゲートをＮＭＯＳで
構成した場合よりも、消費電力を低減することができ
る。 （２） 放電用素子として用いられたＦＥＴ１６，１７
は、他の素子の抵抗等で、構成することも可能である。 （３） ＦＥＴ１５，２３についても、抵抗等で形成す
ることが可能である。
【００１１】
【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、EX-NORゲートに第１の入力信号のレ
ベルによってオン、オフする第１及び第４のトランジス
タと、第２の入力信号のレベルによってオン、オフする
第２及び第３のトランジスタと、第１及び第２の放電用
素子とを備え、第１及び第２のトランジスタと、第３及
び第４のトランジスタとを並列にしている。また、第１
接続点の電位に基づきオン、オフして出力端子の電位を
設定する第５のトランジスタと、第５のトランジスタに
並列接続され、第２の接続点の電位に基づきオン、オフ
して出力端子の電位を設定する第６のトランジスタとを
EX-NORゲートに設けている。よって、第１〜第４のトラ
ンジスタと第１及び第２の放電用素子が、一つの電源電
圧で駆動される独立したゲートとなり、第５及び第６の
トランジスタは、同一の電源電圧で駆動される１つの独
立したゲートとなる。そのため、EX-NORゲートにおける
動作速度を一定レベルに保ちながら、低消費電力化を実
現できる。
２の発明によれば、EX-NORゲートに第１の入力信号のレ
ベルによってオン、オフする第１及び第４のトランジス
タと、第２の入力信号のレベルによってオン、オフする
第２及び第３のトランジスタと、第１及び第２の放電用
素子とを備え、第１及び第２のトランジスタと、第３及
び第４のトランジスタとを並列にしている。また、第１
接続点の電位に基づきオン、オフして出力端子の電位を
設定する第５のトランジスタと、第５のトランジスタに
並列接続され、第２の接続点の電位に基づきオン、オフ
して出力端子の電位を設定する第６のトランジスタとを
EX-NORゲートに設けている。よって、第１〜第４のトラ
ンジスタと第１及び第２の放電用素子が、一つの電源電
圧で駆動される独立したゲートとなり、第５及び第６の
トランジスタは、同一の電源電圧で駆動される１つの独
立したゲートとなる。そのため、EX-NORゲートにおける
動作速度を一定レベルに保ちながら、低消費電力化を実
現できる。
【図１】本発明の実施例を示すEX-NORゲートの回路図で
ある。
ある。
【図２】従来のEX-NORゲートの回路図である。
【図３】図１及び図２のEX-NORゲートの比較結果を示す
図である。
図である。
１１〜１４，２１，２２ ＦＥＴ（第１〜第４，第
５，第６のトランジスタ） １５，２３ ＦＥＴ（負荷素子） １６，１７ ＦＥＴ（放電用素子） ＩＮ１，ＩＮ２ 入力端子 OUT 出力端子 ＶDD 電源電位（第１の電源電
位） ＧＮＤ 接地電位（第２の電源電
位） ｎ１，ｎ２ ノード（第１接続点，第２
接続点）
５，第６のトランジスタ） １５，２３ ＦＥＴ（負荷素子） １６，１７ ＦＥＴ（放電用素子） ＩＮ１，ＩＮ２ 入力端子 OUT 出力端子 ＶDD 電源電位（第１の電源電
位） ＧＮＤ 接地電位（第２の電源電
位） ｎ１，ｎ２ ノード（第１接続点，第２
接続点）
フロントページの続き
(56)参考文献 特開 平５−29923（ＪＰ，Ａ)
特開 昭61−212118（ＪＰ，Ａ)
特開 昭63−204818（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/21
H03K 19/017
H03K 19/0948
H03K 19/0952
Claims (2)
- 【請求項１】 第１の電源電位に第１の負荷素子を介し
て接続され、制御電極に入力された第１の入力信号のレ
ベルに基づきオン、オフする第１のトランジスタと、 前記第１のトランジスタと第２の電源電位間に接続さ
れ、制御電極に入力された第２の入力信号のレベルに基
づきオン、オフする第２のトランジスタと、 前記第１の電源電位に前記第１の負荷素子を介して前記
第１のトランジスタとは並列に接続され、制御電極に入
力された前記第２の入力信号のレベルに基づきオン、オ
フする第３のトランジスタと、 前記第３のトランジスタと前記第２の電源電位間に接続
され、制御電極に入力された前記第１の入力信号のレベ
ルに基づきオン、オフする第４のトランジスタと、 前記第１のトランジスタ及び前記第２のトランジスタの
第１接続点と前記第２の電源電位間に接続された第１の
放電用素子と、 前記第３のトランジスタ及び前記第４のトランジスタの
第２接続点と前記第２の電源電位間に接続された第２の
放電用素子と、 前記第１の電源電位に第２の負荷素子を介して接続され
た出力端子と前記第２の電源電位との間に接続され、前
記第１接続点の電位に基づきオン、オフして該出力端子
の電位レベルを設定する第５のトランジスタと、 前記第１の電源電位に前記第２の負荷素子を介して接続
された前記出力端子と前記第２の電源電位との間に前記
第５のトランジスタとは並列に接続され、前記第２接続
点の電位に基づきオン、オフして該出力端子の電位レベ
ルを設定する第６のトランジスタとを、 備えたことを特徴とするイクスクルーシブ否定論理和ゲ
ート。 - 【請求項２】 前記第１から第６のトランジスタは、Ｎ
ＭＯＳＦＥＴ或いはガリウムひ素ＦＥＴで構成したこと
を特徴とする請求項１記載のイクスクルーシブ否定論理
和ゲート。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02637295A JP3482026B2 (ja) | 1995-02-15 | 1995-02-15 | イクスクルーシブ否定論理和ゲート |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02637295A JP3482026B2 (ja) | 1995-02-15 | 1995-02-15 | イクスクルーシブ否定論理和ゲート |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08223027A JPH08223027A (ja) | 1996-08-30 |
| JP3482026B2 true JP3482026B2 (ja) | 2003-12-22 |
Family
ID=12191688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02637295A Expired - Fee Related JP3482026B2 (ja) | 1995-02-15 | 1995-02-15 | イクスクルーシブ否定論理和ゲート |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3482026B2 (ja) |
-
1995
- 1995-02-15 JP JP02637295A patent/JP3482026B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08223027A (ja) | 1996-08-30 |
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