JPH08204541A - 半導体論理回路 - Google Patents
半導体論理回路Info
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- JPH08204541A JPH08204541A JP7012527A JP1252795A JPH08204541A JP H08204541 A JPH08204541 A JP H08204541A JP 7012527 A JP7012527 A JP 7012527A JP 1252795 A JP1252795 A JP 1252795A JP H08204541 A JPH08204541 A JP H08204541A
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Abstract
(57)【要約】
【目的】 入力確定時の電流を低減した差動型論理回路
を提供する。 【構成】 ソースを互いに接続し電流源ＦＥＴ９に接続
したエンハンスメント型ＦＥＴ５，６とドレインを電源
ＶＤＤに接続したデプレッション型ＦＥＴ７，８から構
成され、入力端子１をＦＥＴ５，８のゲートに接続し、
入力端子２をＦＥＴ６，７のゲートに接続し、入力端子
２には参照電圧として一定電圧を印加するか或いは入力
端子１の論理反転信号を入力する。入力端子１はハイレ
ベル確定時にはＦＥＴ５，８がＯＮ、ＦＥＴ６，７はほ
ぼＯＦＦとなるので、回路を流れる電流は小さくなる。
を提供する。 【構成】 ソースを互いに接続し電流源ＦＥＴ９に接続
したエンハンスメント型ＦＥＴ５，６とドレインを電源
ＶＤＤに接続したデプレッション型ＦＥＴ７，８から構
成され、入力端子１をＦＥＴ５，８のゲートに接続し、
入力端子２をＦＥＴ６，７のゲートに接続し、入力端子
２には参照電圧として一定電圧を印加するか或いは入力
端子１の論理反転信号を入力する。入力端子１はハイレ
ベル確定時にはＦＥＴ５，８がＯＮ、ＦＥＴ６，７はほ
ぼＯＦＦとなるので、回路を流れる電流は小さくなる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体論理回路に関す
る。
る。
【０００２】
【従来の技術】従来より光通信用集積回路をはじめとす
る高速な集積回路では、差動型のＦＥＴ論理回路である
ＳＣＦＬ（ソース結合ＦＥＴ論理回路，Ｓｏｕｒｃｅ−
ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）がしばしば用い
られる。図５に例として示すＳＣＦＬで構成したインバ
ータは、ソース同士が接続された２個のＦＥＴ５，６
と、ＦＥＴ５，６と電源ＶＳＳとの間に接続された電流
源ＦＥＴ９と、ＦＥＴ５，６のドレインと電源ＶＤＤと
の間に接続された２個の負荷抵抗２０，２１とから構成
されている。また１，２は入力端子、１０，１１は出力
端子である。この回路では２個のＦＥＴ５，６の入力端
子１，２への入力電圧に応じ、電流源ＦＥＴ９の電流経
路をＦＥＴ５又はＦＥＴ６側に切り替えることによって
論理動作を行っていた。
る高速な集積回路では、差動型のＦＥＴ論理回路である
ＳＣＦＬ（ソース結合ＦＥＴ論理回路，Ｓｏｕｒｃｅ−
ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）がしばしば用い
られる。図５に例として示すＳＣＦＬで構成したインバ
ータは、ソース同士が接続された２個のＦＥＴ５，６
と、ＦＥＴ５，６と電源ＶＳＳとの間に接続された電流
源ＦＥＴ９と、ＦＥＴ５，６のドレインと電源ＶＤＤと
の間に接続された２個の負荷抵抗２０，２１とから構成
されている。また１，２は入力端子、１０，１１は出力
端子である。この回路では２個のＦＥＴ５，６の入力端
子１，２への入力電圧に応じ、電流源ＦＥＴ９の電流経
路をＦＥＴ５又はＦＥＴ６側に切り替えることによって
論理動作を行っていた。
【０００３】
【発明が解決しようとする課題】しかしながら、前記従
来例では電流源ＦＥＴ９を通して一定電流が常に流れる
ため、消費電力が大きいという課題があった。
来例では電流源ＦＥＴ９を通して一定電流が常に流れる
ため、消費電力が大きいという課題があった。
【０００４】本発明の目的は上記課題を解決して、スイ
ッチングを行わない時の電流を低減し、消費電力低減が
可能な半導体論理回路を提供することにある。
ッチングを行わない時の電流を低減し、消費電力低減が
可能な半導体論理回路を提供することにある。
【０００５】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体論理回路は、スイッチング部
と、第１の出力端子と、第２の出力端子と、第１の入力
端子群と、第２の入力端子群とを有する半導体論理回路
であって、スイッチング部は、対をなす直列接続の第１
及び第３のスイッチング部と、対をなす直列接続の第２
及び第４のスイッチング部との組合せからなり、各スイ
ッチング部は、第１の端子と、第２の端子と、１つ以上
の制御端子を有し、第１と第２の端子間に流れる電流を
１つ以上の制御端子への入力電圧により制御するもので
あり、前記第１及び第２のスイッチング部は、第１の端
子同士を接続し、その節点を電流源素子を介して第１の
電源に接続したものであり、前記第３及び第４のスイッ
チング部は、第２の端子を第２の電源に接続したもので
あり、第１の出力端子は、前記第１のスイッチング部の
第２の端子と前記第３のスイッチング部の第１の端子と
を接続した節点に設けたものであり、第２の出力端子
は、前記第２のスイッチング部の第２の端子と前記第４
のスイッチング部の第１の端子とを接続した節点に設け
たものであり、第１の入力端子群は、前記第１のスイッ
チング部と第４のスイッチング部の制御端子群に接続し
たものであり、第２の入力端子群は、前記第２のスイッ
チング部と第３のスイッチング部の制御端子群に接続し
たものである。
め、本発明に係る半導体論理回路は、スイッチング部
と、第１の出力端子と、第２の出力端子と、第１の入力
端子群と、第２の入力端子群とを有する半導体論理回路
であって、スイッチング部は、対をなす直列接続の第１
及び第３のスイッチング部と、対をなす直列接続の第２
及び第４のスイッチング部との組合せからなり、各スイ
ッチング部は、第１の端子と、第２の端子と、１つ以上
の制御端子を有し、第１と第２の端子間に流れる電流を
１つ以上の制御端子への入力電圧により制御するもので
あり、前記第１及び第２のスイッチング部は、第１の端
子同士を接続し、その節点を電流源素子を介して第１の
電源に接続したものであり、前記第３及び第４のスイッ
チング部は、第２の端子を第２の電源に接続したもので
あり、第１の出力端子は、前記第１のスイッチング部の
第２の端子と前記第３のスイッチング部の第１の端子と
を接続した節点に設けたものであり、第２の出力端子
は、前記第２のスイッチング部の第２の端子と前記第４
のスイッチング部の第１の端子とを接続した節点に設け
たものであり、第１の入力端子群は、前記第１のスイッ
チング部と第４のスイッチング部の制御端子群に接続し
たものであり、第２の入力端子群は、前記第２のスイッ
チング部と第３のスイッチング部の制御端子群に接続し
たものである。
【０００６】また、前記第１の入力端子群は、スイッチ
ング信号が入力されるものであり、前記第２の入力端子
群は、前記第１の入力端子群への信号を論理反転した信
号が入力されるものである。
ング信号が入力されるものであり、前記第２の入力端子
群は、前記第１の入力端子群への信号を論理反転した信
号が入力されるものである。
【０００７】また、前記第１の入力端子群は、スイッチ
ング信号が入力されるものであり、前記第２の入力端子
群は、一定電圧が印加されるものである。
ング信号が入力されるものであり、前記第２の入力端子
群は、一定電圧が印加されるものである。
【０００８】また、前記第１のスイッチング部と第４の
スイッチング部は、端子間に流れる電流を１個の制御端
子で制御するスイッチング素子を複数個並列接続して構
成されたものである。
スイッチング部は、端子間に流れる電流を１個の制御端
子で制御するスイッチング素子を複数個並列接続して構
成されたものである。
【０００９】また、前記第１のスイッチング部と第４の
スイッチング部は、端子間に流れる電流を１個の制御端
子で制御するスイッチング素子を複数個並列接続して構
成されたものであり、前記第２のスイッチング部と第３
のスイッチング部は、前記スイッチング素子を複数個直
列接続して構成されたものである。
スイッチング部は、端子間に流れる電流を１個の制御端
子で制御するスイッチング素子を複数個並列接続して構
成されたものであり、前記第２のスイッチング部と第３
のスイッチング部は、前記スイッチング素子を複数個直
列接続して構成されたものである。
【００１０】また、前記第１のスイッチング部と第４の
スイッチング部は、端子間に流れる電流を１個の制御端
子で制御するスイッチング素子を複数個並列接続して構
成されたものであり、前記第２のスイッチング部と第３
のスイッチング部は、前記スイッチング素子の１個で構
成されたものである。
スイッチング部は、端子間に流れる電流を１個の制御端
子で制御するスイッチング素子を複数個並列接続して構
成されたものであり、前記第２のスイッチング部と第３
のスイッチング部は、前記スイッチング素子の１個で構
成されたものである。
【００１１】また、前記スイッチング素子がＦＥＴであ
る。
る。
【００１２】また、前記第１と第２のスイッチング部を
構成するＦＥＴのしきい値電圧は、前記第３と第４のス
イッチング部を構成するＦＥＴのしきい値電圧より正側
である。
構成するＦＥＴのしきい値電圧は、前記第３と第４のス
イッチング部を構成するＦＥＴのしきい値電圧より正側
である。
【００１３】
【作用】本発明の作用を、図１に示したインバータを用
いて説明する。図１に示すインバータにおいて、入出力
信号が変化して例えば入力端子１への信号がハイレベ
ル、入力端子２への信号がロウレベルの場合を考える。
入力端子１にハイレベルの信号が入力されると、第１の
スイッチング部としてのＦＥＴ５と第４のスイッチング
部としてのＦＥＴ８はＯＮとなり、一方、入力端子２に
ロウレベルの信号が入力されているため、第２のスイッ
チング部としてのＦＥＴ６はＯＦＦとなる。第３のスイ
ッチング部としてのデプレション型ＦＥＴ７でもほぼＯ
ＦＦの電流となってＯＮ時と比較すると、かなり小さな
電流となる。つまりＦＥＴ５とＦＥＴ７とからなる回路
のうちＦＥＴ７に流れる電流は、微小電流となり、電流
源ＦＥＴ９の電流より小さく設計することができるた
め、従来のＳＣＦＬ回路より低電力化が可能となる。
いて説明する。図１に示すインバータにおいて、入出力
信号が変化して例えば入力端子１への信号がハイレベ
ル、入力端子２への信号がロウレベルの場合を考える。
入力端子１にハイレベルの信号が入力されると、第１の
スイッチング部としてのＦＥＴ５と第４のスイッチング
部としてのＦＥＴ８はＯＮとなり、一方、入力端子２に
ロウレベルの信号が入力されているため、第２のスイッ
チング部としてのＦＥＴ６はＯＦＦとなる。第３のスイ
ッチング部としてのデプレション型ＦＥＴ７でもほぼＯ
ＦＦの電流となってＯＮ時と比較すると、かなり小さな
電流となる。つまりＦＥＴ５とＦＥＴ７とからなる回路
のうちＦＥＴ７に流れる電流は、微小電流となり、電流
源ＦＥＴ９の電流より小さく設計することができるた
め、従来のＳＣＦＬ回路より低電力化が可能となる。
【００１４】一方スイッチング動作時には、全てのＦＥ
Ｔ５，６，７，８に電流が流れる状態となり、その電流
の総和は電流源ＦＥＴ９で規定される。そのためにＳＣ
ＦＬ回路の特徴である広い動作マージン等の差動回路の
特徴はそのまま維持されている。
Ｔ５，６，７，８に電流が流れる状態となり、その電流
の総和は電流源ＦＥＴ９で規定される。そのためにＳＣ
ＦＬ回路の特徴である広い動作マージン等の差動回路の
特徴はそのまま維持されている。
【００１５】回路シミュレーションで得られた入出力伝
達特性と電流との関係を図２に示す。図からわかるよう
に入力端子１又は２に入力する信号のレベルがハイレベ
ルからロウレベルに又はその逆に変化する中間状態で
は、ＦＥＴ７又は８に大きな電流が流れているが、入力
端子１又は２に入力する信号のレベルがハイレベル又は
ロウレベルのいずれか一方に確定しているときにＦＥＴ
７又は８に流れる電流は非常に減少していることがわか
る。
達特性と電流との関係を図２に示す。図からわかるよう
に入力端子１又は２に入力する信号のレベルがハイレベ
ルからロウレベルに又はその逆に変化する中間状態で
は、ＦＥＴ７又は８に大きな電流が流れているが、入力
端子１又は２に入力する信号のレベルがハイレベル又は
ロウレベルのいずれか一方に確定しているときにＦＥＴ
７又は８に流れる電流は非常に減少していることがわか
る。
【００１６】
【実施例】以下、本発明の実施例を図により説明する。
【００１７】（実施例１）図１は本発明の実施例１を示
す回路図である。
す回路図である。
【００１８】図において、本発明に係る半導体論理回路
は基本的に、スイッチング部と、第１の出力端子と、第
２の出力端子と、第１の入力端子群と、第２の入力端子
群とを有する半導体論理回路である。
は基本的に、スイッチング部と、第１の出力端子と、第
２の出力端子と、第１の入力端子群と、第２の入力端子
群とを有する半導体論理回路である。
【００１９】前記スイッチング部は、対をなす直列接続
の第１及び第３のスイッチング部と、対をなす直列接続
の第２及び第４のスイッチング部との組合せからなり、
各スイッチング部は、第１の端子と、第２の端子と、１
つ以上の制御端子を有し、第１と第２の端子間に流れる
電流を１つ以上の制御端子への入力電圧により制御する
機能を有している。
の第１及び第３のスイッチング部と、対をなす直列接続
の第２及び第４のスイッチング部との組合せからなり、
各スイッチング部は、第１の端子と、第２の端子と、１
つ以上の制御端子を有し、第１と第２の端子間に流れる
電流を１つ以上の制御端子への入力電圧により制御する
機能を有している。
【００２０】また前記第１及び第２のスイッチング部
は、第１の端子同士を接続し、その節点を電流源素子を
介して第１の電源に接続し、前記第３及び第４のスイッ
チング部は、第２の端子を第２の電源に接続してある。
は、第１の端子同士を接続し、その節点を電流源素子を
介して第１の電源に接続し、前記第３及び第４のスイッ
チング部は、第２の端子を第２の電源に接続してある。
【００２１】また第１の出力端子は、前記第１のスイッ
チング部の第２の端子と前記第３のスイッチング部の第
１の端子とを接続した節点に設けられており、第２の出
力端子は、前記第２のスイッチング部の第２の端子と前
記第４のスイッチング部の第１の端子とを接続した節点
に設けられている。また前記第１の入力端子群は、前記
第１のスイッチング部と第４のスイッチング部の制御端
子群に接続してあり、前記第２の入力端子群は、前記第
２のスイッチング部と第３のスイッチング部の制御端子
群に接続してある。またスイッチング部をＦＥＴで構成
した場合に、第１と第２のスイッチング部を構成するＦ
ＥＴのしきい値電圧は、第３と第４のスイッチング部を
構成するＦＥＴのしきい値電圧より正側にあるように設
定する。
チング部の第２の端子と前記第３のスイッチング部の第
１の端子とを接続した節点に設けられており、第２の出
力端子は、前記第２のスイッチング部の第２の端子と前
記第４のスイッチング部の第１の端子とを接続した節点
に設けられている。また前記第１の入力端子群は、前記
第１のスイッチング部と第４のスイッチング部の制御端
子群に接続してあり、前記第２の入力端子群は、前記第
２のスイッチング部と第３のスイッチング部の制御端子
群に接続してある。またスイッチング部をＦＥＴで構成
した場合に、第１と第２のスイッチング部を構成するＦ
ＥＴのしきい値電圧は、第３と第４のスイッチング部を
構成するＦＥＴのしきい値電圧より正側にあるように設
定する。
【００２２】以上は本発明の基本的構成であり、次に前
記第１，第２，第３，第４のスイッチング部は端子間に
流れる電流を１つの制御端子への入力電圧により制御す
る機能を有するもの、より具体的には第１及び第２のス
イッチング部はエンハンスメント型ＦＥＴから構成し、
第３及び第４のスイッチング部はデプレッション型ＦＥ
Ｔから構成し、これらのＦＥＴを組合せてインバータを
構築した実施例１を図１に基づいて説明する。ここに、
前記スイッチング部の第１の端子は、ＦＥＴのキャリア
を供給する電極としてのソースに相当し、第２の端子
は、キャリアを引き出す側の電極としてのドレインに相
当し、制御端子は、ＦＥＴのソースとドレインの間のゲ
ートに相当する。
記第１，第２，第３，第４のスイッチング部は端子間に
流れる電流を１つの制御端子への入力電圧により制御す
る機能を有するもの、より具体的には第１及び第２のス
イッチング部はエンハンスメント型ＦＥＴから構成し、
第３及び第４のスイッチング部はデプレッション型ＦＥ
Ｔから構成し、これらのＦＥＴを組合せてインバータを
構築した実施例１を図１に基づいて説明する。ここに、
前記スイッチング部の第１の端子は、ＦＥＴのキャリア
を供給する電極としてのソースに相当し、第２の端子
は、キャリアを引き出す側の電極としてのドレインに相
当し、制御端子は、ＦＥＴのソースとドレインの間のゲ
ートに相当する。
【００２３】図１において、第１のスイッチング部とし
てのエンハンスメント型ＦＥＴ５と第３のデプレッショ
ン型ＦＥＴ７とは直列接続し、かつ第２のスイッチング
部としてのエンハンスメント型ＦＥＴ６と第４のデプレ
ッション型ＦＥＴ８とは直列に接続されている。
てのエンハンスメント型ＦＥＴ５と第３のデプレッショ
ン型ＦＥＴ７とは直列接続し、かつ第２のスイッチング
部としてのエンハンスメント型ＦＥＴ６と第４のデプレ
ッション型ＦＥＴ８とは直列に接続されている。
【００２４】ＦＥＴ５とＦＥＴ６は、ソース同士を接続
し、その節点を電流源ＦＥＴ９を介して第１の電源ＶＳ
Ｓに接続し、ＦＥＴ７とＦＥＴ８は、ドレインを第２の
電源ＶＤＤに接続してある。
し、その節点を電流源ＦＥＴ９を介して第１の電源ＶＳ
Ｓに接続し、ＦＥＴ７とＦＥＴ８は、ドレインを第２の
電源ＶＤＤに接続してある。
【００２５】また第１の出力端子１０は、ＦＥＴ５のド
レインとＦＥＴ７のソースとを接続した節点に設けられ
ており、第２の出力端子１１は、ＦＥＴ６のドレインと
ＦＥＴ８のソースとを接続した節点に設けられている。
また第１の入力端子１は、ＦＥＴ５のゲートとＦＥＴ８
のゲートとに接続してあり、第２の入力端子２は、ＦＥ
Ｔ６のゲートとＦＥＴ７のゲートとに接続してある。ま
た第１と第２のスイッチング部を構成するＦＥＴ１，２
のしきい値電圧は、第３と第４のスイッチング部を構成
するＦＥＴ７，８のしきい値電圧より正側にあるように
なっている。
レインとＦＥＴ７のソースとを接続した節点に設けられ
ており、第２の出力端子１１は、ＦＥＴ６のドレインと
ＦＥＴ８のソースとを接続した節点に設けられている。
また第１の入力端子１は、ＦＥＴ５のゲートとＦＥＴ８
のゲートとに接続してあり、第２の入力端子２は、ＦＥ
Ｔ６のゲートとＦＥＴ７のゲートとに接続してある。ま
た第１と第２のスイッチング部を構成するＦＥＴ１，２
のしきい値電圧は、第３と第４のスイッチング部を構成
するＦＥＴ７，８のしきい値電圧より正側にあるように
なっている。
【００２６】図１に示すインバータにおいて、入出力信
号が変化して例えば入力端子１への信号がハイレベル、
入力端子２への信号がロウレベルの場合を考える。入力
端子１にハイレベルの信号が入力されると、ＦＥＴ５と
ＦＥＴ８はＯＮとなり、一方、入力端子２にロウレベル
の信号が入力されているため、ＦＥＴ６はＯＦＦとな
る。デプレション型ＦＥＴ７でもほぼＯＦＦの電流とな
ってＯＮ時と比較すると、かなり小さな電流となり、出
力端子１０にはロウレベルの信号が、またＦＥＴ５とＦ
ＥＴ７とからなる回路のうちＦＥＴ７に流れる電流は、
微小電流となり、出力端子１１にはハイレベルの信号が
出力され、図の回路はインバータとして動作する。電流
源ＦＥＴ９の電流より小さく設計することができるた
め、従来のＳＣＦＬ回路より低電力化が可能となる。
号が変化して例えば入力端子１への信号がハイレベル、
入力端子２への信号がロウレベルの場合を考える。入力
端子１にハイレベルの信号が入力されると、ＦＥＴ５と
ＦＥＴ８はＯＮとなり、一方、入力端子２にロウレベル
の信号が入力されているため、ＦＥＴ６はＯＦＦとな
る。デプレション型ＦＥＴ７でもほぼＯＦＦの電流とな
ってＯＮ時と比較すると、かなり小さな電流となり、出
力端子１０にはロウレベルの信号が、またＦＥＴ５とＦ
ＥＴ７とからなる回路のうちＦＥＴ７に流れる電流は、
微小電流となり、出力端子１１にはハイレベルの信号が
出力され、図の回路はインバータとして動作する。電流
源ＦＥＴ９の電流より小さく設計することができるた
め、従来のＳＣＦＬ回路より低電力化が可能となる。
【００２７】一方スイッチング動作時には、全てのＦＥ
Ｔ５，６，７，８に電流が流れる状態となり、その電流
の総和は電流源ＦＥＴ９で規定される。そのためにＳＣ
ＦＬ回路の特徴である広い動作マージン等の差動回路の
特徴はそのまま維持されている。
Ｔ５，６，７，８に電流が流れる状態となり、その電流
の総和は電流源ＦＥＴ９で規定される。そのためにＳＣ
ＦＬ回路の特徴である広い動作マージン等の差動回路の
特徴はそのまま維持されている。
【００２８】また図１に示す回路は、入力端子１にのみ
スイッチング信号を入力し、入力端子２に参照電圧とし
て一定電圧を印加した場合にもインバータとして動作す
る。
スイッチング信号を入力し、入力端子２に参照電圧とし
て一定電圧を印加した場合にもインバータとして動作す
る。
【００２９】本実施例では、入力端子１又は２での信号
レベルがハイレベル又はロウレベルに確定しているとき
には、回路内に完全にＯＮ状態である電流経路は存在し
ないため、低電力化が図られる。
レベルがハイレベル又はロウレベルに確定しているとき
には、回路内に完全にＯＮ状態である電流経路は存在し
ないため、低電力化が図られる。
【００３０】（実施例２）図３は本発明の実施例２を示
す回路図である。図において、本発明に係る半導体論理
回路では、上述した基本的構成における前記第１のスイ
ッチング部と第４のスイッチング部は、端子間に流れる
電流を１個の制御端子で制御するスイッチング素子を複
数個並列接続して構成し、また前記第２のスイッチング
部と第３のスイッチング部を、前記スイッチング素子を
複数個直列接続して構成するようにしてもよい。
す回路図である。図において、本発明に係る半導体論理
回路では、上述した基本的構成における前記第１のスイ
ッチング部と第４のスイッチング部は、端子間に流れる
電流を１個の制御端子で制御するスイッチング素子を複
数個並列接続して構成し、また前記第２のスイッチング
部と第３のスイッチング部を、前記スイッチング素子を
複数個直列接続して構成するようにしてもよい。
【００３１】図３は上述した本発明の構成を具体化して
２入力ＮＯＲ回路を構成した実施例を示すものである。
本実施例では第１のスイッチング部はエンハンスメント
型ＦＥＴ５，１３からなり、第４のスイッチング部はデ
プレッション型ＦＥＴ８，１６からなり、ＦＥＴ５，１
３及びＦＥＴ８，１６を並列接続し、また第２のスイッ
チング部をなすエンハンスメント型ＦＥＴ６，１４及び
第３のスイッチング部をなすデプレッション型ＦＥＴ
７，１５をそれぞれ直列に接続し、ＦＥＴ５，１３，６
のソースを電流源ＦＥＴ９を介して電源ＶＳＳに接続
し、ＦＥＴ１５，８，１６のドレインを負荷として電源
ＶＤＤに接続している。入力端子１はＦＥＴ５，８のゲ
ートに、入力端子２はＦＥＴ６，７のゲートに、入力端
子３はＦＥＴ１３，１６のゲートに、入力端子４はＦＥ
Ｔ１４，１５のゲートにそれぞれ接続している。入力端
子２，入力端子４にはそれぞれ入力端子１，入力端子３
への信号を論理反転した信号が入力されている。
２入力ＮＯＲ回路を構成した実施例を示すものである。
本実施例では第１のスイッチング部はエンハンスメント
型ＦＥＴ５，１３からなり、第４のスイッチング部はデ
プレッション型ＦＥＴ８，１６からなり、ＦＥＴ５，１
３及びＦＥＴ８，１６を並列接続し、また第２のスイッ
チング部をなすエンハンスメント型ＦＥＴ６，１４及び
第３のスイッチング部をなすデプレッション型ＦＥＴ
７，１５をそれぞれ直列に接続し、ＦＥＴ５，１３，６
のソースを電流源ＦＥＴ９を介して電源ＶＳＳに接続
し、ＦＥＴ１５，８，１６のドレインを負荷として電源
ＶＤＤに接続している。入力端子１はＦＥＴ５，８のゲ
ートに、入力端子２はＦＥＴ６，７のゲートに、入力端
子３はＦＥＴ１３，１６のゲートに、入力端子４はＦＥ
Ｔ１４，１５のゲートにそれぞれ接続している。入力端
子２，入力端子４にはそれぞれ入力端子１，入力端子３
への信号を論理反転した信号が入力されている。
【００３２】図３に示す回路では入力端子１と入力端子
３の少なくともいずれか一方がハイレベルならば、並列
接続した組のＦＥＴ５，１３とＦＥＴ８，１６では少な
くとも一方のＦＥＴはＯＮとなり、直列接続した組のＦ
ＥＴ６，１４とＦＥＴ５，１３の少なくとも一方はＯＦ
Ｆとなるので、出力端子１０はローレベルの信号が、出
力端子１１にはハイレベルの信号が出力され、入力端子
１，３から見るとＮＯＲ回路として動作する。
３の少なくともいずれか一方がハイレベルならば、並列
接続した組のＦＥＴ５，１３とＦＥＴ８，１６では少な
くとも一方のＦＥＴはＯＮとなり、直列接続した組のＦ
ＥＴ６，１４とＦＥＴ５，１３の少なくとも一方はＯＦ
Ｆとなるので、出力端子１０はローレベルの信号が、出
力端子１１にはハイレベルの信号が出力され、入力端子
１，３から見るとＮＯＲ回路として動作する。
【００３３】本実施例では、入力端子１，３，２，４が
ハイレベル又はロウレベルに確定しているときには、回
路内に完全にＯＮ状態である電流経路は存在しないた
め、低電力化が図られる。
ハイレベル又はロウレベルに確定しているときには、回
路内に完全にＯＮ状態である電流経路は存在しないた
め、低電力化が図られる。
【００３４】（実施例３）図４は本発明の実施例３を示
す回路図である。図において、本発明に係る半導体論理
回路は、上述した基本構成における前記第１のスイッチ
ング部と第４のスイッチング部を、端子間に流れる電流
を１個の制御端子で制御するスイッチング素子を複数個
並列接続して構成したものであり、前記第２のスイッチ
ング部と第３のスイッチング部は、前記スイッチング素
子の１個で構成するようにしてもよい。
す回路図である。図において、本発明に係る半導体論理
回路は、上述した基本構成における前記第１のスイッチ
ング部と第４のスイッチング部を、端子間に流れる電流
を１個の制御端子で制御するスイッチング素子を複数個
並列接続して構成したものであり、前記第２のスイッチ
ング部と第３のスイッチング部は、前記スイッチング素
子の１個で構成するようにしてもよい。
【００３５】図４は上述した本発明の構成を具体化して
２入力回路を構成した実施例を示すものである。本実施
例では、第１のスイッチング部と第４のスイッチング部
はエンハンスメント型ＦＥＴ５，１３からなり、第２の
スイッチング部と第３のスイッチング部はデプレッショ
ン型ＦＥＴ６，７からなり、ＦＥＴ５，１３及びＦＥＴ
８，１６を並列接続し、ＦＥＴ５，１３，６のソースを
電流源ＦＥＴ９を介して電源ＶＳＳに接続し、ＦＥＴ
７，８，１６のドレインが負荷として電源ＶＤＤに接続
している。入力端子１はＦＥＴ５，８のゲートに、入力
端子２はＦＥＴ６，７のゲートに、入力端子３はＦＥＴ
１３，１６のゲートにそれぞれ接続し、入力端子２には
参照電圧として一定電圧を印加している。
２入力回路を構成した実施例を示すものである。本実施
例では、第１のスイッチング部と第４のスイッチング部
はエンハンスメント型ＦＥＴ５，１３からなり、第２の
スイッチング部と第３のスイッチング部はデプレッショ
ン型ＦＥＴ６，７からなり、ＦＥＴ５，１３及びＦＥＴ
８，１６を並列接続し、ＦＥＴ５，１３，６のソースを
電流源ＦＥＴ９を介して電源ＶＳＳに接続し、ＦＥＴ
７，８，１６のドレインが負荷として電源ＶＤＤに接続
している。入力端子１はＦＥＴ５，８のゲートに、入力
端子２はＦＥＴ６，７のゲートに、入力端子３はＦＥＴ
１３，１６のゲートにそれぞれ接続し、入力端子２には
参照電圧として一定電圧を印加している。
【００３６】図４に示す回路では入力端子１と入力端子
３の少なくとも一方がハイレベルならば、並列接続した
組のＦＥＴ５，１３とＦＥＴ８，１６では少なくとも一
方のＦＥＴはＯＮ、ＦＥＴ６と５はＯＦＦ或いはＯＦＦ
に近い状態となるので、出力端子１０はローレベル、出
力端子１１にはハイレベルの信号が出力され、ＮＯＲ回
路として動作する。
３の少なくとも一方がハイレベルならば、並列接続した
組のＦＥＴ５，１３とＦＥＴ８，１６では少なくとも一
方のＦＥＴはＯＮ、ＦＥＴ６と５はＯＦＦ或いはＯＦＦ
に近い状態となるので、出力端子１０はローレベル、出
力端子１１にはハイレベルの信号が出力され、ＮＯＲ回
路として動作する。
【００３７】本実施例では、入力がハイレベル又はロウ
レベルに確定しているときには、回路内に完全にＯＮ状
態である電流経路は存在しないため低電力化が図られ
る。
レベルに確定しているときには、回路内に完全にＯＮ状
態である電流経路は存在しないため低電力化が図られ
る。
【００３８】
【発明の効果】以上説明したように本発明によれば、入
力信号確定時の回路電流を低減できるために、本回路を
使用した集積回路の消費電力を低減できる。
力信号確定時の回路電流を低減できるために、本回路を
使用した集積回路の消費電力を低減できる。
【００３９】また本発明をインバ−タとして用いた場
合、スイッチング動作を行なわないときの負荷としての
スイッチング部に流れる電流は、微小電流となり、電流
源素子の電流より小さく設計することができるため、従
来のＳＣＦＬ回路より低電力化を実現することができ
る。一方スイッチング動作時には、全てのスイッチング
部に電流が流れる状態となり、その電流の総和は電流源
素子で規定されるため、ＳＣＦＬ回路の特徴である広い
動作マージン等の差動回路の特徴をそのまま維持でき
る。
合、スイッチング動作を行なわないときの負荷としての
スイッチング部に流れる電流は、微小電流となり、電流
源素子の電流より小さく設計することができるため、従
来のＳＣＦＬ回路より低電力化を実現することができ
る。一方スイッチング動作時には、全てのスイッチング
部に電流が流れる状態となり、その電流の総和は電流源
素子で規定されるため、ＳＣＦＬ回路の特徴である広い
動作マージン等の差動回路の特徴をそのまま維持でき
る。
【００４０】また本発明をＮＯＲ回路として用いること
もでき、しかも入力信号確定時において回路内に完全に
ＯＮ状態である電流経路は存在しないため、低電力化を
実現することができる。
もでき、しかも入力信号確定時において回路内に完全に
ＯＮ状態である電流経路は存在しないため、低電力化を
実現することができる。
【図１】本発明の実施例１を示す回路図である。
【図２】本発明の実施例１における入出力伝達特性と電
流との関係を示す図である。
流との関係を示す図である。
【図３】本発明の実施例２を示す回路図である。
【図４】本発明の実施例３を示す回路図である。
【図５】従来例を示す回路図である。
１，２，３，４ 入力端子 ５，６，１３，１４ エンハンスメント型ＦＥＴ ７，８，１５，１６ デプレッション型ＦＥＴ ９ 電流源ＦＥＴ １０，１１ 出力端子 ２０，２１ 負荷抵抗
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/094 Ｖ
Claims (8)
- 【請求項１】 スイッチング部と、第１の出力端子と、
第２の出力端子と、第１の入力端子群と、第２の入力端
子群とを有する半導体論理回路であって、 スイッチング部は、対をなす直列接続の第１及び第３の
スイッチング部と、対をなす直列接続の第２及び第４の
スイッチング部との組合せからなり、各スイッチング部
は、第１の端子と、第２の端子と、１つ以上の制御端子
を有し、第１と第２の端子間に流れる電流を１つ以上の
制御端子への入力電圧により制御するものであり、 前記第１及び第２のスイッチング部は、第１の端子同士
を接続し、その節点を電流源素子を介して第１の電源に
接続したものであり、 前記第３及び第４のスイッチング部は、第２の端子を第
２の電源に接続したものであり、 第１の出力端子は、前記第１のスイッチング部の第２の
端子と前記第３のスイッチング部の第１の端子とを接続
した節点に設けたものであり、 第２の出力端子は、前記第２のスイッチング部の第２の
端子と前記第４のスイッチング部の第１の端子とを接続
した節点に設けたものであり、 第１の入力端子群は、前記第１のスイッチング部と第４
のスイッチング部の制御端子群に接続したものであり、 第２の入力端子群は、前記第２のスイッチング部と第３
のスイッチング部の制御端子群に接続したものであるこ
とを特徴とする半導体論理回路。 - 【請求項２】 前記第１の入力端子群は、スイッチング
信号が入力されるものであり、 前記第２の入力端子群は、前記第１の入力端子群への信
号を論理反転した信号が入力されるものであることを特
徴とする請求項１に記載の半導体論理回路。 - 【請求項３】 前記第１の入力端子群は、スイッチング
信号が入力されるものであり、 前記第２の入力端子群は、一定電圧が印加されるもので
あることを特徴とする請求項１に記載の半導体論理回
路。 - 【請求項４】 前記第１のスイッチング部と第４のスイ
ッチング部は、端子間に流れる電流を１個の制御端子で
制御するスイッチング素子を複数個並列接続して構成さ
れたものであることを特徴とする請求項１，２又は３に
記載の半導体論理回路。 - 【請求項５】 前記第１のスイッチング部と第４のスイ
ッチング部は、端子間に流れる電流を１個の制御端子で
制御するスイッチング素子を複数個並列接続して構成さ
れたものであり、 前記第２のスイッチング部と第３のスイッチング部は、
前記スイッチング素子を複数個直列接続して構成された
ものであることを特徴とする請求項１又は２に記載の半
導体論理回路。 - 【請求項６】 前記第１のスイッチング部と第４のスイ
ッチング部は、端子間に流れる電流を１個の制御端子で
制御するスイッチング素子を複数個並列接続して構成さ
れたものであり、 前記第２のスイッチング部と第３のスイッチング部は、
前記スイッチング素子の１個で構成されたものであるこ
とを特徴とする請求項１又は３に記載の半導体論理回
路。 - 【請求項７】 前記スイッチング素子がＦＥＴであるこ
とを特徴とする請求項４，５又は６に記載の半導体論理
回路。 - 【請求項８】 前記第１と第２のスイッチング部を構成
するＦＥＴのしきい値電圧は、前記第３と第４のスイッ
チング部を構成するＦＥＴのしきい値電圧より正側であ
ることを特徴とする請求項７に記載の半導体論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7012527A JPH08204541A (ja) | 1995-01-30 | 1995-01-30 | 半導体論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7012527A JPH08204541A (ja) | 1995-01-30 | 1995-01-30 | 半導体論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204541A true JPH08204541A (ja) | 1996-08-09 |
Family
ID=11807809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7012527A Pending JPH08204541A (ja) | 1995-01-30 | 1995-01-30 | 半導体論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204541A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003058817A1 (fr) * | 2001-12-20 | 2003-07-17 | Nippon Telegraph And Telephone Corporation | Circuit generateur d'echelles a deux modules |
| US6624666B2 (en) * | 2000-05-31 | 2003-09-23 | Nippon Telegraph And Telephone Corporation | Differential type logic circuit |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5425655A (en) * | 1977-07-29 | 1979-02-26 | Nec Corp | Transistor circuit of insulation gate type |
| JPS5854723A (ja) * | 1981-09-29 | 1983-03-31 | Nec Corp | 半導体回路 |
| JPS62168423A (ja) * | 1986-01-20 | 1987-07-24 | Fujitsu Ltd | 論理回路 |
| JPH0338920A (ja) * | 1989-07-05 | 1991-02-20 | Nec Corp | 差動回路 |
-
1995
- 1995-01-30 JP JP7012527A patent/JPH08204541A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5425655A (en) * | 1977-07-29 | 1979-02-26 | Nec Corp | Transistor circuit of insulation gate type |
| JPS5854723A (ja) * | 1981-09-29 | 1983-03-31 | Nec Corp | 半導体回路 |
| JPS62168423A (ja) * | 1986-01-20 | 1987-07-24 | Fujitsu Ltd | 論理回路 |
| JPH0338920A (ja) * | 1989-07-05 | 1991-02-20 | Nec Corp | 差動回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6624666B2 (en) * | 2000-05-31 | 2003-09-23 | Nippon Telegraph And Telephone Corporation | Differential type logic circuit |
| WO2003058817A1 (fr) * | 2001-12-20 | 2003-07-17 | Nippon Telegraph And Telephone Corporation | Circuit generateur d'echelles a deux modules |
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