KR100286632B1 - 전류 모드 논리 회로 - Google Patents

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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

본 발명은 노이즈 또는 전력 변동에 의한 영향에 강한 저항력과 큰 이득을 가지며 파형 정형을 실행하는 회로를 이용하는 전류 모드 논리 회로를 제공하는 것이다. 상기 전류 모드 논리 회로는 집적 회로의 영역을 거의 증가시키지 않는다. MOS 트랜지스터(M31 및 M32), 부하 소자(R31 및 R32), 및 정전류원(131)으로 구성된 차동 논리쌍에 부가하여, 본 발명의 전류 모드 논리 회로에는 MOS 트랜지스터(M33 및 M34)로 구성된 홀딩 트랜지스터 쌍이 제공된다. MOS 트랜지스터(M31 및 M32)는 동일한 컨덕턴스를 가지며, MOS 트랜지스터(M33 및 M34)는 동일한 컨덕턴스를 갖는다. 또한, 본 발명은 회로의 전력 소비가 일정한 경우 MOS 트랜지스터(M31 및 M33)의 컨덕턴스의 합이 일정한 것을 특징으로 한다.

Description

전류 모드 논리 회로
제1도는 종래의 전류 모드 논리 회로의 일예를 도시하는 회로도.
제2도는 종래의 전류 모드 논리 회로의 다른 예를 도시하는 회로도.
제3도는 본 발명에 따른 전류 모드 논리 회로의 제 1 실시예를 도시하는 회로도.
제4도는 본 발명에 따른 전류 모드 논리 회로의 제 2 실시예를 도시하는 회로도.
〈도면의 주요부분에 대한 부호의 설명〉
30,30B : 출력선 31,31B : 입력선
I31 : 정전류원 R31,R32 : 부하 소자
M31,M32,M33,M34 : MOS 트랜지스터
[발명의 배경]
본 발명은 전류 모드 논리 회로, 특히 파형 저영을 실행하는 MOS 트랜지스터로 구성된 전류 모드 논리 회로에 관한 것이다.
[종래의 기술]
상기한 타입의 전류 모드 논리 회로는 MOS 트랜지스터로 구성된 논리 회로를 저 전원 전압 및 고속으로 작동하기 위하여 통상적으로 이용되어 왔다.
실례로, 제 1도는 종래의 전류 모드 논리 회로에 대한 한 형태의 회로도이다.
이러한 전류 모드 논리 회로는 차동 논리쌍으로서 MOS 트랜지스터(M11 및 M12)를 갖는 인버터/버퍼 회로(inverter/buffer circuit)이다. MOS 트랜지스터(M11)의 게이트 전극은 입력선(11)에 접속되고, 소스 전극은 정전류원(I11)에 접속되며, 드레인 전극은 출력선(10) 및 부하 소자(R11)에 접속된다. MOS 트랜지스터(M12)의 게이트 전극은 입력선(11B)에 접속되고, 소스 전극은 정전류원(I11)에 접속되며, 드레인 전극은 출력선(10B) 및 부하 소자(R12)에 접속된다.
다음으로 전류 모드 논리 회로의 동작이 제 1도를 참조하여 설명될 것이다. 예컨대, 입력 신호 및 그 반전 신호가 입력선(11 및 11B) 각각으로부터 전류 모드 논리 회로에 입력되고, 입력선(11)의 입력 신호가 고 레벨(high level)에서 저 레벨(low level)로 변화하는 경우, MOS 트랜지스터(M11)는 도전 상태에서 비도전 상태로 전환되고, MOS 트랜지스터(M12)는 비도전 상태에서 도전 상태로 전환되어, 정전류의 경로가 전환되고, 부하 소자(R11)에서의 전압 강하 발생 없이 부하 소자(R12)에서만 전압 강하가 발생되며, 출력선(10)의 신호는 고 레벨로 변화되고, 출력선(10B)에서의 신호는 저 레벨로 변화한다.
제 2도는 종래 전류 모드 논리 회로의 다른 예에 대한 회로도이다. 이 전류 모드 논리 회로는 N 입력 신호들 중에서 한 신호를 선택하여 출력한다. 제 1도에 설명된 MOS 트랜지스터(M11 및 M12)로 구성된 차동 논리 쌍 대신에, 상기 전류 모드 논리 회로는, N 세트의 입력선(211, 211B; 221, 221B, ...2N1, 2N1B)에 입력된 N 세트의 입력 신호들 및 그 반전 신호들을 증폭하는 N 세트의 MOS 트랜지스터들(M211, M212; M221, M222; ...M2N1, M2N2)과, 전류가 상기 N 세트의 MOS 트랜지스터들로 공급되는데 대한 여부를 선택하는, N 개의 입력선들(213, 223,...,2N3)각각에 접속된 게이트 전극을 갖는 N 개의 MOS 트랜지스터들(M213, M223, ...,M2N3)로 이루어진 직병렬 접속 차동 논리쌍을 포함하는 구성을 갖는다.
제 2도 회로의 전력 소비가 제 1도 회로의 전력 소비와 동일하게 설계되는 경우, 부하 소자(R21 및 R22)와 정전류원(I21)의 값은 부하 소자(R11 및 R12)와 정전류원(R11)의 값과 동일하게 된다.
다음으로, 이러한 전류 모드 논리 회로의 동작이 제 2도를 참조하여 설명된다. 예컨데, 이러한 전류 모드 논리 회로의 N 입력선들(213, 223, ... 2N3)중 입력선(213)의 입력 신호만이 고 레벨인 경우, 전류는 MOS 트랜지스터(M211 및 M212)에만 공급되고, 결과적으로, 입력선(211 및 211B)의 신호는 증폭되어, 출력선(20 및 20B)으로 출력 신호가 출력된다.
상기 기술된 종래 기술에 따른 MOS 트랜지스터로 구성된 전류 모드 논리 회로의 경우에 있어서, 출력 신호의 진폭이 논리 회로의 스위칭(switching)에 의해 야기된 노이즈, 전원 전압 변동, 또는 제조 프로세스의 변동을 통하여 감소되는 경우에, 논리 회로의 설계자는 출력 신호의 파형을 정형하도록 연속되는 게이트 웨이퍼 섹션의 수(논리 회로 웨이퍼 섹션의 수)를 증가하여 회로를 추가하거나, 또는 각각의 개별 게이트(개별 논리 회로)의 이득을 증가하도록 트랜지스터 치수를 증가 시킬 수밖에 없었다.
결과적으로, 노이즈의 영향 또는 전원 변동에 강한 큰 이득을 갖는 집적 회로를 설계할 경우, 동일 면적내의 집적 회로 밀도가 떨어지기 때문에, 논리 회로 설계자는 다른 필요한 기능들을 분리된 집적 회로들로 이동시킬 필요가 있다는 것을 알게 되었다. 이러한 것은 집적 회로의 면적 증가와 비용 증가를 초래하게 된다.
[본 발명의 요약]
따라서, 본 발명의 목적은 집적 회로 면적의 증가를 제한하며, 노이즈 또는 전력 변동에 의한 영향에 강한 저항력과 큰 이득을 갖는 파형 정형을 실행하는 회로를 이용하는 전류 모드 논리 회로를 제공하는 것이다.
따라서, 본 발명에 따른 전류 모드 논리 회로는, 입력 신호 또는 그 반전 신호에 의해 제 1 출력선과 정전류원 사이의 도전 또는 비도전 상태를 제어하는 제 1 논리 수단 및 입력 신호 또는 그 반전 신호에 의해 제 2 출력선과 정전류원 사이의 도전 또는 비도전 상태를 제어하는 제 2 논리 수단으로 구성되는 차동 논리쌍으로서, 상기 제 1 및 제 2 논리 수단의 등가 컨덕턴스는 동일하게 되고, 입력 신호 또는 그 반전 신호에 응답하여 상기 제 1 및 제 2 논리 수단의 도전 또는 비도전 상태가 상보적인 논리로 동작되는, 상기 차동 논리쌍을 구비하며; 상기 제 2 출력선에 접속된 게이트 전극, 상기 제 1 출력선에 접속된 드레인 전극, 및 상기 정전류원에 접속된 소스 전극을 갖는 제 1 MOS 트랜지스터, 및 상기 제 1 출력선에 접속된 게이트 전극, 상기 제 2 출력선에 접속된 드레인 전극, 및 정전류원에 접속된 소스 전극을 갖는 제 2 MOS 트랜지스터로 구성되는 홀딩 트랜지스터 쌍(holding transistor pair)으로서, 상기 제 1 및 제 2 MOS 트랜지스터는 동일한 컨덕턴스를 갖게 되는, 상기 홀딩 트랜지스터 쌍을 포함한다.
본 발명의 다른 목적, 특징 및 장점은 본 발명의 양호한 실시예를 도시하는 도면에 기초한 다음의 설명으로부터 명백할 것이다.
[양호한 실시예에 대한 상세한 설명]
다음으로, 본 발명의 실시예가 도면을 참조하여 설명된다. 제 3도는 본 발명에 따른 전류 모드 논리 회로의 제 1 실시예를 도시하는 회로도이다. 제 3 도를 참조하면, 본 실시예의 전류 모드 논리 회로는 차동 논리쌍으로서의 MOS 트랜지스터(M31 및 M32)를 갖는 인버터/버퍼 회로가 되며, 여기서 MOS 트랜지스터(M31)는 입력선(31)에 접속된 게이트 전극, 정전류원(I31)에 접속된 소스 전극, 및 출력선(30) 및 부하 소자(R31)에 접속된 드레인 전극을 갖는다. MOS 트랜지스터(M32)는 입력선(31B)에 접속된 게이트 전극, 정전류원(I31)에 접속된 소스 전극, 및 출력선(30B) 및 부하 소자(R32)에 접속된 드레인 전극을 갖는다.
이러한 전류 모드 논리 회로는 또한 MOS 트랜지스터(M33 및 M34)로 구성된 홀딩 트랜지스터 쌍을 구비한다. MOS 트랜지스터(M33)는 출력선(30B)에 접속된 게이트 전극, 정전류원(I31)에 접속된 소스 전극, 및 출력선(30)에 접속된 드레인 전극을 갖는다. MOS 트랜지스터(M34)는 출력선(30)에 접속된 게이트 전극, 정전류원(I31)에 접속된 소스 전극, 및 출력선(30B)에 접속된 드레인 전극을 갖는다.
이러한 전류 모드 논리 회로는, 차동 논리쌍을 구성하는 MOS 트랜지스터(M31 및 M32)가 동일한 컨덕턴스를 가지며, 홀딩 트랜지스터 쌍을 구성하는 MOS 트랜지스터(M33 및 M34) 역시 동일한 컨덕턴스를 갖는 것을 특징으로 한다.
또한, 정전류원(I31)은 MOS 트랜지스터와 같은 전계 효과 트랜지스터, 바이폴라 트랜지스터, 및 이들 트랜지스터의 저항 소자의 조합으로 구성되며, 부하 소자(R31 및 R32)는 예컨대, 확산층, 다결정 실리콘 및 트랜지스터로 구성된다.
다음으로, 본 발명에 따른 전류 모드 논리 회로의 제 1 실시예의 동작이 제3도를 참조하여 설명된다. 본 실시예의 전류 모드 논리 회로에 있어서, 예컨대, 입력 신호 및 그 반전 신호가 입력선(31 및 31B)에 각각 입력되고, 입력선(31)의 입력 신호가 고 레벨(high level)에서 저 레벨(low level)로 변화될 때, MOS 트랜지스터(M31)는 도전 상태에서 비도전 상태로 변화되고, MOS 트랜지스터(M32)는 비도전 상태에서 도전 상태로 변화되어, 그에 따라 정전류 경로가 전환되고, 부하 소자(R31)에서의 전압 강하 발생 없이 전압 강하가 부하 소자(R32)에서만 발생하며, 출력선(30)의 신호가 고 레벨로 변화하고, 출력선(30B)의 신호가 저 레벨로 변화한다.
이때, 홀딩 트랜지스터 쌍의 MOS 트랜지스터(M33 및 M34)의 게이트 전극에 출력선(30B) 및 출력선(30)의 신호가 입력되기 때문에, 홀딩 트랜지스터 쌍의 MOS 트랜지스터(M33 및 M34)는 차동 논리쌍의 MOS 트랜지스터(M31 또는 M32)에 뒤이어 도전 또는 비도전 상태가 되며, 그에 따라 드레인 전극에 접속된 출력선(30) 및 출력선(30B)의 출력 신호 전위의 변화가 가속되고, 전류 모드 논리 회로의 입력/출력 이득은 증가되며, 그 출력 파형의 정형이 가능하게 된다.
이러한 전류 모드 논리 회로의 전력 소비가 일정한 값으로 된다면, 홀딩 트랜지스터 쌍의 컨덕턴스와 출력선과 정전류원 사이의 차동 논리쌍의 등가 커패시턴스의 합은 일정한 값이 되고, 이러한 전류 모드 논리 회로의 입력/출력 이득은 홀딩 트랜지스터 쌍의 컨덕턴스에 비례하여 증가하며, 출력 파형의 정형이 가능하게 되고, 홀딩 트랜지스터 쌍의 추가에 기인한 집적 회로 면적의 증가는 억제된다.
실례로, 이러한 전류 모드 논리 회로의 전력 소비가 제 1도에 도시된 종래 전류 모드 논리 회로의 전력 소비와 동일한 경우, 부하 소자(R31 및 R32) 및 정전류원(I31)의 값은 제 1 도의 부하 소자(R11 및 R12) 및 정전류원(I11)의 값과 동일하게 된다. 또한, MOS 트랜지스터(M31 및 M33)의 컨덕턴스의 합은 제 1도의 M11의 컨덕턴스와 동일하게 된다. 채널 길이가 고정된다면, MOS 트랜지스터의 컨덕턴스는 채널 폭에 비례하므로, MOS 트랜지스터(M31 및 M33)의 트랜지스터 면적의 합은 제 1도의 M11의 트랜지스터 면적과 동일하게 되며, 홀딩 트랜지스터 쌍의 추가로 인한 트랜지스터 면적의 증가는 발생되지 않는다.
또한, 이러한 전류 모드 논리 회로에 있어서, 출력선과 정전류원 사이의 홀딩 트랜지스터 싸의 컨덕턴스가 차동 논리쌍의 등가 컨덕턴스 보다 크게 된다면, 이러한 전류 모드 논리 회로의 입력/출력 특성은 홀딩 트랜지스터 쌍의 컨덕턴스에 종속하는 히스테리시스 특성을 갖게 된다. 이러한 것은 홀딩 트랜지스터 쌍의 구동 전류가 차동 논리쌍의 구동 전류 보다 크게 되고, 출력 전위를 반전시키는데 큰 입력 전압이 요구되기 때문이다. 이러한 형태의 회로 구성을 이용함으로써, 본 발명은 회로 면적의 증가를 제한하고, 전류 모드 논리 회로가 노이즈 영향에 강한 저항력을 가질 수 있게 한다. 제 1도의 종래 전류 모드 논리 회로에 있어서 본 발명과 동일한 성능을 달성하기 위해서는 종래 전류 모드 논리 회로에 추가적인 게이트 회로 섹션이 제공되어야 하며, 이러한 추가로 인하여 논리 회로의 집적 회로 면적을 증가시킨다.
제 4도는 본 발명의 전류 모드 논리 회로의 제 2 실시예를 도시하는 회로도이다. 도면에 도시된 바와 같이, 이 전류 모드 논리 회로는 N 입력 신호들 중에서 하나의 입력 신호가 선택되어 출력되는 회로가 된다. 제 3도에 도시된 MOS 트랜지스터(M31 및 M32)로 구성된 차동 논리쌍을 대신하여, 상기 전류 모드 논리 회로는, N 세트의 입력선들(411,411B; 421,421B; ... 4N1,4N1B) 각각에 입력되는 N 세트의 입력 신호들 및 그 반전 신호들을 증촉하는 N 세트의 MOS 트랜지스터들(M411,M412; M421,M422; ... M4N1,M4N2); 및 상기 N 세트의 MOS 트랜지스터들에 전류가 공급되는데 대한 여부를 선택하는, N 입력선(413, 423, ..., 4N3) 각각에 접속된 게이트 전극을 갖는 N MOS 트랜지스터들(M413, M423, ..., M4N3)로 구성된 직병렬 접속 차동 논리쌍을 포함하는 구성을 갖는다.
이러한 전류 모드 논리 회로가 그 전력 소비에 있어서 제 3도의 전류 모드 논리 회로의 전력 소비와 동일하게 되도록 설계되는 경우, 부하 소자(R41 및 R42) 및 정전류원(I41)의 값은 제 3도의 부하 소자(R31 및 R32) 및 정전류원(I31)의 값과 각각 동일하게 된다. 유사하게, MOS 트랜지스터(M401 및 M402)로 구성되는 홀딩 트랜지스터 쌍은 제 3도의 MOS 트랜지스터(M33 및 M34)로 구성된 홀딩 트랜지스터 쌍과 동일한 컨덕턴스를 갖는다.
이러한 전류 모드 논리 회로는, 전력 소비가 일정한 경우, 출력선(40)과 정전류원(I41) 사이 및 출력선(40B)과 정전류원(I41) 사이의 MOS 트랜지스터(M411,M412; M421,M22; ... M4N1,M4N2) 및 MOS 트랜지스터들(M413, M423, .. M4N3)로 구성되는 직병렬 접속 차동 논리쌍의 등가 컨덕턴스와 홀딩 트랜지스터 쌍의 컨덕턴스의 합이 일정하게 되는 것을 특징으로 한다.
다음으로, 본 발명에 제 2 실시예에 따른 전류 모드 논리 회로의 동작이 제 4도를 참조하여 간단히 설명된다. 실례로, N 입력선들(413, 423, ... 4N3)중에서, 단지 입력선(413)의 입력 신호만이 고 레벨인 경우, 전류는 MOS 트랜지스터(M411 및 M412)에만 공급되고, 결과적으로, 입력선들(411 및 411B)의 입력 신호는 증폭되어, 출력선들(40 및 40B)로 출력된다. 이때, MOS 트랜지스터들(M401 및 M402)로 구성되는 홀딩 트랜지스터 쌍의 동작은 제 3도의 M33 및 M34 로 구성된 홀딩 트랜지스터 쌍의 동작과 일치하게 되며, 제 3도의 본 발명의 제 1 실시예에 따른 전류 모드 논리 회로와 동일한 특성이 나타나게 된다.
특히, 본 실시예에서와 같이, 직병렬 접속 차동 논리쌍이 클 경우, 출력선과 정전류원 사이의 차동 논리쌍의 등가 컨덕턱스 및 홀딩 트랜지스터 쌍의 컨덕턴스의 합이 일정하게 되는 조건은, 회로 면적에 있어서 현저한 효과를 방생시키며, 홀딩 트랜지스터 쌍을 갖지 않는 개별의 종래 회로에 비하여도 회로 면적 감소의 효과를 갖게 된다.
일반적으로, 2개의 MOS 트랜지스터들이 직렬 접속되고 컨덕턴스가 일정한 경우, MOS 트랜지스터들의 채널 폭 및 MOS 트랜지스터 면적은 2배가 되므로, 제 2도에 도시된 종래 전류 모드 논리 회로에서와 같이 차동 논리쌍에 많은 MOS 트랜지스터가 존재할 경우 전체적인 구조내에서 차동 논리쌍에 의해 점유되는 면적은 상대적으로 커지게 된다.
실례로, 본 실시예의 홀딩 트랜지스터 쌍의 컨덕턴스의 비율이 40% 라면, 차동 논리쌍의 컨덕턴스는 60% 가 된다. 제 2도 논리 회로의 집적 회로 면적과 비교하면, 본 실시예의 차동 논리쌍은 면적의 60% 를 점유하고, 홀딩 트랜지스터 쌍의 2 트랜지스터에 대한 40% 면적 증가에 대하여, 2배 크기의 차동 논리쌍의 3N 트랜지스터들에 대한 40% 면적 감소가 있게 된다. 따라서, 본 발명은 전체 논리 회로의 면적에 있어서 커다란 감소 효과가 있게 된다.
또한, 상술된 실시예는 N 입력 신호들 중에서 한 신호를 선택하여 출력하는 전류 모드 논리 회로를 이용하지만, 직병렬 접속 차동 논리쌍을 통하여, 논리 회로 설계자는 예컨대, NAND/AND 회로, NOR/OR 회로, 합산 회로, 또는 래치 회로의 논리를 실행하는 본 발명에 따른 전류 모드 논리 회로를 실현할 수 있다. 부가하여, 논리 회로 설계자는 MOS 트랜지스터를 대신하여 다른 전계 효과 트랜지스터를 이용하여 본 발명을 설계할 수 있다.
상술된 바와 같이, 본 발명에 따른 전류 모드 논리 회로는 MOS 트랜지스터로 실현되는 차동 논리쌍을 갖는 종래의 전류 모드 논리 회로에 홀딩 트랜지스터 쌍을 제공하며, 그에 따라, 홀딩 트랜지스터 쌍의 컨덕턴스의 비율에 따라 입력/출력 이득을 높이고 파형 정형을 가능하게 한다.
또한, 홀딩 트랜지스터 쌍의 컨덕턴스를 차동 논리쌍의 등가 컨덕턴스 보다 크게함으로써, 본 발명의 전류 모드 논리 회로는 입력/출력 특성으로 히스테리시스 특성을 얻을 수 있게 된다.
또한, 출력선과 정전류원 사이의 차동 논리쌍의 등가 컨덕턴스에 부가된 홀딩 트랜지스터쌍의 컨덕턴스의 합이 일정하다면, 본 발명의 전류 모드 논리 회로는 회로 영역의 증가를 제한하고 노이즈 영향에 강한 논리 회로를 얻을 수 있다.
특히, 본 발명에 따른 전류 모드 논리 회로는 차동 논리쌍의 크기가 증가할 수록 회로 면적상의 효과는 더욱 두드러지며, 홀딩 트랜지스터 쌍을 갖지 않는 종래의 개별 회로와 비교하여도, 본 발명의 회로 구성은 회로 면적 축소를 달성할 수 있다.
본 발명의 특성 및 이점이 상술되긴 하였으나, 그러한 설명은 예시적인 것이며, 첨부된 청구범위내에서 다양한 변경이 가능할 수 있을 것이다.

Claims (4)

  1. 전류 모드 논리 회로에 있어서, 입력 신호 또는 그 반전 신호를 이용하여 제 1 출력선과 정전류원간의 도전 또는 비도전 상태들을 제어하는 제 1 논리 수단과 상기 입력 신호 또는 그 반전 신호를 이용하여 제 2 출력선과 상기 정전류원간의 도전 또는 비도전 상태를 제어하는 제 2 논리 수단으로 구성되는 차동 논리 쌍(differential logic pair)으로서, 상기 제 1 및 제 2 논리 수단들의 등가 컨덕턴스들은 동일하고, 상기 입력 신호 또는 그 반전 신호에 응답하여, 상기 제 1 및 제 2 논리 수단들의 도전 또는 비도전 상태들은 상보적 논리로 동작하는, 상기 차동 논리 쌍(differential logic pair)과, 상기 제 2 출력선에 접속된 게이트 전극, 상기 제 1 출력선에 접속된 드레인 전극, 상기 정전류원에 접속된 소스 전극을 구비한 제 1 MOS 트랜지스터와, 상기 제 1 출력선에 접속된 게이트 전극, 상기 제 2 출력선에 접속된 드레인 전극, 상기 정전류원에 접속된 소스 전극을 구비한 제 2 MOS 트랜지스터로 구성되는 홀딩 트랜지스터 쌍(holding transistor pair)으로서, 상기 제 1 및 제 2 MOS 트랜지스터들은 동일한 컨덕턴스를 가지는, 상기 홀딩 트랜지스터 쌍(holding transistor pair)을 포함하는 전류 모드 논리 회로.
  2. 제1항에 있어서, 상기 제 1 및 제 2 논리 수단들은 상기 입력 신호 또는 그 반전 신호가 입력되는 게이트 전극들을 구비한 MOS 트랜지스터들인, 전류 모드 논리 회로.
  3. 제1항에 있어서, 상기 입력 신호 또는 그 반전 신호는 복수의 입력 신호들 또는 그 반전 신호들의 조합이고, 상기 제 1 및 제 2 논리 수단들은 상기 복수의 입력 신호들 또는 그 반전 신호들이 입력되는 게이트 전극들을 구비한 직병렬 접속된 MOS 트랜지스터들인, 전류 모드 논리 회로.
  4. 제1항에 있어서, 상기 제 1 및 제 2 MOS 트랜지스터들의 컨덕턴스는 상기 제 1 및 제 2 논리 수단들의 등가 컨덕턴스보다 큰, 전류 모드 논리 회로.
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