JP2017005581A - 信号伝達回路及び発振回路 - Google Patents
信号伝達回路及び発振回路 Download PDFInfo
- Publication number
- JP2017005581A JP2017005581A JP2015119259A JP2015119259A JP2017005581A JP 2017005581 A JP2017005581 A JP 2017005581A JP 2015119259 A JP2015119259 A JP 2015119259A JP 2015119259 A JP2015119259 A JP 2015119259A JP 2017005581 A JP2017005581 A JP 2017005581A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- signal transmission
- line
- buffer circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
Abstract
【課題】 出力信号の位相ずれが抑制される信号伝達回路及びこれを用いた発振回路を提供する。【解決手段】信号伝達回路は、互いに相補的な信号が入力される第1及び第2ラインL1,L2と、第1及び第2ラインL1,L2上にそれぞれ設けられた第1及び第2バッファ回路BA11,BA21と、第1バッファ回路BA11の入力側に位置する第1ラインL1上の第1入力側端子IN1と、第1バッファ回路BA11の出力側に位置する第1ライン上の第1出力側端子OUT1と、第2バッファ回路BA21の入力側に位置する第2ラインL2上の第2入力側端子IN2と、第2バッファ回路BA21の出力側に位置する第2ラインL2上の第2出力側端子OUT2と、第1入力側端子IN1と第2出力側端子OUT2とを接続する第1インバータBA12と、第2入力側端子IN2と第1出力側端子OUT1とを接続する第2インバータBA22とを備える。【選択図】図3
Description
本発明は、クロックバッファ回路などの信号伝達回路に関する。
従来、クロックバッファ回路は、入力されたクロック信号を伝達する回路として用いられている。このような信号伝達回路において、信号のレベル遷移期間が長く、すなわち、変化が緩慢な場合、信号伝達回路は変化に追従して、信号を伝達することが可能である。信号を追従させるには、クロスカップルインバータ(CCI)を用いることができる。クロスカップルインバータは、一対のインバータを互いに逆向きに接続したインバータであり、例えば、下記の特許文献1、特許文献2に記載されている。
しかしながら、従来の信号伝達回路においては、信号の変化が緩慢な遅い信号の場合には、相補的に入力された信号が同様に変化するように動作することができるが、信号の変化が急峻で速い信号の場合には、相補的に入力された信号は、同様の変化で出力せず、出力信号間に位相のずれが発生する。
本発明は、このような課題に鑑みてなされたものであり、相補的に入力された信号の変化が急峻で速い場合においても、出力信号間の位相ずれが抑制される信号伝達回路を提供することを目的とする。
上述の課題を解決するため、第1の信号伝達回路は、互いに相補的な信号が入力される第1ライン及び第2ラインと、前記第1ライン上に設けられた第1バッファ回路と、前記第2ライン上に設けられた第2バッファ回路と、前記第1バッファ回路の入力側に位置する前記第1ライン上の第1入力側端子と、前記第1バッファ回路の出力側に位置する前記第1ライン上の第1出力側端子と、前記第2バッファ回路の入力側に位置する前記第2ライン上の第2入力側端子と、前記第2バッファ回路の出力側に位置する前記第2ライン上の第2出力側端子と、前記第1入力側端子と前記第2出力側端子とを接続する第1インバータと、前記第2入力側端子と前記第1出力側端子とを接続する第2インバータとを備えることを特徴とする。
第2の信号伝達回路は、前記第1バッファ回路と、前記第1出力側端子との間に位置する第3バッファ回路と、前記第2バッファ回路と、前記第2出力側端子との間に位置する第4バッファ回路とを備えることを特徴とする。
第3の信号伝達回路は、前記第1バッファ回路と前記第3バッファ回路との間の第1節点と、前記第2バッファ回路と前記第4バッファ回路との間の第2節点とを備え、前記第1節点と前記第2節点とを接続するクロスカップルインバータを更に備えることを特徴とする。
第4の信号伝達回路においては、前記クロスカップルインバータを構成するインバータは、CMOSインバータであることを特徴とする。
第5の信号伝達回路においては、前記クロスカップルインバータを構成するインバータは、電流モード論理回路であることを特徴とする。
上述の信号伝達回路を用いた発振回路では、信号伝達回路を複数備え、前記信号伝達回路に信号を出力するリングオシレータを備え、前記リングオシレータは、互いに相補的な信号からなる第1信号対と、互いに相補的な信号からなる第2信号対と、を出力し、前記第1信号対の信号の各位相と、前記第2信号対の信号の各位相は、異なっており、前記リングオシレータからの前記第1信号対は、複数の前記信号伝達回路のうちの1つに入力され、前記リングオシレータからの前記第2信号対は、複数の前記信号伝達回路のうちの別の1つに入力されることを特徴とする。
また、上述の発振回路において、前記リングオシレータと複数の前記信号伝達回路の電源電位を共通にすると好適である。
本発明の信号伝達回路によれば、相補的に入力された信号の変化が急峻で速い場合においても、出力信号間の位相ずれを抑制することができる。この信号伝達回路は、特に、発振回路からの信号間の位相ずれの抑制に有効である。
以下、実施の形態に係る信号伝達回路(クロックバッファ回路)について説明する。なお、同一要素には同一符号を用い、重複する説明は省略する。
まず、比較例にかかる信号伝達回路について説明する。
図1は、比較例にかかる信号伝達回路の回路図である。
この信号伝達回路は、互いに相補的な信号が入力される第1ラインL1及び第2ラインL2を備えており、第1ラインL1上には複数のバッファ回路(BA11、BA13)が並んでおり、第2ラインL2上には複数のバッファ回路(BA21、BA23)が並んでいる。また、第1ラインL1と第2ラインL2との間には、クロスカップルインバータCIIが介在している。同図では、2つのクロスカップルインバータCIIが示されている。
クロスカップルインバータCIIは、一対のインバータを有しており、一方の入力端子を、他方の出力端子に接続した回路である。第1ラインL1の第1入力側端子IN1から入力された第1信号は、第1バッファ回路BA11を通って伝達されるが、その反転信号は、クロスカップルインバータCIIのバッファ回路BA14によって反転し、第2ラインL2に伝達される。第2ラインL2の第2入力側端子IN2には、第1信号が反転した第2信号が入力される。この第2信号は、第2バッファ回路BA21を通って伝達されるが、その反転信号は、クロスカップルインバータCIIのバッファ回路BA24によって反転し、第1ラインL1に伝達される。
すなわち、入力当初において、π(=180°)の位相差がある第1信号と第2信号は、クロスカップルインバータCIIを介することにより、互いに反転した同相の信号として、元の信号に重畳される。
図2は、比較例に係る信号伝達回路内の各点の電圧である。図2では、図1におけるそれぞれの計測点N11、N12、N13、N23、N22、N21の電圧を示しており、(A)は信号遷移が遅い場合、(B)は信号遷移が速い場合を示している。
図2(A)を参照すると、第1ラインL1上を進行する第1信号の電圧は、計測点N11では緩やかに上昇して遷移し、これに少し遅れて同期して、反転用のインバータBA14の出力電圧(N22)が下降する。第2ラインL2上を進行する第2信号の電圧は、計測点N21では緩やかに下降して遷移し、これに同期して、反転用のインバータBA24の出力電圧(N12)が上昇する。
すなわち、第1ラインL1上の計測点N13では、計測点N11と計測点N12の出力が重畳され、計測点N12の電圧変化に揃う傾向がある。一方、第2ラインL2上の計測点N23では、計測点N21と計測点N22の出力が重畳され、計測点N22の電圧変化に揃う傾向がある。すなわち、一方のライン上の信号は、他方のラインの信号変化に相互に追従しようとする。
このように、第1ラインL1及び第2ラインL2を伝達中の信号間のばらつきは、信号の遷移が遅い場合には、上記重畳により緩和される(図2(A))。この信号間の相対的なばらつき補償は、第1信号と第2信号のクロック及び遷移が遅い場合に限っては有効である。しかしながら、遷移が高速になるにしたがって、クロスカップルインバータCIIによって、ばらつき補償を行うタイミングが、遷移終了後になり、現実のばらつき補償を行うことができなくなる(図2(B))。図2(B)に示すように、計測点N13の電圧と、計測点N23の電圧の遷移時刻に、ずれが生じている。また、クロックが高速になった場合も、遷移が遅い場合は、各信号の振幅が、電源電圧まで到達しないため、ばらつき補償ができなくなる。
図3は、実施例にかかる信号伝達回路の回路図である。
実施例の信号伝達回路と、比較例の信号伝達回路との相違点は、インバータBA12及びインバータB22により構成される位相補間用インバータ(Phase Interpolating Inverter: PII)を、第1ラインL1と第2ラインL2との間に配置した点であり、その他の構成は、同一である。
すなわち、実施例の信号伝達回路においても、互いに相補的な信号が入力される第1ラインL1及び第2ラインL2を備えており、第1ラインL1上には複数のバッファ回路(BA11、BA13)が並んでおり、第2ラインL2上には複数のバッファ回路(BA21、BA23)が並んでいる。また、第1ラインL1と第2ラインL2との間には、クロスカップルインバータCIIが介在している。同図では、2つのクロスカップルインバータCIIが示されている。
詳説すれば、この信号伝達回路は、互いに相補的な信号が入力される第1ラインL1及び第2ラインL2と、第1ラインL1上に設けられた第1バッファ回路BA11と、第2ラインL2上に設けられた第2バッファ回路BA21と、第1バッファ回路BA11の入力側に位置する第1ラインL1上の第1入力側端子IN1と、第1バッファ回路BA11の出力側に位置する第1ライン上の第1出力側端子OUT1と、第2バッファ回路BA21の入力側に位置する第2ラインL2上の第2入力側端子IN2と、第2バッファ回路BA21の出力側に位置する第2ラインL2上の第2出力側端子OUT2と、を備えている。
クロスカップルインバータCIIは、一対のインバータを有しており、一方の入力端子を、他方の出力端子に接続した回路であり、その構成と作用は、比較例で説明した通りである。すなわち、入力当初において、π(=180°)の位相差がある第1信号と第2信号は、クロスカップルインバータCIIを介することにより、互いに反転した同相の信号として、元の信号に重畳される。上述のように、クロスカップルインバータCIIのみを用いた場合においては、信号の遷移等が高速になると、信号間の遷移タイミング(位相)のばらつきを補償できなくなる。
そこで、この信号伝達回路は、一対の位相補間用インバータPIIを備えており、それぞれの位相補間用インバータPIIは、一方のラインの入力側端子と、他方のラインの出力側端子とを接続している。
各位相補間用インバータPIIは、第1入力側端子IN1と第2出力側端子OUT2とを接続する第1インバータBA12と、第2入力側端子IN2と第1出力側端子OUT1とを接続する第2インバータBA22である。
図4は、実施例に係る信号伝達回路内の各点の電圧である。図4では、図3におけるそれぞれの計測点(N11、N12、N13、N23、N22、N21,IN1、OUT1、N24、OUT11、OUT21、N14、OUT2、IN2)の電圧を示しており、(A)は信号遷移が遅い場合、(B)は信号遷移が速い場合を示している。
図4(A)を参照すると、信号遷移が遅い場合には、クロスカップルインバータCCIの動作が、主として影響を与える。第1ラインL1上を進行する第1信号の電圧は、計測点N11では緩やかに上昇して遷移し、これに少し遅れて同期して、反転用のインバータBA14の出力電圧(N22)が下降する。第2ラインL2上を進行する第2信号の電圧は、計測点N21では緩やかに下降して遷移し、これに同期して、反転用のインバータBA24の出力電圧(N12)が上昇する。
すなわち、第1ラインL1上の計測点N13では、計測点N11と計測点N12の出力が重畳され、計測点N12の電圧変化に揃う傾向がある。一方、第2ラインL2上の計測点N23では、計測点N21と計測点N22の出力が重畳され、計測点N22の電圧変化に揃う傾向がある。すなわち、一方のライン上の信号は、他方のラインの信号変化に相互に追従しようとする。
このように、第1ラインL1及び第2ラインL2を伝達中の信号間のばらつきは、信号の遷移が遅い場合には、上記重畳により緩和される(図4(A))。
一方、信号遷移が速い信号の場合、すなわち、本例では、入力信号の立ち上がり、立下り期間trfが基準値(=数ns程度。例えば5ns程度)以下の場合、クロスカップルインバータCCIではなく、位相補間用インバータPIIが主として、信号に影響を与え、ばらつき補償を行う。なお、本例では、信号遷移が遅い場合とは、入力信号の立ち上がり、立下り期間trfが基準値よりも大きい場合である。
図4(B)を参照すると、第1ラインL1上を進行する第1信号の電圧は、入力側端子IN1(計測点IN1)では、急峻に上昇して遷移し(遷移時間trf)、2つ先のバッファ回路BA13の後段の出力側端子OUT1では、本来は、第1信号の入力時よりも若干の遅延が生じた信号電圧が、計測点(OUT1)のように立ち上がるはずである。一方、計測点(OUT1)には、位相補間用インバータPIIとしてのインバータBA22を介し、計測点N24を経た信号も重畳され、最終的な出力電圧は、計測点OUT11に示すように、これらの計測点の電圧の中間の電圧として、急峻に上昇する。
また、インバータBA22は、第2信号として、入力側端子IN2(計測点IN2)から入力した電圧を、反転させて出力するが、計測点N24はインバータBA22よりも後段にあるため、計測点N24の立ち上がり開始時刻は、インバータBA22による反転出力よりも若干、遅延している。
同様に、第2ラインL2上を進行する第2信号の電圧は、入力側端子IN2(計測点IN2)では、急峻に下降して遷移し(遷移時間trf)、2つ先のバッファ回路BA23の後段の出力側端子OUT2では、本来は、第2信号の入力時よりも若干の遅延が生じた信号電圧が、計測点(OUT2)のように立ち下がるはずである。一方、計測点(OUT2)には、位相補間用インバータPIIとしてのインバータBA12を介し、計測点N14を経た信号も重畳され、最終的な出力電圧は、計測点OUT21に示すように、これらの計測点の電圧の中間の電圧として、急峻に下降する。
また、インバータBA12は、第1信号として、入力側端子IN1(計測点IN1)から入力した電圧を、反転させて出力するが、計測点N14はインバータBA12よりも後段にあるため、計測点N14の立ち下がり開始時刻は、インバータBA12による反転出力よりも若干、遅延している。
このように、本実施例の構成では、最終的な計測点(最終の出力端子)OUT11及びOUT21において、入力信号の遷移が速い場合においても、一方のライン上の信号は、他方のラインの信号変化に相互に追従しようとする。以上のように、実施例の構成では、第1ラインL1及び第2ラインL2を伝達中の信号間のばらつきは、信号の遷移が遅い場合(図4(A))においても、速い場合(図4(B))においても、緩和することができる。
なお、上述のバッファ回路は、電圧フォロアとして出力を反転させない回路であるが、これらのバッファ回路は、全てインバータに置換することもできる。インバータは出力を反転させるバッファ回路であるが、反転させても回路動作には影響がない。
図5は、上記信号伝達回路における最終的な出力パルスの立ち上がり時刻のバラつき時間の分布を示すグラフ:(A)比較例、(B)実施例である。横軸は時刻ずれのない平均値0からの標準偏差σを示しており、縦軸は当該標準偏差を有するサンプル数を示している。同図に記載の如く、実施例の構造の場合、比較例と比較して、立ち上がり時刻のバラつきが少ないことが分かる。
図6は、上記信号伝達回路における最終的な出力パルスのデューティ比のバラつき時間の分布を示すグラフ:(A)比較例、(B)実施例である。横軸はパルスのデューティ比を示しており、縦軸は当該デューティ比を有するサンプル数を示している。なお、図5及び図6の場合において、各サンプル数は、シミュレーション上のサンプル数であり、実際に製造したサンプル数ではない。このように、実施例の構造の場合、比較例と比較して、デューティ比が50%に近いもの(例55%、45%)の割合が高くなることが分かる。デューティ比は2つの信号の平均値(例:55.7%)に近くなる。
以上、説明したように、上述の信号伝達回路は、第1バッファ回路BA11と、第1出力側端子OUT1との間に位置する第3バッファ回路BA13と、第2バッファ回路BA21と、第2出力側端子OUT2との間に位置する第4バッファ回路BA23とを備えている。この構造により、入力側端子と出力側端子との間のインピダンスの影響を抑制することができる。
また、上述の信号伝達回路は、第1バッファ回路BA11と第3バッファ回路BA13との間の第1節点P1と、第2バッファ回路BA21と第4バッファ回路BA23との間の第2節点P2とを備え、第1節点P1と第2節点P2とを接続するクロスカップルインバータCCIを更に備えている。上述のように、クロスカップルインバータCCIは、信号の遷移が遅い(遷移時間が長い)場合の信号間の立ち上がり時刻とデューティ比のバラつきを抑制することができる。
なお、クロスカップルインバータCCIを構成するインバータは、CMOSインバータとすることができる。この場合、CMOSの特性により、低消費電力で動作することが可能である。換言すれば、クロスカップルインバータを構成するインバータは、電流モード論理回路(CML回路)である。CML回路は、電圧モード論理回路(VML回路)と比較して、スイッチング時の瞬時電流が非常に少なく、特に、動作周波数が高くなる場合には、低消費電力という利点がある。また、瞬時電流が小さいため、これに伴って発生するノイズを抑制することができる。
なお、上述の信号伝達回路(クロックバッファ回路)は、様々な回路に接続することができる。図3に示した信号伝達回路を、信号伝達回路SGとすると、信号伝達回路SGは、クロックを発生する発振器に接続することもできる。
図7は、一例として、リングオシレータRGに接続された信号伝達回路SGの回路図である。リングオシレータRGは、180°の位相がずれた対のクロック信号を、複数組出力する。同図では、0°、45°、90°、135°のクロック信号を、信号伝達回路SGの第1入力側端子IN1に入力し、180°、225°、270°、315°のクロック信号を、信号伝達回路SGの第2入力側端子IN2に入力している場合を示すが、本発明は、これに限定されるものではない。
この発振回路では、信号伝達回路SGを複数備えており、信号伝達回路SGに信号を出力するリングオシレータRGを備え、リングオシレータRGは、互いに相補的な信号からなる第1信号対(例:0°、180°)と、互いに相補的な信号からなる第2信号対(例:90°、270°)とを出力し、第1信号対の信号の各位相と、第2信号対の信号の各位相は、異なっている。リングオシレータRGからの第1信号対(例:0°、180°)は、複数の信号伝達回路SGのうちの1つに入力され、リングオシレータRGからの第2信号対(例:90°、270°)は、複数の信号伝達回路SGのうちの別の1つに入力されている。
ここで、発振回路において、リングオシレータRGと複数の信号伝達回路SGの電源電位を共通にすると好適である。リングオシレータには、トランジスタQ1を介して電源電圧VHが与えられ、動作している。この電源電圧VHは、オペアンプC1の非反転入力端子に入力され、この電位は仮想短絡により、反転入力端子に等しく、これはトランジスタQ2のドレイン(又はソース)に接続されている。トランジスタQ2のゲートは、オペアンプC1の出力に接続されており、ソース(又はドレイン)は電源電位VHに接続されているが、電圧フォロアとしても機能するトランジスタQ2のドレイン(又はソース)の電位は、電源電位VHに固定され、固定された電位VHは、信号伝達回路SGの電源端子に接続される。すなわち、バッファ回路又はインバータの電源電位VHは、トランジスタQ2を介して与えられる。これにより、信号伝達回路SGとリングオシレータRGと遅延を等しくでき、上述信号間のバラつきを影響を低減できる。
なお、インバータの構成としては、図8〜図10に示すような様々な構成が知られている。
図8(A)は、CMOSインバータであり、PMOS(Pチャネル電界効果トランジスタ)と、NMOS(Nチャネル)を接続したものであり、入力端子INからの入力に対して、反転した出力が出力端子OUTから得られる。PMOSの上流は電源電位VHに接続され、NMOSの下流はグランド等の固定された低い電位VLに接続されている。また、PMOSとNMOSのゲートは共通として、入力端子INに接続されている。
図8(B)は、図8(A)におけるPMOSを抵抗Rに置換したものである。
図8(C)は、図8(A)におけるNMOSを抵抗Rに置換したものである。
図8(D)は、図8(A)における入力端子を、NMOSのみに接続し、PMOSのゲートにバイアス電位BIASを与えたものである。
図8(E)は、図8(D)におけるバイアス電位の代わりに、PMOSのゲートを下流のドレインに接続したものである。
図8(F)は、図8(D)における入力端子INとバイアス電位の入力端子を交換したものである。
図8(G)は、図8(F)におけるバイアス電位の代わりに、NMOSのゲートを出力側に接続したものである。
図9(A)は、一対のNMOSからなるミラー回路の下流にNMOSを接続したものである。上流のNMOSは抵抗Rを介して電源電位VHに接続され、これらのゲートには入力信号が入力端子INから与えられ、出力は抵抗RとNMOSとの間の節点から取り出される。
図9(B)は、図9(A)におけるNMOSをPMOSに置換し、その下流のNMOSの代わりに抵抗Rを接続したものであり、PMOSの上流は、スイッチング用のPMOSを介して電源電位VHに接続され、このゲートにはバイアス電位が与えられる。出力は抵抗RとPMOSとの間の節点から取り出される。
図9(C)は、図9(A)における抵抗RをPMOSで置換したものであり、PMOSのゲートにはバイアス電位が与えられる。
図9(D)は、図9(B)における抵抗RをNMOSで置換したものであり、NMOSのゲートにはバイアス電位が与えられる。
図10(A)は、図9(C)においてPMOSに与えられるバイアス電位BIASの代わりに、これらのゲートを下流の節点に接続したものである。
図10(B)は、図9(D)においてNMOSに与えられるバイアス電位BIASの代わりに、これらのゲートを上流の節点に接続したものである。
このように、本発明には、様々なタイプのインバータを用いることができる。
L1…第1ライン、L2…第2ライン、BA11…第1バッファ回路、BA21…第2バッファ回路、IN1…第1入力側端子、OUT1…第1出力側端子、IN2…第2入力側端子、OUT2…第2出力側端子、BA12…第1インバータ、BA22…第2インバータ。
Claims (7)
- 互いに相補的な信号が入力される第1ライン及び第2ラインと、
前記第1ライン上に設けられた第1バッファ回路と、
前記第2ライン上に設けられた第2バッファ回路と、
前記第1バッファ回路の入力側に位置する前記第1ライン上の第1入力側端子と、
前記第1バッファ回路の出力側に位置する前記第1ライン上の第1出力側端子と、
前記第2バッファ回路の入力側に位置する前記第2ライン上の第2入力側端子と、
前記第2バッファ回路の出力側に位置する前記第2ライン上の第2出力側端子と、
前記第1入力側端子と前記第2出力側端子とを接続する第1インバータと、
前記第2入力側端子と前記第1出力側端子とを接続する第2インバータと、
を備えることを特徴とする信号伝達回路。 - 前記第1バッファ回路と、前記第1出力側端子との間に位置する第3バッファ回路と、
前記第2バッファ回路と、前記第2出力側端子との間に位置する第4バッファ回路と、
を備えることを特徴とする請求項1に記載の信号伝達回路。 - 前記第1バッファ回路と前記第3バッファ回路との間の第1節点と、
前記第2バッファ回路と前記第4バッファ回路との間の第2節点と、
を備え、
前記第1節点と前記第2節点とを接続するクロスカップルインバータを更に備える、
ことを特徴とする請求項2に記載の信号伝達回路。 - 前記クロスカップルインバータを構成するインバータは、CMOSインバータである、
ことを特徴とする請求項3に記載の信号伝達回路。 - 前記クロスカップルインバータを構成するインバータは、電流モード論理回路である、
ことを特徴とする請求項3又は4に記載の信号伝達回路。 - 請求項1に記載の信号伝達回路を複数備え、
前記信号伝達回路に信号を出力するリングオシレータを備え、
前記リングオシレータは、
互いに相補的な信号からなる第1信号対と、
互いに相補的な信号からなる第2信号対と、
を出力し、
前記第1信号対の信号の各位相と、前記第2信号対の信号の各位相は、異なっており、
前記リングオシレータからの前記第1信号対は、複数の前記信号伝達回路のうちの1つに入力され、
前記リングオシレータからの前記第2信号対は、複数の前記信号伝達回路のうちの別の1つに入力される、
ことを特徴とする発振回路。 - 前記リングオシレータと複数の前記信号伝達回路の電源電位を共通にしたことを特徴とする請求項6に記載の発振回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015119259A JP2017005581A (ja) | 2015-06-12 | 2015-06-12 | 信号伝達回路及び発振回路 |
PCT/JP2016/063478 WO2016199522A1 (ja) | 2015-06-12 | 2016-04-28 | 信号伝達回路及び発振回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015119259A JP2017005581A (ja) | 2015-06-12 | 2015-06-12 | 信号伝達回路及び発振回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2017005581A true JP2017005581A (ja) | 2017-01-05 |
Family
ID=57504780
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015119259A Pending JP2017005581A (ja) | 2015-06-12 | 2015-06-12 | 信号伝達回路及び発振回路 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2017005581A (ja) |
WO (1) | WO2016199522A1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11817860B2 (en) | 2021-07-14 | 2023-11-14 | Changxin Memory Technologies, Inc. | Dual-clock generation circuit and method and electronic device |
CN115622558A (zh) * | 2021-07-14 | 2023-01-17 | 长鑫存储技术有限公司 | 双路时钟产生电路及方法、电子设备 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01272315A (ja) * | 1988-04-25 | 1989-10-31 | Nippon Telegr & Teleph Corp <Ntt> | 単相/差動信号変換回路 |
JPH07273618A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | クロックドライバ回路 |
JP2600619B2 (ja) * | 1994-09-28 | 1997-04-16 | 日本電気株式会社 | 電流モード論理回路 |
JP2870629B2 (ja) * | 1994-10-13 | 1999-03-17 | 日本電気株式会社 | 論理回路 |
JPH08307237A (ja) * | 1995-05-11 | 1996-11-22 | Oki Micro Design Miyazaki:Kk | バス接続回路 |
JP2001217695A (ja) * | 2000-02-01 | 2001-08-10 | Yamaha Corp | 多相発振器 |
US6762624B2 (en) * | 2002-09-03 | 2004-07-13 | Agilent Technologies, Inc. | Current mode logic family with bias current compensation |
JP2008294492A (ja) * | 2007-05-22 | 2008-12-04 | Nec Electronics Corp | 多相クロック生成回路 |
-
2015
- 2015-06-12 JP JP2015119259A patent/JP2017005581A/ja active Pending
-
2016
- 2016-04-28 WO PCT/JP2016/063478 patent/WO2016199522A1/ja active Application Filing
Also Published As
Publication number | Publication date |
---|---|
WO2016199522A1 (ja) | 2016-12-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100933609B1 (ko) | 송신 장치 | |
JP2758881B2 (ja) | 相補クロック発生方法および相補クロック発生器 | |
US20080180139A1 (en) | Cmos differential rail-to-rail latch circuits | |
US8525582B2 (en) | Current-source circuit | |
US8471634B2 (en) | Method and apparatus of common mode compensation for voltage controlled delay circuits | |
KR101120047B1 (ko) | 단일 신호-차동 신호 변환기 및 변환 방법 | |
JP2010283453A (ja) | プリエンファシス機能を含む出力回路 | |
US20170078118A1 (en) | Decision feedback equalizer | |
US7538593B2 (en) | Circuit and method to convert a single ended signal to duplicated signals | |
WO2016199522A1 (ja) | 信号伝達回路及び発振回路 | |
US10560084B2 (en) | Level shift circuit | |
JP6102620B2 (ja) | デューティサイクル補正回路 | |
US20210091768A1 (en) | Frequency divider circuit, communication circuit, and integrated circuit | |
JP2007534259A (ja) | スキューが低い対称差動出力信号を供給するための高速レイル・トゥ・レイル分相器 | |
JP2019114943A (ja) | 送信回路及び該送信回路の制御方法 | |
JP2008187642A (ja) | 差動信号比較器 | |
US9191006B1 (en) | Current-limited level shift circuit | |
EP0865160A2 (en) | Interpolating circuit | |
US6804305B1 (en) | Wide common mode range differential receiver | |
KR20200117634A (ko) | 데이터 직렬화 회로 | |
US8519785B2 (en) | Differential amplifier with duty cycle compensation | |
JP2012238986A (ja) | シュミットトリガ回路 | |
TWM576366U (zh) | 具輔助電路之位準轉換電路 | |
JP3667616B2 (ja) | レベル変換回路 | |
JP6266424B2 (ja) | 発振回路 |