JP2001217695A - 多相発振器 - Google Patents
多相発振器Info
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- JP2001217695A JP2001217695A JP2000028957A JP2000028957A JP2001217695A JP 2001217695 A JP2001217695 A JP 2001217695A JP 2000028957 A JP2000028957 A JP 2000028957A JP 2000028957 A JP2000028957 A JP 2000028957A JP 2001217695 A JP2001217695 A JP 2001217695A
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- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 簡単な構成でありながら高速で精密な多相ク
ロック信号を生成する多相発振器を実現する。 【解決手段】 差動増幅器１０，２０，３０，４０，５
０は、差動信号入力を反転増幅して次段の増幅器に供給
する。これにより、リングオシレータが形成される。比
較器１７は、差動増幅器１０の差動信号出力の極性に基
づいて比較結果を出力する。比較器１９は、同様にして
１８０°位相の異なる比較結果を出力する。他の差動増
幅器２０，３０，４０，５０に対しても同様に一対づつ
の比較器が設けられ、各比較器の出力は１０相の多相ク
ロック信号になる。
ロック信号を生成する多相発振器を実現する。 【解決手段】 差動増幅器１０，２０，３０，４０，５
０は、差動信号入力を反転増幅して次段の増幅器に供給
する。これにより、リングオシレータが形成される。比
較器１７は、差動増幅器１０の差動信号出力の極性に基
づいて比較結果を出力する。比較器１９は、同様にして
１８０°位相の異なる比較結果を出力する。他の差動増
幅器２０，３０，４０，５０に対しても同様に一対づつ
の比較器が設けられ、各比較器の出力は１０相の多相ク
ロック信号になる。
Description
【０００１】
【発明の属する技術分野】本発明は、光ディスク等の書
込み装置等に用いて好適な多相発振器に関する。
込み装置等に用いて好適な多相発振器に関する。
【０００２】
【従来の技術】周知のようにＣＤ−Ｒ等の光ディスクに
書込まれる信号はＥＦＭ信号と呼ばれ、基本クロックの
周期Ｔに対して３Ｔ〜１１Ｔ幅の“１”（ピットが形成
される期間）および“０”（ピットが形成されない期
間）の期間が交互に発生する。ＥＦＭ信号は本来は完全
な方形波であるが、この方形波をそのままレーザパワー
の制御に用いると、記録密度、熱蓄積状況等の相違か
ら、ピットの長さが狂い、あるいはピットの形が歪む
等、種々の不具合が生ずる。
書込まれる信号はＥＦＭ信号と呼ばれ、基本クロックの
周期Ｔに対して３Ｔ〜１１Ｔ幅の“１”（ピットが形成
される期間）および“０”（ピットが形成されない期
間）の期間が交互に発生する。ＥＦＭ信号は本来は完全
な方形波であるが、この方形波をそのままレーザパワー
の制御に用いると、記録密度、熱蓄積状況等の相違か
ら、ピットの長さが狂い、あるいはピットの形が歪む
等、種々の不具合が生ずる。
【０００３】そこで、結果的に正常なピットが形成され
るように、この方形波に対して種々の波形変形処理が施
される。この処理をライトストラテジ処理と呼ぶ。ライ
トストラテジ処理においては、基本クロックの周期内の
随所でレーザパワーレベルが微細に制御されるから、基
本クロックに対して一定の位相づつ遅延した複数の信号
からなる多相クロックを制御タイミング信号として生成
する必要がある。このような、多相クロック信号を生成
するために、従来は、 (a)単純なリングオシレータの各タップを多相クロック
信号として使用する、 (b)ディレイラインに基本クロックを供給し、ディレイ
ラインのタップから多相クロック信号を取り出す、 (c)高速クロックを用いて完全同期タイミングで多相ク
ロック信号を生成する、等の技術が用いられていた。
るように、この方形波に対して種々の波形変形処理が施
される。この処理をライトストラテジ処理と呼ぶ。ライ
トストラテジ処理においては、基本クロックの周期内の
随所でレーザパワーレベルが微細に制御されるから、基
本クロックに対して一定の位相づつ遅延した複数の信号
からなる多相クロックを制御タイミング信号として生成
する必要がある。このような、多相クロック信号を生成
するために、従来は、 (a)単純なリングオシレータの各タップを多相クロック
信号として使用する、 (b)ディレイラインに基本クロックを供給し、ディレイ
ラインのタップから多相クロック信号を取り出す、 (c)高速クロックを用いて完全同期タイミングで多相ク
ロック信号を生成する、等の技術が用いられていた。
【０００４】
【発明が解決しようとする課題】光ディスク書込み装置
に対して高速化の要請は高いが、基本クロックの高速化
に伴って上記多相クロック信号の周波数はさらに高くす
る必要がある。しかし、上述した技術では、以下のよう
な理由により充分な精度で高速な多相クロック信号を得
ることは困難であった。まず、単純なリングオシレータ
を用いる場合に、何れかの相のクロック信号に対して１
８０°位相が異なるクロック信号を生成するにはインバ
ータを使用する必要がある。しかし、クロック信号が高
速化されると、スルーレートの減少からその波形が正弦
波に近くなり、環境温度の変化によってしきい値が変動
すると、遅延量やデューティ比が変動するという問題が
ある。
に対して高速化の要請は高いが、基本クロックの高速化
に伴って上記多相クロック信号の周波数はさらに高くす
る必要がある。しかし、上述した技術では、以下のよう
な理由により充分な精度で高速な多相クロック信号を得
ることは困難であった。まず、単純なリングオシレータ
を用いる場合に、何れかの相のクロック信号に対して１
８０°位相が異なるクロック信号を生成するにはインバ
ータを使用する必要がある。しかし、クロック信号が高
速化されると、スルーレートの減少からその波形が正弦
波に近くなり、環境温度の変化によってしきい値が変動
すると、遅延量やデューティ比が変動するという問題が
ある。
【０００５】また、ディレイラインによって多相クロッ
ク信号を生成する方法はデジタルプロセスで容易に実現
することが困難であり、部品点数が増大するという問題
がある。すなわち、ディレイラインは同期回路とのマッ
チングが難しく、長い周期での遅延量の制御も困難であ
る。さらに、ディレイラインを通過するデータの内容に
よってジッタが変動することが多く、正確な遅延コント
ロールが難しくなる。
ク信号を生成する方法はデジタルプロセスで容易に実現
することが困難であり、部品点数が増大するという問題
がある。すなわち、ディレイラインは同期回路とのマッ
チングが難しく、長い周期での遅延量の制御も困難であ
る。さらに、ディレイラインを通過するデータの内容に
よってジッタが変動することが多く、正確な遅延コント
ロールが難しくなる。
【０００６】また、高速クロックを用いる方法でパルス
幅を制御するには、その分解能に相当する周波数が必要
となり、所望とする高分解能を得るには、回路が複雑化
しコストも増大する。この発明は上述した事情に鑑みて
なされたものであり、簡単な構成でありながら高速で精
密な多相クロック信号を生成する多相発振器を提供する
ことを目的としている。
幅を制御するには、その分解能に相当する周波数が必要
となり、所望とする高分解能を得るには、回路が複雑化
しコストも増大する。この発明は上述した事情に鑑みて
なされたものであり、簡単な構成でありながら高速で精
密な多相クロック信号を生成する多相発振器を提供する
ことを目的としている。
【０００７】
【課題を解決するための手段】上記課題を解決するため
本発明にあっては、下記構成を具備することを特徴とす
る。なお、括弧内は例示である。請求項１記載の構成に
あっては、複数段の差動増幅器をリング状に接続して成
り、前記各差動増幅器は、第１および第２の信号入力端
と、これら入力端間の電圧に応じて両者間の電圧が決定
される第１および第２の信号出力端とを有する、リング
オシレータと、前記各差動増幅器毎に設けられ、前記第
１および第２の信号出力端間の電圧の極性に応じた電圧
を出力する第１の比較器（１７）と、前記各差動増幅器
毎に設けられ、前記第１および第２の信号出力端間の電
圧の極性に応じて、対応する前記第１の比較器とは逆極
性の電圧を出力する第２の比較器（１９）とを有するこ
とを特徴とする。さらに、請求項２記載の構成にあって
は、請求項１記載の多相発振器において、前記各差動増
幅器は、各々第１〜第４のＦＥＴ（１〜４）を有し、前
記第１のＦＥＴのゲート端は前記第１の信号入力端であ
り、前記第１のＦＥＴのドレイン端は電流入力端に接続
され、前記第１のＦＥＴのソース端は前記第１の信号出
力端であり、前記第２のＦＥＴのゲート端は該第２のＦ
ＥＴのドレイン端に接続され、前記第２のＦＥＴのドレ
イン端は前記第１の信号出力端に接続され、前記第２の
ＦＥＴのソース端は電流出力端に接続され、前記第３の
ＦＥＴのゲート端は前記第２の信号入力端であり、前記
第３のＦＥＴのドレイン端は前記電流入力端に接続さ
れ、前記第３のＦＥＴのソース端は前記第２の信号出力
端であり、前記第４のＦＥＴのゲート端は前記第２のＦ
ＥＴのゲート端に接続され、前記第４のＦＥＴのドレイ
ン端は前記第２の信号出力端に接続され、前記第４のＦ
ＥＴのソース端は前記電流出力端に接続されていること
を特徴とする。
本発明にあっては、下記構成を具備することを特徴とす
る。なお、括弧内は例示である。請求項１記載の構成に
あっては、複数段の差動増幅器をリング状に接続して成
り、前記各差動増幅器は、第１および第２の信号入力端
と、これら入力端間の電圧に応じて両者間の電圧が決定
される第１および第２の信号出力端とを有する、リング
オシレータと、前記各差動増幅器毎に設けられ、前記第
１および第２の信号出力端間の電圧の極性に応じた電圧
を出力する第１の比較器（１７）と、前記各差動増幅器
毎に設けられ、前記第１および第２の信号出力端間の電
圧の極性に応じて、対応する前記第１の比較器とは逆極
性の電圧を出力する第２の比較器（１９）とを有するこ
とを特徴とする。さらに、請求項２記載の構成にあって
は、請求項１記載の多相発振器において、前記各差動増
幅器は、各々第１〜第４のＦＥＴ（１〜４）を有し、前
記第１のＦＥＴのゲート端は前記第１の信号入力端であ
り、前記第１のＦＥＴのドレイン端は電流入力端に接続
され、前記第１のＦＥＴのソース端は前記第１の信号出
力端であり、前記第２のＦＥＴのゲート端は該第２のＦ
ＥＴのドレイン端に接続され、前記第２のＦＥＴのドレ
イン端は前記第１の信号出力端に接続され、前記第２の
ＦＥＴのソース端は電流出力端に接続され、前記第３の
ＦＥＴのゲート端は前記第２の信号入力端であり、前記
第３のＦＥＴのドレイン端は前記電流入力端に接続さ
れ、前記第３のＦＥＴのソース端は前記第２の信号出力
端であり、前記第４のＦＥＴのゲート端は前記第２のＦ
ＥＴのゲート端に接続され、前記第４のＦＥＴのドレイ
ン端は前記第２の信号出力端に接続され、前記第４のＦ
ＥＴのソース端は前記電流出力端に接続されていること
を特徴とする。
【０００８】
【発明の実施の形態】次に、本発明の一実施形態の多相
発振器の構成を図１を参照し説明する。図において５，
１５，２５，３５，４５，５５はＦＥＴであり、各ドレ
イン端には所定の電源電圧が印加され、各ゲート端には
ループフィルタ６２を介したＰＬＬ回路６０の出力電圧
が印加される。これにより、各ＦＥＴ５，１５，２５，
３５，４５，５５は、カレントミラー回路を構成してい
る。各カレントミラー回路の出力電流は、差動増幅器１
０，２０，３０，４０，５０に供給される。
発振器の構成を図１を参照し説明する。図において５，
１５，２５，３５，４５，５５はＦＥＴであり、各ドレ
イン端には所定の電源電圧が印加され、各ゲート端には
ループフィルタ６２を介したＰＬＬ回路６０の出力電圧
が印加される。これにより、各ＦＥＴ５，１５，２５，
３５，４５，５５は、カレントミラー回路を構成してい
る。各カレントミラー回路の出力電流は、差動増幅器１
０，２０，３０，４０，５０に供給される。
【０００９】ここで、各差動増幅器の構成は同一である
ため、差動増幅器１０の構成について説明する。図にお
いて１〜４はＦＥＴであり、ＦＥＴ１，３のゲート端は
差動信号入力端になっている。ＦＥＴ１，３のドレイン
端は電流入力端として上記ＦＥＴ１５のソース端に接続
されている。ＦＥＴ２，４のドレイン端は各々ＦＥＴ
１，３のソース端に接続され、両接続点が差動増幅器１
０の電流出力端になっている。ＦＥＴ２，４のゲート端
は共にＦＥＴ２のドレイン端に接続され、ＦＥＴ２，４
のソース端は接地されている。
ため、差動増幅器１０の構成について説明する。図にお
いて１〜４はＦＥＴであり、ＦＥＴ１，３のゲート端は
差動信号入力端になっている。ＦＥＴ１，３のドレイン
端は電流入力端として上記ＦＥＴ１５のソース端に接続
されている。ＦＥＴ２，４のドレイン端は各々ＦＥＴ
１，３のソース端に接続され、両接続点が差動増幅器１
０の電流出力端になっている。ＦＥＴ２，４のゲート端
は共にＦＥＴ２のドレイン端に接続され、ＦＥＴ２，４
のソース端は接地されている。
【００１０】ＦＥＴ１のドレイン抵抗をｒd、相互コン
ダクタンスをｇm、ドレイン電流をＩD1、ゲート・ソー
ス間電圧をＶGS1、ドレイン・ソース間電圧ＶDS1とする
と、下式(１)が成立する。 ＩD1＝ｇm・ＶGS1＋ＶDS1／ｒd ……(１)
ダクタンスをｇm、ドレイン電流をＩD1、ゲート・ソー
ス間電圧をＶGS1、ドレイン・ソース間電圧ＶDS1とする
と、下式(１)が成立する。 ＩD1＝ｇm・ＶGS1＋ＶDS1／ｒd ……(１)
【００１１】各ＦＥＴ１〜４は同一のプロセスで形成さ
れているから、同一の相互コンダクタンスｇmおよびド
レイン抵抗ｒdを有しているとすると、同様に下式(２)
〜(４)が成立する。なお、「ＩD2」等の末尾の数字は、
対応するＦＥＴの符号に一致する。 ＩD2＝ｇm・ＶGS2＋ＶDS2／ｒd ……(２) ＩD3＝ｇm・ＶGS3＋ＶDS3／ｒd ……(３) ＩD4＝ｇm・ＶGS4＋ＶDS4／ｒd ……(４)
れているから、同一の相互コンダクタンスｇmおよびド
レイン抵抗ｒdを有しているとすると、同様に下式(２)
〜(４)が成立する。なお、「ＩD2」等の末尾の数字は、
対応するＦＥＴの符号に一致する。 ＩD2＝ｇm・ＶGS2＋ＶDS2／ｒd ……(２) ＩD3＝ｇm・ＶGS3＋ＶDS3／ｒd ……(３) ＩD4＝ｇm・ＶGS4＋ＶDS4／ｒd ……(４)
【００１２】ここで、ＩD1＝ＩD2、ＩD3＝ＩD4、ＶGS2
＝ＶGS4であり、差動増幅器１０における電圧降下をＶX
とすると、ＶDS2＝ＶX−ＶDS1、ＶDS4＝ＶX−ＶDS3であ
るから、式(１)〜(４)より、下式(５)，(６)が成立す
る。 ＩD1＝ｇm・ＶGS1＋ＶDS1／ｒd＝ｇm・ＶGS2＋（ＶX−ＶDS1）／ｒd ……(５) ＩD3＝ｇm・ＶGS3＋ＶDS3／ｒd＝ｇm・ＶGS2＋（ＶX−ＶDS3）／ｒd ……(６)
＝ＶGS4であり、差動増幅器１０における電圧降下をＶX
とすると、ＶDS2＝ＶX−ＶDS1、ＶDS4＝ＶX−ＶDS3であ
るから、式(１)〜(４)より、下式(５)，(６)が成立す
る。 ＩD1＝ｇm・ＶGS1＋ＶDS1／ｒd＝ｇm・ＶGS2＋（ＶX−ＶDS1）／ｒd ……(５) ＩD3＝ｇm・ＶGS3＋ＶDS3／ｒd＝ｇm・ＶGS2＋（ＶX−ＶDS3）／ｒd ……(６)
【００１３】式(５)から式(６)を減算して整理すると、 出力差動電圧／入力差動電圧 ＝（ＶDS1−ＶDS3）／（ＶGS1−ＶGS3）＝−ｇm・ｒd／２ ……(７) が得られる。
【００１４】すなわち、差動信号入力端の極性が反転さ
れ、その振幅が「ｇm・ｒd／２」倍されて次段の差動増
幅器２０内のＦＥＴ２１，ＦＥＴ２３のゲート端に印加
される。従って、「ｇm・ｒd／２」が「１」を超えるよ
うにＦＥＴの製造プロセスを設定しておけば、最初の差
動信号入力端における電圧は、差動増幅器１０，２０，
３０，４０，５０を介して、極性が反転され（５回反転
され）増幅されて元の差動信号入力端に帰還され、多相
発振器の発振条件が満たされることになる。
れ、その振幅が「ｇm・ｒd／２」倍されて次段の差動増
幅器２０内のＦＥＴ２１，ＦＥＴ２３のゲート端に印加
される。従って、「ｇm・ｒd／２」が「１」を超えるよ
うにＦＥＴの製造プロセスを設定しておけば、最初の差
動信号入力端における電圧は、差動増幅器１０，２０，
３０，４０，５０を介して、極性が反転され（５回反転
され）増幅されて元の差動信号入力端に帰還され、多相
発振器の発振条件が満たされることになる。
【００１５】１７，１９は比較器であり、出力差動電圧
（ＶDS1−ＶDS3）の極性に応じて、比較結果を多相クロ
ック信号の各１相として出力する。但し、比較器１７，
１９は入力端の極性が逆になるように接続されているた
め、両者は１８０°位相が反転した信号になる。他の差
動増幅器２０，３０，４０，５０の出力差動電圧に対し
ても、同様の比較器２７，２９，３７，３９，４７，４
９，５７，５９が接続されている。
（ＶDS1−ＶDS3）の極性に応じて、比較結果を多相クロ
ック信号の各１相として出力する。但し、比較器１７，
１９は入力端の極性が逆になるように接続されているた
め、両者は１８０°位相が反転した信号になる。他の差
動増幅器２０，３０，４０，５０の出力差動電圧に対し
ても、同様の比較器２７，２９，３７，３９，４７，４
９，５７，５９が接続されている。
【００１６】ここで、ＦＥＴ５，１５，２５，３５，４
５，５５を流れる電流が大きくなるほど、多相発振器の
発振周波数は高くなる。これは、差動信号入力における
極性の変化に対して差動信号出力の応答が速くなるため
である。ＰＬＬ回路６０は、基本クロックＣＬＫおよび
比較器１７の出力信号の位相を比較し、その出力電圧を
調整することにより多相発振器の発振周波数が所定値に
なるようにロックする。
５，５５を流れる電流が大きくなるほど、多相発振器の
発振周波数は高くなる。これは、差動信号入力における
極性の変化に対して差動信号出力の応答が速くなるため
である。ＰＬＬ回路６０は、基本クロックＣＬＫおよび
比較器１７の出力信号の位相を比較し、その出力電圧を
調整することにより多相発振器の発振周波数が所定値に
なるようにロックする。
【００１７】以上のようにして得られた多相クロック信
号の波形を図２に示す。本実施形態においては、一対の
比較器１７，１９によって１８０°反転したクロック信
号が生成されるから、インバータにおけるしきい値の変
動等の影響を受けることなく、正確なタイミングで多相
クロック信号を得ることができる。図示の例において
は、リングオシレータ発振周波数（５００ＭＨｚ）の１
０倍の分解能で様々なタイミング制御等を行うことがで
きた。
号の波形を図２に示す。本実施形態においては、一対の
比較器１７，１９によって１８０°反転したクロック信
号が生成されるから、インバータにおけるしきい値の変
動等の影響を受けることなく、正確なタイミングで多相
クロック信号を得ることができる。図示の例において
は、リングオシレータ発振周波数（５００ＭＨｚ）の１
０倍の分解能で様々なタイミング制御等を行うことがで
きた。
【００１８】
【発明の効果】以上説明したように本発明によれば、簡
単な構成でありながら高速で精密な多相クロック信号を
生成することができる。
単な構成でありながら高速で精密な多相クロック信号を
生成することができる。
【図１】 本発明の一実施形態の多相発振器のブロック
図である。
図である。
【図２】 一実施形態の各部の波形図である。
１〜４，５，１５，２１，２２，２３，２４，２５，３
５，４５，５５……ＦＥＴ、１０，２０，３０，４０，
５０……差動増幅器、１７，１９，２７，２９，３７，
３９，４７，４９，５７，５９……比較器、６０……Ｐ
ＬＬ回路、６２……ループフィルタ。
５，４５，５５……ＦＥＴ、１０，２０，３０，４０，
５０……差動増幅器、１７，１９，２７，２９，３７，
３９，４７，４９，５７，５９……比較器、６０……Ｐ
ＬＬ回路、６２……ループフィルタ。
フロントページの続き Ｆターム(参考） 5J039 EE12 EE24 EE27 KK01 KK17 KK18 KK20 KK33 MM03 MM16 NN03 5J043 AA04 AA05 FF03 GG01 GG02 GG06 GG08 5J106 AA04 CC01 CC21 FF04 JJ01 KK02 KK39 PP01 QQ12 SS03
Claims (2)
- 【請求項１】 複数段の差動増幅器をリング状に接続し
て成り、前記各差動増幅器は、第１および第２の信号入
力端と、これら入力端間の電圧に応じて両者間の電圧が
決定される第１および第２の信号出力端とを有する、リ
ングオシレータと、 前記各差動増幅器毎に設けられ、前記第１および第２の
信号出力端間の電圧の極性に応じた電圧を出力する第１
の比較器と、 前記各差動増幅器毎に設けられ、前記第１および第２の
信号出力端間の電圧の極性に応じて、対応する前記第１
の比較器とは逆極性の電圧を出力する第２の比較器とを
有することを特徴とする多相発振器。 - 【請求項２】 前記各差動増幅器は、各々第１〜第４の
ＦＥＴを有し、 前記第１のＦＥＴのゲート端は前記第１の信号入力端で
あり、 前記第１のＦＥＴのドレイン端は電流入力端に接続さ
れ、 前記第１のＦＥＴのソース端は前記第１の信号出力端で
あり、 前記第２のＦＥＴのゲート端は該第２のＦＥＴのドレイ
ン端に接続され、 前記第２のＦＥＴのドレイン端は前記第１の信号出力端
に接続され、 前記第２のＦＥＴのソース端は電流出力端に接続され、 前記第３のＦＥＴのゲート端は前記第２の信号入力端で
あり、 前記第３のＦＥＴのドレイン端は前記電流入力端に接続
され、 前記第３のＦＥＴのソース端は前記第２の信号出力端で
あり、 前記第４のＦＥＴのゲート端は前記第２のＦＥＴのゲー
ト端に接続され、 前記第４のＦＥＴのドレイン端は前記第２の信号出力端
に接続され、 前記第４のＦＥＴのソース端は前記電流出力端に接続さ
れていることを特徴とする請求項１記載の多相発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000028957A JP2001217695A (ja) | 2000-02-01 | 2000-02-01 | 多相発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000028957A JP2001217695A (ja) | 2000-02-01 | 2000-02-01 | 多相発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001217695A true JP2001217695A (ja) | 2001-08-10 |
Family
ID=18554288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000028957A Pending JP2001217695A (ja) | 2000-02-01 | 2000-02-01 | 多相発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001217695A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006087134A (ja) * | 2005-10-12 | 2006-03-30 | Rohm Co Ltd | 発振回路およびそれを利用した情報記録再生装置、無線送信装置 |
| JP2007536773A (ja) * | 2004-04-29 | 2007-12-13 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 多重データレートｒａｍメモリコントローラ |
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2000
- 2000-02-01 JP JP2000028957A patent/JP2001217695A/ja active Pending
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