JP2017123613A - Ａ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換回路並びにＡ／Ｄ変換方法 - Google Patents

Abstract

【課題】回路規模を増大させることなく、雑音を増大させることなく、電圧及び電流制御発振器の位相検出精度を向上させることが可能なＡ／Ｄ変換回路を提供する。【解決手段】直交する差動出力を持つ発振器からの四つの出力信号間の大小関係に基づき、上記発振器の一サンプリング周期の位相状態を四以上に分割して、サンプリング周期ごとにデジタルデータの下位ビットに相当するデジタル値に変換するエンコーダ２２及びラッチドコンパレータ２１を備える。また、上記出力信号のいずれかをクロック信号として、サンプリング周期ごとにデジタルデータの上位ビットをそれぞれカウントするためのカウント信号を生成する上位ビットカウンタ３１と、生成された各カウント信号をそれぞれラッチする上位ビット用メモリ３２と、を備える。【選択図】図２

Description

本発明は、Ａ／Ｄ変換回路及びＡ／Ｄ変換方法の技術分野に属する。より詳細には、アナログ信号を高精度でデジタルデータに変換するＡ／Ｄ変換回路、及び当該Ａ／Ｄ変換回路において実行されるＡ／Ｄ変換方法の技術分野に属する。

従来、アナログ信号を特定の周波数（サンプリング周波数）で量子化してデジタルデータに変換するとき、当該アナログ信号に対応するアナログ情報量を物理量として表現し、その物理量に適した量子化回路を用いてデジタルデータに変換する必要がある。ここで、上記アナログ情報量として上記アナログ信号における電圧値又は電流値を用い、更に上記物理量として周波数を用いる場合、当該物理量を表現するための回路は上記電圧値又は電流値により制御される発振器となる。また当該物理量に適した量子化回路としては、位相検出器及び周波数検出器を用いることが不可欠となる。

ここで、上記物理量たる周波数をデジタルデータに変換するためのＡ／Ｄ変換回路の先行技術を開示した文献としては、例えば下記特許文献１が挙げられる。この特許文献１に開示された先行技術では、電圧値又は電流値により制御される上記発振器を構成する素子として、デジタル論理回路を用いた遅延素子が用いられている。そして、当該遅延素子を含む発振器と、当該遅延素子の段毎にその位相状態を保持する記憶素子を備えた位相検出器と、当該発振器の発振周波数をカウントするカウンタ回路と、により、Ａ／Ｄ変換回路が構成されている。

特許第３１２３５２５号（第１図及び第９図等）

しかしながら、上記特許文献１記載の先行技術によると、上記発振器がデジタル論理回路を用いた遅延素子で構成されているため、その出力信号はほぼ方形波となる。そのため、上記位相検出器による位相検出においては上記出力信号の立ち上がり又は立ち下りのみを検出することとなり、よって位相検出の精度が遅延素子の段数で決定されることから、位相検出の精度向上のためには必然的に回路規模が増大するという問題点があった。

また、上記遅延素子の各段は物理的に別個の遅延素子となるため、位相検出の精度が個々の遅延素子の製造バラツキ等に起因して劣化する問題点もあった。

更には、デジタル論理回路で構成された遅延素子からなる発振器では、その発振時に遅延素子ごとのいわゆる貫通電流により、その出力信号にデジタル雑音が含まれてしまうという問題点もあった。

そこで本発明は、上記の要請及び各問題点に鑑みて為されたもので、その課題の一例は、回路規模を大きく増大させることなく、位相検出の精度を向上させ、且つ、デジタル雑音をも抑制することが可能なＡ／Ｄ変換回路、及び当該Ａ／Ｄ変換回路において実行されるＡ／Ｄ変換方法を提供することにある。

上記の課題を解決するために、請求項１に記載の発明は、アナログ信号をデジタルデータに変換するＡ／Ｄ変換回路において、前記デジタルデータは、上位ビットと、ｎビット（ｎは２以上の自然数）の下位ビットと、とからなり、それぞれが周期性を有する連続波であり且つ前記ｎに対応した数の出力信号であって、位相が相互にπ／２^n-2ずつずれており且ついずれか二つの当該出力信号が相互に差動関係にある出力信号を出力する直交発振器等の直交発振手段と、各前記出力された出力信号からそれぞれ選択された二つの当該出力信号間の大小関係を、外部からのホールド信号を基準としてそれぞれラッチすることにより、当該選択された出力信号間の位相比較状態をそれぞれ検出する２^n-1個のラッチドコンパレータ等の位相検出手段と、各前記検出された位相比較状態をエンコードし、前記下位ビットのデータを生成するエンコーダ等の下位ビット生成手段と、前記出力信号のいずれかをクロック信号として、前記上位ビットをそれぞれカウントするためのカウント信号を生成する上位ビットカウンタと、前記ホールド信号に基づいて、前記生成された各カウント信号をそれぞれラッチする上位ビット用メモリと、を備える。

上記の課題を解決するために、請求項７に記載の発明は、直交発振器等の直交発振手段及び複数のラッチドコンパレータ等の位相検出手段を含んでアナログ信号をデジタルデータに変換するＡ／Ｄ変換回路において実行されるＡ／Ｄ変換方法であって、前記デジタルデータは、上位ビットと、ｎビットの下位ビットと、とからなり、それぞれが周期性を有する連続波であり且つ前記ｎに対応した数の出力信号であって、位相が相互にπ／２^n-2ずつずれており且ついずれか二つの当該出力信号が相互に差動関係にある出力信号を、前記直交発振手段から出力する出力工程と、各前記出力された出力信号からそれぞれ選択された二つの当該出力信号間の大小関係を、外部からのホールド信号を基準としてそれぞれラッチすることにより、当該選択された出力信号間の位相比較状態を２^n-1個の前記位相検出手段によりそれぞれ検出する位相検出工程と、前記位相検出工程において各前記検出された位相比較状態をエンコードし、前記下位ビットのデータを生成する下位ビット生成工程と、前記出力信号のいずれかをクロック信号として、前記上位ビットをそれぞれカウントするためのカウント信号を生成するカウント信号生成工程と、前記ホールド信号に基づいて、前記生成された各カウント信号をそれぞれラッチする上位ビットラッチ工程と、を含む。

請求項１又は請求項７に記載の発明によれば、それぞれが周期性を有する連続波であり且つデジタルデータの下位ビットのビット数に対応した数の出力信号であって、位相が相互にπ／２^n-2ずつずれており且ついずれか二つの当該出力信号が相互に差動関係にある出力信号の中から選択された二つの出力信号間の大小関係を、外部からのホールド信号を基準としてそれぞれラッチすることにより、選択された出力信号間の位相比較状態をそれぞれ検出する。そして、当該検出された位相比較状態をエンコードして上記下位ビットを生成する。一方、上記出力信号のいずれかをクロック信号として生成された各カウント信号をホールド信号に基づいてそれぞれラッチして上記デジタルデータの上位ビットを生成する。よって、直交発振手段からの出力信号間の位相比較状態の検出結果に基づいてデジタルデータの下位ビットを生成すると共に、いずれかの上記出力信号を用いてデジタルデータの上位ビットを生成するので、回路規模を肥大させることなく位相検出精度を向上させ、且つデジタル雑音を抑制することができる。

上記の課題を解決するために、請求項２に記載の発明は、請求項１に記載のＡ／Ｄ変換回路において、各前記出力信号の周波数が前記アナログ信号の値により制御され、前記ホールド信号が外部からのサンプリング周期に従ったホールド信号であるように構成される。

請求項２に記載の発明によれば、請求項１に記載の発明の作用に加えて、直交発振手段からの各出力信号の周波数がアナログ信号の値により制御され、ホールド信号が外部からのサンプリング周期に従ったホールド信号であるので、アナログ信号を正確にデジタルデータに変換することができる。

上記の課題を解決するために、請求項３に記載の発明は、請求項１に記載のＡ／Ｄ変換回路において、各前記出力信号の周波数が一定であり、前記ホールド信号が前記アナログ信号の値に対応したホールド信号であるように構成される。

請求項３に記載の発明によれば、請求項１に記載の発明の作用に加えて、直交発振手段からの各出力信号の周波数が一定であり、且つホールド信号がアナログ信号の値に対応したホールド信号であるので、アナログ信号を正確にデジタルデータに変換することができる。

上記の課題を解決するために、請求項４に記載の発明は、請求項１から請求項３のいずれか一項に記載のＡ／Ｄ変換回路において、前記上位ビットカウンタは、前記出力信号のいずれか一つを前記クロック信号として前記カウント信号を生成するように構成される。

請求項４に記載の発明によれば、請求項１から請求項３のいずれか一項に記載の発明の作用に加えて、上位ビットカウンタが、直交発振手段からの出力信号のいずれか一つをクロック信号としてカウント信号を生成するので、デジタルデータにおける上位ビットと下位ビットを整合させて変換精度を向上させることができる。

上記の課題を解決するために、請求項５に記載の発明は、請求項１から請求項４のいずれか一項に記載のＡ／Ｄ変換回路において、前記ｎが３であり、前記直交発振手段は、二つの差動反転増幅回路の巡回接続により構成されており、各前記差動反転増幅回路の出力段から、相互に差動関係にあり且つ相互にπの位相差を有する二つの前記出力信号がそれぞれ出力されるように構成される。

請求項５に記載の発明によれば、請求項１から請求項４のいずれか一項に記載の発明の作用に加えて、デジタルデータの下位ビットが３ビットであり、直交発振手段が二つの差動反転増幅回路の巡回接続により構成されており、各差動反転増幅回路の出力段から、相互に差動関係にあり且つ相互にπの位相差を有する二つの出力信号がそれぞれ出力される。よって、回路規模をより小さくすることができる。

上記の課題を解決するために、請求項６に記載の発明は、請求項１から請求項５のいずれか一項に記載のＡ／Ｄ変換回路において、前記下位ビット生成手段は、前記ホールド信号に対応した異なるタイミングそれぞれにおける前記位相比較状態のエンコード結果の差分を前記下位ビットのデータとし、前記上位ビット用メモリは、前記異なるタイミングそれぞれにおける各前記カウント信号のラッチ結果の差分を前記上位ビットのデータとするように構成される。

請求項６に記載の発明によれば、請求項１から請求項５のいずれか一項に記載の発明の作用に加えて、ホールド信号に対応した異なるタイミングそれぞれにおける位相比較状態のエンコード結果の差分を下位ビットのデータとし、当該異なるタイミングそれぞれにおける各カウント信号のラッチ結果の差分を上位ビットのデータとするので、より高精度にアナログ信号をデジタルデータに変換することができる。

本発明によれば、それぞれが周期性を有する連続波であり且つデジタルデータの下位ビットのビット数に対応した数の出力信号であって、位相が相互にπ／２^n-2ずつずれており且ついずれか二つの当該出力信号が相互に差動関係にある出力信号の中から選択された二つの出力信号間の大小関係を、外部からのホールド信号を基準としてそれぞれラッチすることにより、選択された出力信号間の位相比較状態をそれぞれ検出する。そして、当該検出された位相比較状態をエンコードして上記下位ビットを生成する。一方、上記出力信号のいずれかをクロック信号として生成された各カウント信号をホールド信号に基づいてそれぞれラッチして上記デジタルデータの上位ビットを生成する。

従って、直交発振手段からの出力信号間の位相比較状態の検出結果に基づいてデジタルデータの下位ビットを生成すると共に、いずれかの上記出力信号を用いてデジタルデータの上位ビットを生成するので、回路規模を肥大させることなく位相検出精度を向上させ、且つデジタル雑音を抑制することができる。

実施形態に係るＡ／Ｄ変換器を含むイメージセンサの概要構成を示すブロック図である。 実施形態に係る位相検出器及び周波数検出器それぞれの細部構成を示すブロック図である。 実施形態に係る直交発振器の細部構成を示すブロック図である。 実施形態に係る直交発振器の具体的な回路構成例を示す図であり、（ａ）は電圧制御型の直交発振器の回路構成を例示する回路図であり、（ｂ）は電流制御型の直交発振器の回路構成を例示する回路図である。 実施形態に係るラッチドコンパレータの具体的な回路構成を例示する回路図である。 実施形態に係る直交発振器の特性をそれぞれ示す図であり、（ａ）は印加されるアナログ信号の電圧値又は電流値と発振周波数の関係を例示する図であり、（ｂ）は実施形態に係る直交発振器の発振状態を示す波形を例示する図であり、（ｃ）は（ｂ）に例示する発振状態を示す波形と、出力信号の大小による位相の識別と、対応するデジタル値と、の関係を例示する表である。 実施形態に係る周波数検出器の細部構成を示すブロック図である。 変形形態に係るＡ／Ｄ変換器を含むイメージセンサの概要構成を示すブロック図等であり、（ａ）は当該ブロック図であり、（ｂ）は当該Ａ／Ｄ変換器の動作を説明するタイミングチャートである。 変形形態に係る位相検出器及び周波数検出器それぞれの細部構成を示すブロック図である。

次に、本発明を実施するための形態等について、図１乃至図９に基づいて説明する。なお以下に説明する実施形態及び変形形態は、例えばＣＣＤ（Charge Coupled Device）からなる撮像デバイス又はＣＭＯＳ（Complementary Metal Oxide Semiconductor）型の撮像デバイスと、当該撮像デバイスから出力されるアナログ信号をデジタルデータに変換するＡ／Ｄ変換器と、を備えたイメージセンサにおける当該Ａ／Ｄ変換器に対して本発明を適用した場合の実施形態及び変形形態である。ここで上記デジタルデータは、ｍビットの上位ビットとｎビットの下位ビット（ｍ及びｎはそれぞれ自然数且つ少なくともｎ≧２）から構成されるように、元のアナログ信号から変換されるものとする。
（Ｉ）実施形態
初めに、本発明に係る実施形態について、図１乃至図７を用いて説明する。なお、図１は実施形態に係るＡ／Ｄ変換器を含むイメージセンサの概要構成を示すブロック図であり、図２は実施形態に係る位相検出器及び周波数検出器それぞれの細部構成を示すブロック図であり、図３は実施形態に係る直交発振器の細部構成を示すブロック図である。また、図４は実施形態に係る直交発振器の具体的な回路構成例を示す図であり、図５は実施形態に係るラッチドコンパレータの具体的な回路構成を例示する回路図であり、図６は実施形態に係る直交発振器の特性をそれぞれ示す図であり、図７は実施形態に係る周波数検出器の細部構成を示すブロック図である。

図１に示すように、実施形態に係るイメージセンサ１００は、例えば上記ＣＣＤ又は上記ＣＭＯＳ型の画素Ｐを複数備える画素アレイＡＬと、当該画素アレイＡＬから出力されてくるアナログ信号Ｓaをデジタル化し、当該アナログ信号Ｓaに対応するデジタルデータを出力するＡ／Ｄ変換器ＡＤＣと、上記デジタルデータに基づいて予め設定された信号処理を行う信号処理部１４と、を備えて構成されている。このとき、信号処理部１４により実行される上記既定の信号処理としては、例えば画素アレイＡＬにより撮像された画像についての上記デジタルデータを用いたデジタル処理等が挙げられる。また、上記Ａ／Ｄ変換器ＡＤＣが本発明に係る「Ａ／Ｄ変換回路」の一例に相当する。

この構成において画素アレイＡＬは、画素Ｐ、Ｐ、Ｐ、…と、当該各画素Ｐがそれぞれ接続される列接続線Ｃ及び行接続線Ｒと、各行接続線Ｒを駆動する垂直走査部１０と、により構成されている。このとき画素アレイＡＬ自体の構成は、従来のイメージセンサにおける画素アレイの構成と同様である。そして各列接続線Ｃからは、垂直走査部１０により駆動される各画素Ｐが外光を受光することにより当該各画素Ｐにより生成されるアナログ信号Ｓaが、それぞれＡ／Ｄ変換器ＡＤＣに出力される。

これに対してＡ／Ｄ変換器ＡＤＣは、タイミング発生部１と、位相検出器２、２、２、…と、周波数検出器３、３、３、…と、上記列接続線Ｃのそれぞれに接続される列アンプ１１，１１、１１、…と、により構成されている。

この構成において各列アンプ１１，１１、１１、…は、それぞれが接続されている列接続線Ｃを介して出力される上記アナログ信号Ｓaに対して予め設定された増幅処理を施し、当該増幅されたアナログ信号Ｓaを、対応する位相検出器２、２、２、…の入力端子に出力する。一方タイミング発生部１は、アナログ信号Ｓaの上記デジタルデータへの変換に用いられる、予め設定されたサンプリング周期に基づくホールド信号Ｓhldを生成し、各位相検出器２及び各周波数検出器３にそれぞれ出力する。

そして各位相検出器２は、後ほど詳述する実施形態に係る直交発振器、エンコーダ、下位ビット用メモリ及び複数のラッチドコンパレータをそれぞれに備えて構成されている。このとき、上記直交発振器が本発明に係る「直交発振手段」の一例に相当し、上記各ラッチドコンパレータのそれぞれが本発明に係る「位相検出手段」の一例に相当し、上記エンコーダが本発明に係る「下位ビット生成手段」の一例に相当する。そして各位相検出器２は、上記ホールド信号Ｓhldに基づき、上記直交発振器における上記サンプリング周期のタイミングでの後述の位相状態を、それぞれに入力される上記アナログ信号Ｓaに対応した上記デジタルデータの下位ビットのデータ（下位ｎビット分のデータ）として信号処理部１４に出力する。これに加えて各位相検出器２は、それぞれに入力される上記アナログ信号Ｓaに対応した上記デジタルデータの上位ビットのデータを生成するためのカウント用のクロック信号ＣＫを生成し、それぞれに対応する各周波数検出器３に対してそれぞれ出力する。

他方各周波数検出器３は、後ほど詳述する実施形態に係る上位ビットカウンタ及び上位ビット用メモリをそれぞれに備えて構成されている。そして各周波数検出器３は、上記ホールド信号Ｓhldに基づき、上記アナログ信号Ｓaに対応した上記上位ビットのデータ（上位ｍビット分のデータ）を生成して信号処理部１４に出力する。

次に、実施形態に係る各位相検出器２の構成及び動作、並びに実施形態に係る各周波数検出器３の構成及び動作について、図２乃至図６を用いてそれぞれ説明する。ここで実施形態に係る位相検出器２ごとの構成及び動作は、それぞれに接続された列接続線Ｃを介して入力されてくるアナログ信号Ｓaの値が各列接続線Ｃに接続されている画素Ｐにおける受光状況により異なる点を除き、基本的には相互に同一である。また同様に、実施形態に係る周波数検出器３ごとの構成及び動作も基本的には相互に同一である。よって以下の説明では、一の位相検出部２及び一の周波数検出器３について、それぞれにその構成及び動作を説明する。更に以下の説明では、上記下位ビット数ｎが「３」である場合を例として説明する。
（Ａ）実施形態に係る位相検出器の構成及び動作について
先ず、実施形態に係る位相検出器２の構成及び動作について説明する。

図２に示すように、実施形態に係る位相検出器２は、アナログ信号Ｓaが入力される上記直交発振器２０と、四個（即ち、２^n-1個）の上記ラッチドコンパレータ２１と、上記エンコーダ２２と、上記下位ビット用メモリ２３と、を備えて構成されている。なお直交発振器２０は、一般にはＱＶＣＯ（Quadrature Voltage Controlled Oscillator）と称される場合もある。そして、各ラッチドコンパレータ２１とエンコーダ２２との組み合わせにより、下位ビットのデータを生成する位相検出動作を行う。ここで以下の説明において、図２に示す左端のラッチドコンパレータ２１を特に「第１のラッチドコンパレータ２１」と称し、図２左から二番目のラッチドコンパレータ２１を特に「第２のラッチドコンパレータ２１」と称し、図２左から三番目のラッチドコンパレータ２１を特に「第３のラッチドコンパレータ２１」と称し、図２に示す右端のラッチドコンパレータ２１を特に「第４のラッチドコンパレータ２１」と称する。

この構成において直交発振器２０は、入力される上記アナログ信号Ｓaの値に対応した周波数をそれぞれに有する周期性の連続波であり且つ上記下位ビットのビット数ｎに対応した数の出力信号であって、それぞれの位相が相互にπ／２^n-2ずつずれており且ついずれか二つの当該出力信号が相互に差動関係にある出力信号を生成する。そして、生成された出力信号のうちの二つずつの出力信号を、いずれかのラッチドコンパレータ２１に出力する。このとき上記アナログ信号Ｓaの値とは、具体的にはその電圧値又はその電流値のいずれかである。また、上記下位ビットのビット数ｎとの関係では、位相検出器２として合計２ⁿ個（２ⁿ通り）の位相状態の検出を行う必要があるため、直交発振器２０は、ラッチドコンパレータ２１において２ⁿ通りの大小関係の比較をするために必要な数の出力信号を出力する。より具体的に、実施形態において下位ビット数ｎが３の場合は、位相検出器２として都合八通り（即ち２³通り）の位相状態の検出を行うべく、図２に例示するように直交発振器２０は、第１サイン波出力信号Ｑ＋及び第２サイン波出力信号Ｑ−、並びに第１コサイン波出力信号Ｉ＋及び第２コサイン波出力信号Ｉ−の四つの出力信号を出力する。そして、第１サイン波出力信号Ｑ＋と第２サイン波出力信号Ｑ−とは相互に差動関係にあり、且つ相互にπの位相差を有する。また第１コサイン波出力信号Ｉ＋と第２コサイン波出力信号Ｉ−とも相互に差動関係にあり、且つ相互にπの位相差を有する。そして、第１サイン波出力信号Ｑ＋と第１コサイン波出力信号Ｉ＋とは相互にπ／２の位相差を有する。よってこれらにより、上記第１サイン波出力信号Ｑ＋、上記第２サイン波出力信号Ｑ−、上記第１コサイン波出力信号Ｉ＋及び上記第２コサイン波出力信号Ｉ−は、相互にπ／２の位相差を有することになる。なお以下の説明において、第１サイン波出力信号Ｑ＋、第２サイン波出力信号Ｑ−、第１コサイン波出力信号Ｉ＋及び第２コサイン波出力信号Ｉ−について共通の事項を説明する場合、これらを纏めて単に「第１サイン波出力信号Ｑ＋等」と称する。

次に、実施形態に係る直交発振器２０の回路構成について具体的に図３を用いて説明する。上記デジタルデータの下位ビットのビット数が３の場合、直交発振器２０は図３に示すように、上記アナログ信号Ｓaがそれぞれに入力される二つの差動反転増幅回路２０Ａ及び差動反転増幅回路２０Ｂの巡回接続により構成されている。このとき、差動反転増幅回路２０Ａ及び差動反転増幅回路２０Ｂは図３に示すように、アナログ信号Ｓaの電圧値又は電流値によりその回路応答が可変とされる。そして、差動反転増幅回路２０Ａの出力段から上記第１サイン波出力信号Ｑ＋及び上記第２サイン波出力信号Ｑ−が出力され、また差動反転増幅回路２０Ｂの出力段から上記第１コサイン波出力信号Ｉ＋及び上記第２コサイン波出力信号Ｉ−が出力される。この図３に示す回路構成により、上記第１サイン波出力信号Ｑ＋等の周波数がアナログ信号Ｓaの電圧値又は電流値により制御可能となり、且つ、上記第１サイン波出力信号Ｑ＋と上記第２サイン波出力信号Ｑ−とが相互にπの位相差を有し、上記第１コサイン波出力信号Ｉ＋と上記第２コサイン波出力信号Ｉ−とが相互にπの位相差を有し、更に上記第１サイン波出力信号Ｑ＋と上記第１コサイン波出力信号Ｉ＋とが相互にπ／２の位相差を有することになる。

そして、第１サイン波出力信号Ｑ＋等のうちいずれか二つの出力信号が、図２に例示するようにそれぞれ二つずつ、いずれかのラッチドコンパレータ２１に出力される。なお、いずれの二つの出力信号がいずれのラッチドコンパレータ２１に出力されるかは、Ａ／Ｄ変換器ＡＤＣの例えば設計又は製造時に、予め設定されている。そして図２に例示する場合は、上記第１サイン波出力信号Ｑ＋及び上記第２サイン波出力信号Ｑ−が組として第１のラッチドコンパレータ２１に出力され、上記第２サイン波出力信号Ｑ−及び上記第１コサイン波出力信号Ｉ＋が組として第２のラッチドコンパレータ２１に出力され、上記第１コサイン波出力信号Ｉ＋及び上記第２コサイン波出力信号Ｉ−が組として第３のラッチドコンパレータ２１に出力され、上記第１サイン波出力信号Ｑ＋及び上記第１コサイン波出力信号Ｉ＋が組として第４のラッチドコンパレータ２１に出力されるように、それぞれ設定されている。

次に、直交発振器２０のより具体的な回路構成について、図４を用いて説明する。先ず、上記アナログ信号Ｓaの電圧値に対応した周波数を有する第１サイン波出力信号Ｑ＋等を直交発振器２０が出力する場合について、図４（ａ）を用いて説明する。上記アナログ信号Ｓaの電圧Ｖinに対応した周波数を有する第１サイン波出力信号Ｑ＋等を直交発振器２０が出力する場合、その回路構成は、その入力端の電圧を上記電圧Vinとして、例えば電界効果型のトランジスタ２００乃至トランジスタ２１７が図４（ａ）に例示する構成で接続されたものとなる。そして、トランジスタ２１１のゲート端子の信号が上記第１サイン波出力信号Ｑ＋となり、トランジスタ２１２のゲート端子の信号が上記第２サイン波出力信号Ｑ−となり、トランジスタ２０９のゲート端子の信号が上記第１コサイン波出力信号Ｉ＋となり、トランジスタ２１０のゲート端子の信号が上記第２コサイン波出力信号Ｉ−となって、それぞれ各ラッチドコンパレータ２１に出力される。

次に、上記アナログ信号Ｓaの電流値に対応した周波数を有する第１サイン波出力信号Ｑ＋等を直交発振器２０が出力する場合について、図４（ｂ）を用いて説明する。上記アナログ信号Ｓaの電流Ｉinに対応した周波数を有する第１サイン波出力信号Ｑ＋等を直交発振器２０が出力する場合、その回路構成は、その入力端の電流を上記電流Ｉinとして、例えば電界効果型のトランジスタ２００乃至トランジスタ２１８が図４（ｂ）に例示する構成で接続されたものとなる。そして図４（ａ）に例示する場合と同様に、トランジスタ２１１のゲート端子の信号が上記第１サイン波出力信号Ｑ＋となり、トランジスタ２１２のゲート端子の信号が上記第２サイン波出力信号Ｑ−となり、トランジスタ２０９のゲート端子の信号が上記第１コサイン波出力信号Ｉ＋となり、トランジスタ２１０のゲート端子の信号が上記第２コサイン波出力信号Ｉ−となって、それぞれ各ラッチドコンパレータ２１に出力される。

以上説明したように、直交発振器２０が図３及び図４にそれぞれ例示される回路構成を備えることにより、後ほど詳述するように、差動反転増幅回路２０Ａ及び差動反転増幅回路２０Ｂの二段構成での発振出力でありながら、各ラッチドコンパレータ２１を用いた八位相分の識別が可能となる。また直交発振器２は図４にそれぞれ例示するように、差動反転増幅回路２０Ａ及び差動反転増幅回路２０Ｂに接続されるトランジスタ（例えば電流源用ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor））の電流値をゲート電圧により制御する（図４（ａ）に例示する場合）か、又はカレントミラー回路によりドレイン電流を制御する（図４（ｂ）に例示する場合）ことで、上記差動反転増幅回路２０Ａ及び差動反転増幅回路２０Ｂの応答特性を変化させて、アナログ信号Ｓaの電圧値又は電流値に対応した周波数を有する第１サイン波出力信号Ｑ＋等を出力する。

次に、上記ラッチドコンパレータ２１の回路構成について、より具体的に図５を用いて説明する。

実施形態に係る各ラッチドコンパレータ２１は上述したように、直交発振器２０からそれぞれに入力される二つの出力信号を上記ホールド信号Ｓhldにより示されるタイミングでラッチすると同時に、当該二つの出力信号間の大小比較を行い、その結果をエンコーダ２２に出力する。このためラッチドコンパレータ２１の回路構成は、例えば電界効果型のトランジスタ２２０乃至トランジスタ２３０が図５に例示する構成で接続されたものとなる。そして第１のラッチドコンパレータ２１の場合、トランジスタ２２０、トランジスタ２２５及びトランジスタ２３０それぞれのゲート端子に上記ホールド信号Ｓhldが入力され、トランジスタ２２８のゲート端子に上記第１サイン波出力信号Ｑ＋が入力され、トランジスタ２２９のゲート端子に上記第２サイン波出力信号Ｑ−が入力される。なお、第２のラッチドコンパレータ２１乃至第４のラッチドコンパレータ２１の回路構成は、直交発振器２０からそれぞれに入力される出力信号が異なる（図２参照）以外は、図５に例示する第１のラッチドコンパレータ２１の回路構成と同様である。そして、トランジスタ２２０及びトランジスタ２２５それぞれのドレイン端子から、上記大小比較の結果が大小比較結果ＯＵＴ＋及び大小比較結果ＯＵＴ−としてそれぞれエンコーダ２２に出力される。なお図２では、上記大小比較結果ＯＵＴ＋及び上記大小比較結果ＯＵＴ−を、各ラッチドコンパレータ２１からエンコーダ２２に至る一本の制御線で示している。

次に、直交発振器２０等を含む実施形態に係る位相検出部２の動作について、具体的に主として図６を用いて説明する。

先ず、実施形態に係る直交発振器２０の場合、それから出力される第１サイン波出力信号Ｑ＋等の周波数は、アナログ信号Ｓaの電圧値又は電流値に応じて、図６（ａ）に例示する特性を有する周波数となる。

そして、位相検出器２の各ラッチドコンパレータ２１及び下位ビット用メモリ２３に対して、共通の上記ホールド信号Ｓhld（図１及び図２参照）が上記サンプリング周期ごとにクロック信号としてそれぞれ入力されると、これを基準として、直交発振器２０から出力された第１サイン波出力信号Ｑ＋等から選択された二つの出力信号（図２参照）が、各ラッチドコンパレータ２１に出力される。そして各ラッチドコンパレータ２１は、いずれか二つの出力信号をラッチすると同時に当該二つの出力信号間の大小を比較してその結果を増幅し、その比較結果をエンコーダ２２に出力する。この大小の比較により、結果的に、二つの出力信号間の位相状態が、その大小に応じて“１”又は“０”へ二値化される（図６（ｂ）及び図６（ｃ）参照）。

より具体的に直交発振器２０は図６（ｂ）に例示するように、発振時の一周期に、位相が相互に直交する（即ち位相が相互にπ／２だけずれた）差動出力として上記第１サイン波出力信号Ｑ＋等を出力し、図２に例示する二つの出力信号ごとにラッチドコンパレータ２１に出力する。そして各ラッチドコンパレータ２１は、ホールド信号Ｓhldにより示されるサンプリング周期ごとに、上記第１サイン波出力信号Ｑ＋等のうち二つの出力信号をラッチ（ホールド）してその大小の比較をした後のち増幅し、エンコーダ２２に出力する。この各ラッチドコンパレータ２１の動作により、当該二つの出力信号の大小比較の結果に基づいた二値化（即ち、二つの出力信号の一方が他方より大きければ“１”、小さければ“０”とされる二値化）がそれぞれ行われる。

これらによりエンコーダ２２は、当該大小比較の結果（即ち二値化の結果）に基づき、上記第１サイン波出力信号Ｑ＋等についての位相情報を確定する。そしてエンコーダ２２は、当該確定結果を、ホールド信号Ｓhldにより示されるタイミングで、上記下位ビットの３ビットのデジタルデータとして下位ビット用メモリ２３を介して信号処理部１４に出力する。

ここで、各位相検出器２における上述した下位ビットのデジタルデータの生成動作について、図６（ｂ）及び図６（ｃ）を用いてより具体的に説明する。

各位相検出器２においては上述したように、図６（ｂ）に例示される第１サイン波出力信号Ｑ＋等における八通りの位相状態を検出するため、当該第１サイン波出力信号Ｑ＋等から二つの出力信号を選択し、各ラッチドコンパレータ２１によりそれらの大小関係を二値化し、エンコーダ２２を用いて上記下位ビットのデジタルデータとして出力する。このとき実施形態に係る位相検出器２では、例えば図６（ｃ）に例示するように、第１サイン波出力信号Ｑ＋等の位相状態“０”として、（“第１サイン波出力信号Ｑ＋”＞“第２サイン波出力信号Ｑ−”）、且つ（“第１コサイン波出力信号Ｉ＋”＞“第２サイン波出力信号Ｑ−”）、且つ（“第１コサイン波出力信号Ｉ＋”＞“第２コサイン波出力信号Ｉ−”）、且つ（“第１コサイン波出力信号Ｉ＋”＞“第１サイン波出力信号Ｑ＋”）のとき、エンコーダ２２は下位ビットのデジタルデータとしてデジタル値“０００”を信号処理部１４に出力する。

以下同様に、説明の簡略化のために第１サイン波出力信号Ｑ＋を単に「Ｑ＋」と、第２サイン波出力信号Ｑ−を単に「Ｑ−」と、第１コサイン波出力信号Ｉ＋を単に「Ｉ＋」と、第２コサイン波出力信号Ｉ−を単に「Ｉ−」と、それぞれ表すとすると、図６（ｂ）及び図６（ｃ）に例示するように、第１サイン波出力信号Ｑ＋等の位相状態“１”として、（“Ｑ＋”＞“Ｑ−”）、且つ（“Ｉ＋”＞“Ｑ−”）、且つ（“Ｉ＋”＞“Ｉ−”）、且つ（“Ｉ＋”＜“Ｑ＋”）のとき、エンコーダ２２はデジタル値“００１”を信号処理部１４に出力する。また、第１サイン波出力信号Ｑ＋等の位相状態“２”として、（“Ｑ＋”＞“Ｑ−”）、且つ（“Ｉ＋”＞“Ｑ−”）、且つ（“Ｉ＋”＜“Ｉ−”）、且つ（“Ｉ＋”＜“Ｑ＋”）のとき、同様にエンコーダ２２はデジタル値“０１０”を信号処理部１４に出力する。更に、第１サイン波出力信号Ｑ＋等の位相状態“３”として、（“Ｑ＋”＞“Ｑ−”）、且つ（“Ｉ＋”＜“Ｑ−”）、且つ（“Ｉ＋”＜“Ｉ−”）、且つ（“Ｉ＋”＜“Ｑ＋”）のとき、同様にエンコーダ２２はデジタル値“０１１”を信号処理部１４に出力する。更にまた、第１サイン波出力信号Ｑ＋等の位相状態“４”として、（“Ｑ＋”＜“Ｑ−”）、且つ（“Ｉ＋”＜“Ｑ−”）、且つ（“Ｉ＋” ＜“Ｉ−”）、且つ（“Ｉ＋”＜“Ｑ＋”）のとき、同様にエンコーダ２２はデジタル値“１００”を信号処理部１４に出力する。また、第１サイン波出力信号Ｑ＋等の位相状態“５”として、（“Ｑ＋”＜“Ｑ−”）、且つ（“Ｉ＋”＜“Ｑ−”）、且つ（“Ｉ＋” ＜“Ｉ−”）、且つ（“Ｉ＋”＞“Ｑ＋”）のとき、同様にエンコーダ２２はデジタル値“１０１”を信号処理部１４に出力する。更に、第１サイン波出力信号Ｑ＋等の位相状態“６”として、（“Ｑ＋”＜“Ｑ−”）、且つ（“Ｉ＋”＜“Ｑ−”）、且つ（“Ｉ＋”＞“Ｉ−”）、且つ（“Ｉ＋”＞“Ｑ＋”）のとき、同様にエンコーダ２２はデジタル値“１１０”を信号処理部１４に出力する。最後に、第１サイン波出力信号Ｑ＋等の位相状態“７”として、（“Ｑ＋”＜“Ｑ−”）、且つ（“Ｉ＋”＞“Ｑ−”）、且つ（“Ｉ＋”＞“Ｉ−”）、且つ（“Ｉ＋”＞“Ｑ＋”）のとき、同様にエンコーダ２２はデジタル値“１１１”を信号処理部１４に出力する。なお、第１サイン波出力信号Ｑ＋等間の位相状態と対応するデジタル値との関係は、エンコーダ２２の設計又は回路構成等により変更し得る。

なお、上記デジタルデータの下位ビットに対応するラッチドコンパレータ２１の数については、上述のように八位相分を判断する場合、一つのラッチドコンパレータ２１の出力は、図６（ｃ）から明らかなように、上記八位相のうち連続する四つが“１”、連続する四つが“０”なる関係の繰り返しとなる。このため、図６（ｃ）を「行」で見て八位相を判別してデジタル値を生成するためには、例として、最低でも図６（ｃ）を「列」で見た場合の四つのパターンが必要（換言すれば、ラッチドコンパレータ２１として四つ必要）であることにある。
（Ｂ）実施形態に係る周波数検出器の構成及び動作並びに信号処理部の動作について
次に、実施形態に係る周波数検出器３の構成及び動作、並びにこれに伴う信号処理部１４の動作について、図１、図２及び図７を用いて説明する。なお以下の説明においては、上記上位ビットが８ビットである場合（即ちｍ＝８の場合）について説明する。

上述したように各周波数検出器３はそれぞれ、上位ビットカウンタ３１及び上位ビット用メモリ３２を備えて構成されている（図２参照）。

そして上位ビットカウンタ３１には、対応する位相検出器２の直交発振器２０から上記第１サイン波出力信号Ｑ＋等のうちの差動出力である第１サイン波出力信号Ｑ＋及び第２サイン波出力信号Ｑ−、或いは、単相出力としての第１サイン波出力信号Ｑ＋又は第２サイン波出力信号Ｑ−のいずれかが、上記カウント用のクロック信号ＣＫとして入力される。これにより上位ビットカウンタ３１は、上記デジタルデータにおける各上位ビット（ｍビット）について、上記クロック信号ＣＫをカウントしたカウント結果であるカウント信号ＣＴを生成し、上位ビットごとに上位ビット用メモリ３２に出力する。

ここで上述したように直交発振器２０は、画素Ｐにおける受光強度に基づいて列接続線Ｃから出力されてくるアナログ値Ｓaの電圧値又は電流値により、その発振周波数が制御される。そのため、ホールド信号Ｓhldに対応した一定のサンプリング周期において上位ビットカウンタ３１によりカウントされるカウント値は、当該アナログ値Ｓaに対応した周波数に準じたカウント値となる。より具体的に例えば、直交発振器２０としての発振周波数が１００メガヘルツで、ホールド信号Ｓhldに対応したサンプリング周波数が１メガヘルツであれば、上位ビットカウンタ３１におけるカウント数は“１００”となる。

一方上位ビット用メモリ２は図７に示すように、上記ホールド信号Ｓhldに基づいて上位ビットごとの上記カウント信号ＣＴをそれぞれラッチするｍ個のフリップフロップ回路３２₁乃至フリップフロップ回路３２_mにより構成されている。なお図７においては、上位ビット（ｍビット）ごとの上記カウント信号ＣＴを、符号「ＣＴ１」、符号「ＣＴ２」、符号「ＣＴ３」、符号「ＣＴ４」、符号「ＣＴ５」及び符号「ＣＴｍ」により示している。

ここで、フリップフロップ回路３２₁乃至フリップフロップ回路３２_mはいずれもＤ型のフリップフロップ回路であり、図示しないＤ型のラッチ回路をそれぞれ二つ備えて構成されている。また、フリップフロップ回路３２₁乃至フリップフロップ回路３２_mそれぞれは、データ入力端子（Ｄ端子）及びデータ出力端子（Ｑ端子）と、上記ホールド信号Ｓhldがクロック信号として入力されるクロック入力端子（ｃｋ端子）と、を有する。そして上位ビットカウンタ３１からの上位ビットごとのカウント信号ＣＴは、それぞれ対応するフリップフロップ回路３２₁乃至フリップフロップ回路３２_mのＤ端子に入力されている。これにより、フリップフロップ回路３２₁が上位ビットにおける第１ビットに対応するカウント信号ＣＴ₁をホールド信号Ｓhldに基づいてラッチし、フリップフロップ回路３２₂が上位ビットにおける第２ビットに対応するカウント信号ＣＴ₂をホールド信号Ｓhldに基づいてラッチする。以下同様に、フリップフロップ回路３２₃乃至フリップフロップ回路３２_mが、上位ビットごとに対応するカウント信号ＣＴを順次ラッチする。そして各ラッチ結果は、各列接続線Ｃからのアナログ信号Ｓaに対応するデジタルデータの上位ビットを構成するビットごとのラッチ結果（即ち上位ビットのデジタルデータの値）として、フリップフロップ回路３２₁乃至フリップフロップ回路３２_mのデータ出力端子から信号処理部１４にそれぞれ出力される。

そして、各位相検出器２から上記デジタルデータの下位ビットのデータが出力され、また各周波数検出器３から上記デジタルデータの上位ビットのデータが出力された信号処理部１４は、列接続線Ｃごとに対応した上記下位ビット及び上記上位ビットそれぞれを纏めて上記デジタルデータとして取得し、当該デジタルデータに基づいて上記既定の信号処理を実行する。

以上説明したように、実施形態に係る直交発振器２０を含むＡ／Ｄ変換器ＡＤＣの動作によれば、それぞれが周期性を有する連続波であり且つデジタルデータの下位ビットのビット数に対応した数の出力信号であって、位相が相互にπ／２^n-2ずつずれており且ついずれか二つの当該出力信号が相互に差動関係にある第１サイン波出力信号Ｑ＋等の中から選択された二つの出力信号間の大小関係を、外部からのホールド信号Ｓhldを基準としてそれぞれラッチすることにより、選択された出力信号間の位相比較状態をそれぞれ検出する。そして、当該検出された位相比較状態をエンコードしてデジタルデータの下位ビットを生成する。一方、上記出力信号のいずれかをクロック信号ＣＫとして生成された各カウント信号ＣＴをホールド信号Ｓhldに基づいてそれぞれラッチしてデジタルデータの上位ビットを生成する。よって、直交発振器２０からの第１サイン波出力信号Ｑ＋等間の位相比較状態の検出結果に基づいてデジタルデータの下位ビットを生成すると共に、第１サイン波出力信号Ｑ＋等のいずれかを用いてデジタルデータの上位ビットを生成するので、回路規模を肥大させることなく位相検出精度を向上させ、且つデジタル雑音を抑制することができる。

より具体的には、第１サイン波出力信号Ｑ＋等における遷移過程のアナログ値を位相検出に利用できるので、デジタル論理回路としての遅延素子を用いた従来の発振器より、段数が少ない回路で（即ち回路規模を肥大化させることなく）、一周期の位相状態を細かく識別できる。また上記段数が少ないため、下位ビットの量子化誤差の偏差（バラツキ）を少なくすることができ、更に上記デジタル論理回路としての遅延素子による出力信号に基づく雑音発生と比較して、アナログ回路による差動出力により雑音発生を抑制することができる。従って、回路規模を増大させることなく、位相検出精度を向上させ、量子化バラツキと雑音発生を抑制することができる。

また、直交発振器２０からの各出力信号の周波数がアナログ信号Ｓaの値（具体的には、その電圧値又は電流値）により制御され、ホールド信号Ｓhldが外部からのサンプリング周期に従ったホールド信号である場合には、アナログ信号Ｓaをより正確にデジタルデータに変換することができる。

更に、上位ビットカウンタ３１が、直交発振器２０からの出力信号のいずれか一つをクロック信号ＣＫとしてカウント信号ＣＴを生成する場合には、デジタルデータにおける上位ビットと下位ビットを整合させて変換精度を更に向上させることができる。

更にまた、デジタルデータの下位ビットが３ビットであり、直交発振器２０が差動反転増幅回路２０Ａ及び差動反転増幅回路２０Ｂの巡回接続により構成され、差動反転増幅回路２０Ａ及び差動反転増幅回路２０Ｂの出力段から上記第１サイン波出力信号Ｑ＋等がそれぞれ出力されるので、回路規模をより小さくすることができる。このとき、直交発振器２０が差動反転増幅回路２０Ａ及び差動反転増幅回路２０Ｂを用いて構成されるため、差動出力を行う信号電流がそれぞれ打ち消しあい、雑音の発生を更に抑制することができる。

なお実施形態に係るＡ／Ｄ変換器ＡＤＣについては、エンコーダ２２の部分に本願の発明者らによる特願２０１５−６４９８４号の内容を適用し、更に、上位ビット用メモリ３２及び下位ビット用メモリ２３におけるラッチ処理の部分に本願の発明者らによる特願２０１５−０９３０７３の内容を適用することで、より高精度なＡ／Ｄ変換が可能となることを、当該発明者らは確認している。
（ＩＩ）変形形態
次に、本発明に係る変形形態について、図８及び図９を用いて説明する。なお、図８は変形形態に係るＡ／Ｄ変換器を含むイメージセンサの概要構成を示すブロック図等であり、図９は変形形態に係る位相検出器及び周波数検出器それぞれの細部構成を示すブロック図である。また、図８及び図９においては、実施形態に係るイメージセンサ１００及びＡ／Ｄ変換器ＡＤＣと同様の部材については、同様の部材番号を付して細部の説明を省略する。

上述した実施形態に係るＡ／Ｄ変換器ＡＤＣでは、実施形態に係る画素アレイＡＬから列接続線Ｃごとに出力されてくるアナログ信号Ｓaに基づいて、Ａ／Ｄ変換器ＡＤＣの位相検出部２を構成する直交発振器２０の発振周波数（換言すれば、上記第１サイン波出力信号Ｑ＋等の周波数）が制御された。これに対して以下に説明する変形形態に係るイメージセンサのＡ／Ｄ変換器では、それに含まれる直交発振器の発振周波数は一定とされ、当該一定の周波数を有する第１サイン波出力信号Ｑ＋等を用いて、列接続線Ｃごとの位相検出器において必要な位相検出を行う。このとき変形形態に係る直交発振器は、いわゆるシングルスロープＡ／Ｄ変換器を高速化するＴＤＣ（TＩme to DＩgＩtal Convertor（時間量子化器））として機能する。

即ち図８（ａ）に示すように、変形形態に係るイメージセンサ１１０は、実施形態に係るイメージセンサ１００と同様の画素アレイＡＬと、当該画素アレイＡＬから出力されてくるアナログ信号Ｓaをデジタル化し、当該アナログ信号Ｓaに対応するデジタルデータを出力する変形形態に係るＡ／Ｄ変換器ＡＤＣ２と、信号処理部１４と、を備えて構成されている。

そして変形形態に係るＡ／Ｄ変換器ＡＤＣ２は、画素アレイＡＬの列接続線Ｃのそれぞれに接続される列アンプ１１，１１、１１、…、比較器１２、１２、１２、…、位相検出器４、４、４、…及び上位ビット用メモリ３２、３２、３２、…と、各列接続線Ｃに共通の上位ビットカウンタ３１、変形形態に係る直交発振器２０−１及びランプ信号発生回路１３と、により構成されている。なお、上述したように上位ビットカウンタ３１が各列接続線Ｃに対して共通とされているため、変形形態に係るＡ／Ｄ変換器ＡＤＣ２は、実施形態に係る周波数検出器３を備えていない。また変形形態に係るＡ／Ｄ変換器ＡＤＣ２は、実施形態に係るタイミング発生部１も備えていない。更に、変形形態に係る直交発振器２０−１は、基本的には実施形態に係る直交発振器２０と同様の回路構成を備えるが、直交発振器２０−１に対してアナログ信号Ｓaは入力されず、上述したようにその発振周波数は一定とされている。

この構成において各列アンプ１１，１１、１１、…は、それぞれが接続されている列接続線Ｃを介して出力されるアナログ信号Ｓaに対して予め設定された実施形態の場合と同様の増幅処理を施し、当該増幅されたアナログ信号Ｓaを、対応する比較器１２、１２、１２、…の一方の入力端子に出力する。一方ランプ信号発生回路１３は、例えば時間の経過に伴ってその値が一次関数的に減少するノコギリ波形状のランプ信号Ｓrを生成し、各比較器１２、１２、１２、…の他方の入力端子に出力する。

これらにより各比較器１２、１２、１２、…は、各々入力される上記ランプ信号Ｓrの値と上記アナログ信号Ｓaの値とをそれぞれ比較して、変形形態に係るホールド信号Ｓhld2を出力する。このとき各比較器１２、１２、１２、…は図８（ｂ）に例示するように、入力されるランプ信号Ｓr（図８（ｂ）破線参照）の値がそのランプ信号Ｓrと同時に入力されるアナログ信号Ｓaの値と等しくなるタイミングまで状態「１」を維持し、当該タイミング以降状態「０」を維持する上記ホールド信号Ｓhld2を生成し、対応する位相検出器４及び上位ビット用メモリ３２にそれぞれ出力する（図８参照）。この構成により、変形形態に係るホールド信号Ｓhld2は、それが状態「１」である時間Ｔ（図１（ｂ）参照）がアナログ信号Ｓaの値に対応した時間であるホールド信号となる。

一方、変形形態に係る位相検出器４は図９に示すように、実施形態に係る位相検出器２から直交発振器２０を取り出して変形形態に係る直交発振器２０−１とした構成を備えている。

そして、上記ＴＤＣとして機能し且つ各位相検出器４に対して外付けとされている直交発振器２０−１は、周波数が予め設定された一定の値である上記第１サイン波出力信号Ｑ＋等を各位相検出器４にそれぞれ出力する。

以上の構成において各位相検出器４の各ラッチドコンパレータ２１は、それぞれ、直交発振器２０−１からの上記第１サイン波出力信号Ｑ＋等を用い、実施形態に係るホールド信号Ｓhldを変形形態に係るホールド信号Ｓhld2に置き換えて、実施形態に係る各位相検出器２と同様の動作を実行し、各列接続線Ｃ（換言すれば、当該列接続線Ｃから出力されるアナログ信号Ｓa）に対応したデジタルデータの下位ビットのデータを生成して信号処理部１４に出力する。

これに対して、実施形態に係る直交発振器２０と同様にして直交発振器２０−１から出力されるクロック信号ＣＫは、各上位ビット用メモリ３２に共通の上位ビットカウンタ３１に出力される。これにより上位ビットカウンタ３１は、上位ビットごとのカウント信号ＣＴを各上位ビット用メモリ３２に出力する。そして各上ビット用メモリ３２は、上位ビットカウンタ３１からの上位ビットごとのカウント信号ＣＴを用い、実施形態に係るホールド信号Ｓhldを変形形態に係るホールド信号Ｓhld2に置き換えて、実施形態に係る各上位ビット用メモリ３２と同様の動作を実行し、各列接続線Ｃに対応したデジタルデータの上位ビットのデータを生成して信号処理部１４に出力する。

これらにより信号処理部１４は、列接続線Ｃごとに対応した上記下位ビット及び上記上位ビットそれぞれを纏めて上記デジタルデータとして取得し、当該デジタルデータに基づいて上記既定の信号処理を実行する。

以上説明したように、変形形態に係る直交発振器２０−１を含むＡ／Ｄ変換器ＡＤＣ２の動作によれば、実施形態に係るＡ／Ｄ変換器ＡＤＣの動作と同様に、直交発振器２０−１からの第１サイン波出力信号Ｑ＋等間の位相比較状態の検出結果に基づいてデジタルデータの下位ビットを生成すると共に、第１サイン波出力信号Ｑ＋等のいずれかを用いてデジタルデータの上位ビットを生成するので、回路規模を肥大させることなく位相検出精度を向上させ、且つデジタル雑音を抑制することができる。

また、直交発振器２０−１からの各出力信号の周波数が一定であり、且つホールド信号Ｓhld2がアナログ信号Ｓaの値に対応したホールド信号であるので、アナログ信号Ｓaを正確にデジタルデータに変換することができる。

なお他の変形形態として、上述した実施形態及び変形形態に加えて、ホールド信号Ｓhld（実施形態の場合）又はホールド信号Ｓhld2（変形形態の場合）に対応した異なるタイミングそれぞれにおける位相比較状態のエンコード結果の「差分」を上記デジタルデータの下位ビットのデータとし、当該異なるタイミングそれぞれにおける各カウント信号ＣＴのラッチ結果の「差分」を上記デジタルデータの上位ビットのデータとして信号処理部１４に出力するように構成してもよい。即ち、アナログ信号Ｓaの時間的な変化を連続して読み出しつつデジタルデータに変換することを考えると、実施形態に係るイメージセンサ１００又は変形形態に係るイメージセンサ１１０の場合、例えばそのリセット時のアナログ信号Ｓaと、外光受光時のアナログ信号Ｓaと、が、一サンプリングタイミングごとに順次出力されてくる。このとき、特定のサンプリングタイミングのデジタルデータの出力（即ちオフセット雑音を含む、外光受光時のアナログ信号Ｓaに相当）と一サンプリングタイミング前のデジタルデータ出力（即ちオフセット雑音を含む、リセット時のアナログ信号Ｓaに相当）の差を演算して出力することで、結果的に上記オフセット雑音を含まない状態で、受光したアナログ信号Ｓaにより正確に対応したデジタルデータが得られる。このような他の変形形態に係る構成によれば、より高精度にアナログ信号Ｓaをデジタルデータに変換することができる。

また上述した実施形態又は変形形態において、例えばデジタルデータの下位ビットを４ビットとする場合、各出力信号の位相差がπ／４（＝π／２²）となるように、直交発振器２０又は直交発振器２０−１内の差動反転増幅回路の段数を四段とすればよい。更に同様の場合に、一の位相検出器２（実施形態の場合）又は一の位相検出器４（変形形態の場合）に備えられるラッチドコンパレータ２１の数も八つ（＝２³）とすればよい。このように本発明は、下位ビット数ｎを２以上のどのような数とする場合でも適用可能である。

以上それぞれ説明したように、本発明はＡ／Ｄ変換器の分野に利用することが可能であり、特に回路面積の増大や雑音発生の防止を目的としたＡ／Ｄ変換器の分野に適用すれば特に顕著な効果が得られる。

１ タイミング発生部
２、４ 位相検出器
３ 周波数検出器
１０ 垂直走査部
１１ 列アンプ
１２ 比較器
１３ ランプ信号発生回路
１４ 信号処理部
２０、２０−１ 直交発振器
２０Ａ、２０Ｂ 差動反転増幅回路
２１ ラッチドコンパレータ
２２ エンコーダ
２３ 下位ビット用メモリ
３１ 上位ビットカウンタ
３２ 上位ビット用メモリ
３２₁、３２₂、３２₃、３２₄、３２₅、３２_m フリップフロップ回路
１００、１１０ イメージセンサ
２００、２０１、２０２、２０３、２０４、２０５、２０６、２０７、２０８、２０９、２１０、２１１、２１２、２１３、２１４、２１５、２１６、２１７、２１８、２２０、２２１、２２２、２２３、２２４、２２５、２２６、２２７、２２８、２２９、２３０ トランジスタ
Ｑ＋ 第１サイン波出力信号
Ｑ− 第２サイン波出力信号
Ｉ＋ 第１コサイン波出力信号
Ｉ− 第２コサイン波出力信号
ＡＬ 画素アレイ
ＡＤＣ、ＡＤＣ２ Ａ／Ｄ変換器
Ｃ 列接続線
Ｒ 行接続線
Ｐ 画素
ＣＫ クロック信号
ＣＴ、ＣＴ１、ＣＴ２、ＣＴ３、ＣＴ４、ＣＴ５、ＣＴｍ カウント信号
ＯＵＴ＋、ＯＵＴ− 大小比較結果
Ｓa アナログ信号
Ｓr ランプ信号
Ｓhld、Ｓhld2 ホールド信号

Claims (7)

1. アナログ信号をデジタルデータに変換するＡ／Ｄ（Analog/Digital）変換回路において、
   前記デジタルデータは、上位ビットと、ｎビット（ｎは２以上の自然数）の下位ビットと、とからなり、
   それぞれが周期性を有する連続波であり且つ前記ｎに対応した数の出力信号であって、位相が相互にπ／２^n-2ずつずれており且ついずれか二つの当該出力信号が相互に差動関係にある出力信号を出力する直交発振手段と、
   各前記出力された出力信号からそれぞれ選択された二つの当該出力信号間の大小関係を、外部からのホールド信号を基準としてそれぞれラッチすることにより、当該選択された出力信号間の位相比較状態をそれぞれ検出する２^n-1個の位相検出手段と、
   各前記検出された位相比較状態をエンコードし、前記下位ビットのデータを生成する下位ビット生成手段と、
   前記出力信号のいずれかをクロック信号として、前記上位ビットをそれぞれカウントするためのカウント信号を生成する上位ビットカウンタと、
   前記ホールド信号に基づいて、前記生成された各カウント信号をそれぞれラッチする上位ビット用メモリと、
   を備えることを特徴とするＡ／Ｄ変換回路。
2. 請求項１に記載のＡ／Ｄ変換回路において、
   各前記出力信号の周波数が前記アナログ信号の値により制御され、
   前記ホールド信号が外部からのサンプリング周期に従ったホールド信号であることを特徴とするＡ／Ｄ変換回路。
3. 請求項１に記載のＡ／Ｄ変換回路において、
   各前記出力信号の周波数が一定であり、
   前記ホールド信号が前記アナログ信号の値に対応したホールド信号であることを特徴とするＡ／Ｄ変換回路。
4. 請求項１から請求項３のいずれか一項に記載のＡ／Ｄ変換回路において、
   前記上位ビットカウンタは、前記出力信号のいずれか一つを前記クロック信号として前記カウント信号を生成することを特徴とするＡ／Ｄ変換回路。
5. 請求項１から請求項４のいずれか一項に記載のＡ／Ｄ変換回路において、
   前記ｎが３であり、
   前記直交発振手段は、二つの差動反転増幅回路の巡回接続により構成されており、
   各前記差動反転増幅回路の出力段から、相互に差動関係にあり且つ相互にπの位相差を有する二つの前記出力信号がそれぞれ出力されることを特徴とするＡ／Ｄ変換回路。
6. 請求項１から請求項５のいずれか一項に記載のＡ／Ｄ変換回路において、
   前記下位ビット生成手段は、前記ホールド信号に対応した異なるタイミングそれぞれにおける前記位相比較状態のエンコード結果の差分を前記下位ビットのデータとし、
   前記上位ビット用メモリは、前記異なるタイミングそれぞれにおける各前記カウント信号のラッチ結果の差分を前記上位ビットのデータとすることを特徴とするＡ／Ｄ変換回路。
7. 直交発振手段及び複数の位相検出手段を含んでアナログ信号をデジタルデータに変換するＡ／Ｄ変換回路において実行されるＡ／Ｄ変換方法であって、
   前記デジタルデータは、上位ビットと、ｎビット（ｎは２以上の自然数）の下位ビットと、とからなり、
   それぞれが周期性を有する連続波であり且つ前記ｎに対応した数の出力信号であって、位相が相互にπ／２^n-2ずつずれており且ついずれか二つの当該出力信号が相互に差動関係にある出力信号を、前記直交発振手段から出力する出力工程と、
   各前記出力された出力信号からそれぞれ選択された二つの当該出力信号間の大小関係を、外部からのホールド信号を基準としてそれぞれラッチすることにより、当該選択された出力信号間の位相比較状態を２^n-1個の前記位相検出手段によりそれぞれ検出する位相検出工程と、
   前記位相検出工程において各前記検出された位相比較状態をエンコードし、前記下位ビットのデータを生成する下位ビット生成工程と、
   前記出力信号のいずれかをクロック信号として、前記上位ビットをそれぞれカウントするためのカウント信号を生成するカウント信号生成工程と、
   前記ホールド信号に基づいて、前記生成された各カウント信号をそれぞれラッチする上位ビットラッチ工程と、
   を含むことを特徴とするＡ／Ｄ変換方法。