CN102082573A

CN102082573A - 模数转换电路和方法

Info

Publication number: CN102082573A
Application number: CN2010105682297A
Authority: CN
Inventors: 罗伯特·H·M·范费尔德温
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2009-11-30
Filing date: 2010-11-29
Publication date: 2011-06-01
Also published as: US20110128176A1; US8269660B2; EP2330744A1

Abstract

公开了一种用于将模拟输入信号(100)转换为数字码(b₁-b_N)的电路，包括：延迟电路(230)，用于根据模拟输入信号值，生成具有延迟的周期性信号(CLK)；以及量化级(205)，用于将延迟的周期性信号(232)转换为数字码。该电路将模拟电压或电流转换到时间域中，因此有助于以亚微米技术特别是CMOS技术实现高速模数转换器。还公开了一种将模拟输入信号(100)转换为数字码(b₁-b_N)的方法。

Description

模数转换电路和方法

技术领域

本发明涉及一种用于将模拟输入信号转换为数字码的电路。

本发明进一步涉及一种将模拟输入信号转换为数字码的方法。

背景技术

模数转换器(ADC)构成了众多包括数字信号处理器(DSP)的电子设备的整体部分，在ADC中模拟输入信号被(下)转换为数字信号以便进行进一步处理。这种电子设备的示例包括视频处理设备、移动通信设备等。

许多这种设备需要模拟输入信号的高速转换，例如对视频进行流处理的情况。高速ADC的一个公知示例是闪速ADC，在图1中示意性示出了闪速ADC。图1中的N位闪速ADC具有模拟输入100，模拟输入100被馈送至2^N-1个比较器120的各个输入，比较器120在其另一输入上进一步接收由连接在上参考电压112与下参考电压114之间的电阻分压器或电压梯(ladder)100生成的参考电压。典型地对比较器120提供时钟，以在给点时间点，即在时钟信号边沿，对模拟输入进行采样。这也被称作ADC的采样速率。

每一比较器的参考电压比紧随其后的比较器的参考电压高一个最低有效位(LSB)。每一比较器在其模拟输入电压高于所施加的参考电压时产生“1”。否则，比较器输出为“0”。因此，如果模拟输入在参考电压v₄和v₅之间，比较器120(1)直至120(4)包括120(4)产生“1”，其他比较器产生“0”。

编码成从1变为0的点是输入信号变得小于相应比较器参考电压电平的点。这被称作温度计码编码。温度计码通过解码器140被解码为适当的数字位模式(bit pattern)150。

比较器120可以形成宽带低增益级的级联。这些级是低增益的，因为在高采样频率下，难以同时实现宽带宽和高增益。比较器120针对低电压偏移来设计，使得每一比较器的输入偏移远小于闪速ADC的最低有效位(LSB)。这减小了偏移可能错误的触发比较器120从而得到并不代表温度计码的数字输出码的风险。可以使用再生锁存器130来存储按时钟定时的比较器结果。

然而，电子电路如DSP的持续小型化使得日益难以在现代IC技术中实现闪速ADC，这是因为闪速ADC需要相对大的面积。例如，闪速ADC使用面积密集的参考电压梯110来生成准确的参考电压，并需要2^N-1个比较器来实现N位ADC，这实际上将ADC限制在8位的上限。

另外，比较器120的偏移必须减小，这是因为新的亚微米技术中电源电压减小，导致LSB电压的幅度减小。偏移使比较器120的判决电平移动，这使得闪速ADC具有非线性振幅量化传输函数。在两个连续比较器具有大于0.5LSB的相反偏移的实际情况下，闪速ADC失去其单调性。

比较器120的偏移可以按两种方式来减小。首先，输入对的面积可以增加。增加比较器120的输入对的面积增加了他们的匹配，并减小了比较器判决电平的扩展。然而，面积增加是不希望的。此外，这种面积增加减小了比较器120的速度，因此与闪速ADC的高速要求矛盾。

作为备选，可以使用偏移校准技术。然而，其代价是闪速ADC的设计复杂度大大增加，这增加了设计时间和风险并因此增加了ADC的成本。

发明内容

本发明旨在提供一种能够以成本有效方式集成到亚微米技术中的高速ADC。

本发明还旨在提供一种用于以成本有效方式将模拟输入信号转换为数字码的方法。

根据第一方面，提供了一种用于将模拟输入信号转换为数字码的电路，包括：延迟电路，用于根据模拟输入信号值，生成具有延迟的周期性信号；以及量化级，用于将延迟的周期性信号转换为数字码。

本发明基于如下认识：在诸如数字CMOS技术之类的高速应用中，模拟信号值可以用来控制周期性信号如时钟信号的延迟量。换言之，本发明基于将模拟电压或电流转换到时间域中，而非如现有技术闪速ADC(使用电阻器电压梯来生成不同电压)中那样转换到电压域中。通过在数字域中捕获该延迟量，可以将延迟变换为数字码如温度计码。这种方法例如具有如下优点：实现了小得多的ADC，因为不再需要使用占用面积的电阻器电压梯。

优选地，电路进一步包括：解码级，用于将数字码解码为位模式，例如二进制编码。

在实施例中，量化级包括：另一延迟电路，用于接收与所述周期性信号具有已知相位关系的另一周期性信号作为输入，且包括多个串联连接的延迟级，每一延迟级用于产生所述另一周期性信号的递增延迟版本；以及捕获电路，具有对延迟的周期性信号进行响应的多个捕获级，每一捕获级被设置为接收所述另一周期性信号的所述递增延迟版本中相应一个。

模拟信号对周期性信号导致的延迟可以通过提供与该周期性信号具有已知相位关系的另一周期性信号来予以量化，例如可以是由相同时钟或者具有已知相位关系的不同时钟所提供的两个时钟信号。另一周期性信号的延迟实例的生成使得可以确定数字码。这是因为捕获级在由延迟后的周期性信号触发时，获取延迟级状态的快照即采样，并因此表示出有多少个延迟级已经生成了另一周期性信号的延迟版本，这等于数字码，因为延迟级要么已经生成要么尚未生成另一周期性信号的递增延迟版本。随着数字电路封装(foot print)减小，可以制造具有高分辨率的延迟元件，即，可以产生非常短的延迟，从而可以实现高速ADC。

所述另一延迟电路可以是延迟锁定环(DLL)，该延迟锁定环进一步包括相位检测器，相位检测器包括用于接收另一周期性信号的第一输入以及用于从多个串联连接的延迟级中最后一级接收另一周期性信号的递增延迟版本的第二输入，所述相位检测器被设置为根据在其第一输入和第二输入上的相应信号之间的相位关系，生成控制信号用于控制多个串联连接的延迟级。这确保了周期性信号与延迟级中产生的其递增延迟对应信号之间的相位关系得以良好保持，因此保证高精度的ADC参考。

在实施例中，延迟电路包括串联连接的延迟级的链，用于产生延迟的周期性信号，每一级由另一控制信号来控制，所述另一控制信号包括模拟输入信号。与DLL中根据要延迟的信号与其延迟对应信号之间的相位失配来控制延迟级相似，该链中延迟级引入的延迟量可以由用作这些延迟级的控制信号的模拟输入信号的幅度来控制。因此，捕获级(典型地，响应于延迟的周期性信号的边沿)在不同周期(例如，时钟周期)中的不同时刻捕获另一延迟电路中延迟级的状态。

在实施例中，所述另一控制信号包括通过模拟输入信号调制的所述控制信号。这具有如下优点：周期性信号与另一周期性信号之间的相位关系得以良好保持。

在实施例中，延迟电路中延迟级的数目是延迟锁定环中延迟级的数目的一半。这具有如下优点：在延迟电路向周期性信号引入的理论最大延迟的一半处，另一延迟电路中一半的延迟级已经生成了另一周期性信号的递增延迟版本，因此确保了可以以数字码捕获模拟信号的整个范围。

延迟锁定环可以用于将另一周期性信号延迟整数个周期，并且延迟电路可以用于响应于具有最大值的模拟输入信号，将周期性信号延迟所述整数个周期。

在另一实施例中，每一捕获级包括比较器，该比较器用于将另一周期性信号的递增延迟版本中相应一个与延迟的周期性信号进行比较，这与常规闪速ADC生成数字码的方式类似。因此，这具有如下优点：可以使用标准库单元来设计本发明的ADC。这种比较器可以是模拟比较器，也可以是数字比较器例如逻辑门如“与”门。

在备选实施例中，每一捕获级包括对延迟的周期性信号进行响应的数据存储元件。因为另一延迟电路的延迟级有效地产生数字信号作为输出，而不是将这些信号与延迟电路生成的参考信号进行比较，数字信号可以被直接捕获到随后的数据存储元件(例如，多位锁存器或一串触发器)中，这减小了ADC的封装，因为可以从设计中省略比较器。数据存储元件可以设有正反馈，以确保在另一延迟电路中的相应延迟级正在再现另一周期性信号的边沿的过程中或者由于另一原因而在其输出中表现出波动的情况下，捕获稳定的输入值。

本发明的电路可以有利地结合到电子设备如集成电路中，或者可以结合到包括这种电子电路的设备中，如视频信号处理设备、移动通信设备、计算设备等。

根据本发明的另一方面，提出了一种将模拟输入信号转换为数字码的方法，包括：根据模拟输入信号值，将周期性信号延迟；以及将延迟的周期性信号转换为数字码。如前所述，该方法基于将模拟信号转换到时间域中，这具有如下优点：可以使用相对小且简单的电路实现高速模数转换。

优选地，所述转换包括：生成另一周期性信号的多个递增延迟版本，所述另一周期性信号与所述周期性信号具有已知相位关系；以及响应于所述延迟的周期性信号，捕获所生成的递增延迟版本。这使得可以直接生成数字码，因为数字码对应于在捕获时生成的递增延迟版本数目。

附图说明

通过参考附图，以非限制性示例来更为详细地描述本发明的实施例，附图中

图1示意性示出了现有技术的闪速ADC；

图2示意性示出了根据本发明的ADC的一般性思想；

图3示意性示出了根据本发明实施例的ADC的一个方面；

图4示意性示出了根据本发明另一实施例的ADC的一个方面；

图5示意性示出了根据本发明又一实施例的ADC的一个方面；以及

图6示意性示出了根据本发明实施例的ADC的另一方面。

具体实施方式

应当理解，附图仅仅是示意性的，并且没有按比例绘制。还应理解，贯穿附图使用相同附图标记来表示相同或相似部件。

本发明基于如下认识：模数转换可以在时间域而非电压域中进行。已知在数字域生成时变信号，例如时钟触发的计数器的输出或者通过根据信号值对周期性信号如时钟信号进行延迟。该原理例如在DLL中应用，其中输入时钟信号与DLL的延迟线中生成的输入时钟信号延迟版本之间的相位失配量用来驱动电荷泵，电荷泵输出用作DLL的延迟线的延迟级中开关的控制信号。因此，在时钟信号中引入的延迟量取决于电荷泵产生的控制信号的强度。

已经认识到，该原理也可以用来延迟周期性信号如时钟信号，使用模拟输入信号作为控制信号，其中模拟输入信号的强度或值控制向周期性信号中引入的延迟量。该延迟可以通过如上所述生成时变信号(表示其值周期性变化的数字码)，并使用由延迟的周期性信号控制的捕获级捕获数字码的实际值，来在数字域中量化。

该原理在图2中示意性示出。级210生成表示数字码的多个信号，数字码周期性改变值。延迟电路230也向周期性信号232中生成延迟，延迟量是延迟电路230所响应的模拟信号100的值的函数。延迟后的周期性信号232用来触发对数字码的实际值的捕获，使得数字码对应于由延迟电路230向周期性信号232中引入的延迟量。因此，模拟信号100的不同值通过在时间域(而非常规闪速ADC中的电压域)区分而被转换为不同的数字码。

应当认识到，重要的是数字码的初始值与延迟电路230操纵的周期性信号适当同步，以确保捕获的数字码值准确对应于触发捕获事件的模拟信号的值。例如，这可以通过使用与所述周期性信号具有已知相位关系的另一周期性信号控制数字码的生成来予以实现。例如，所述周期性信号和另一周期性信号可以是相同信号，例如相同时钟信号，但是应当理解，也可以使用具有确定的相位关系的不同周期性信号。

图3示意性示出了本发明的电路实施例，其中模拟输入信号100用来控制延迟电路230。延迟电路230在模拟输入信号100具有可变电压的情况下可以视为电压-时间转换器，在模拟输入信号100具有可变电流的情况下可以视为电流-时间转换器。延迟电路230接收输入时钟信号CLK，并按如下方式响应模拟输入信号100：延迟电路230被配置为将该输入时钟信号延迟与模拟输入信号100的电压或电流值相对应的量。

在数字域中，使用量化级205来量化该延迟，其中量化级205周期性更新数字码，并在接收到延迟电路230在其输出上产生的周期性信号(例如，时钟信号CLK)的延迟版本时捕获数字码的当前值。在图3中，量化级205包括被实现为DLL的另一延迟电路，该DLL包括延迟线210以及相位检测器214，延迟线210包括多个串联连接的延迟级212。延迟线210接收与提供给延迟电路210的周期性信号具有已知相位关系的另一周期性信号。优选地，所述另一周期性信号和所述周期性信号是相同信号(在图3中为时钟信号CLK)的实例。

由于DLL的工作是公知的，为简明起见仅予以简单说明。选择延迟线210中延迟级212的数目n，使得n个延迟级引入的总延迟对应于整数C个周期(即，在给定示例中为时钟周期)。在相位上，每一延迟级212向时钟信号引入C*T_CLK/n的延迟，其中T_CLK定义未延迟的时钟信号。为了使得延迟线210的输出与时钟信号CLK同相，相位检测器214确定未延迟的时钟信号CLK与延迟线210的输出之间的相位差，并生成指示所确定的相位差的控制信号216，以调整延迟级212中的延迟，直至延迟线210的整个延迟对应于C，即，直至延迟线210的输出与输入时钟信号CLK同相。

本领域技术人员可容易地获得延迟级212的许多不同实施方式，因为DLL已被熟知多年。由于该原因，为了简明起见，不再进一步讨论延迟级的实施细节。可以说，可以使用任何合适的延迟级设计。

在图3所示的实施例中，一定数目的延迟级212的输出连接至量化级205的捕获电路的比较器220的相应输入。延迟级212以及相应的捕获电路220的数目典型地对应于要生成的数字码的位长。在实施例中，所有延迟级212各自的输出连接至捕获电路220，但是也可以选择任意数目的延迟级212，即，小于延迟线210中延迟级212总数的数目。

在图3中，比较器220(可以是模拟或数字比较器)在其另一输入上接收延迟后的周期性信号232，并在其输出上生成N位数字码的一位，如符号b₁-b_N所示。输出b₁-b_N典型地被馈送至捕获电路如锁存器(未示出)，该捕获电路还响应于延迟周期性信号232的边沿，使得根据延迟周期性信号232的边沿，来采样与模拟输入信号100相对应的数字码。应当理解，可能需要随后将捕获电路与用来控制对数字码进行处理的后继信号处理级的时钟信号进行同步。为此目的，可以使用任何合适的同步技术。

在操作中，时钟信号CLK由延迟线210和延迟电路230同时(或者具有已知的相位差)接收。延迟线中的延迟级212有效地生成时钟信号CLK的延迟版本，使得时钟信号的边沿可以视为随着时间波动(ripple)通过延迟线210。同时，延迟电路230将时钟信号CLK的边沿延迟由模拟信号100的值所指示的时间量。当延迟电路230产生时钟信号CLK的延迟版本232时，或者更准确地说，产生延迟时钟信号232的边沿时，比较器220将延迟级212的内容与延迟时钟信号232的值(即，高状态或低状态)相比较。

使用N＝4的非限制性示例，来更为详细地对此予以说明。延迟电路230被配置为引入取决于模拟输入信号100值的延迟。该信号例如可以从-V至+V改变。在-V时，延迟电路230将仅向时钟信号CLK中引入最小延迟量，使得输出信号232基本上是时钟信号CLK的非延迟版本，并且尚无延迟元件212产生其输入信号的延迟版本；而在+V时，延迟电路230将向时钟信号CLK中添加允许的最大延迟，使得与比较器220相连的所有延迟元件212将产生延迟线210的输入信号的延迟版本。

因此，对于值为-V的模拟输入信号100，尚无延迟级212产生时钟信号CLK的延迟版本，从而所有比较器220从延迟级212捕获相同状态，并因此产生相同输出比特值，例如数字码0000。对于值为+V的模拟输入信号100，所有延迟级212将产生时钟信号CLK的延迟版本，从而所有比较器220从延迟级212捕获相同状态，并因此产生相同输出比特值，例如数字码1111。对于模拟输入信号100的中间值，例如0V，前一半延迟级212将产生时钟信号CLK的延迟版本，从而比较器220产生数字码1100。应当理解，通过这种方式，可以针对模拟输入信号100的各种值，生成完全温度计码。

就此，需要强调的是，在图3中，将量化级205中的所述另一延迟电路实现为DLL，这仅仅作为非限制性示例。其他实施方式也是可行的，例如N位计数器，该N位计数器响应于频率为N*f_CLK的本地时钟或振荡器，其中f_CLK是提供给延迟电路230的时钟的频率。在该实施例中，当延迟电路230产生延迟时钟信号230时，可以捕获计数器值作为数字码。馈送至延迟电路230的周期性信号的选定边沿可以用来复位N位计数器。在另一实施例中，计数器生成的数字码可以是实际的位模式，因此无需额外的解码级，这还具有减小ADC面积的优点，因为ADC不需要2^N-1级来生成2^N-1码字以解码N位位模式，而是只需要N位计数器。

可选地，可以提供N位移位寄存器，向该移位寄存器中周期性插入固定逻辑值，例如逻辑“1”，因此代表了温度计码的建立。移位寄存器由未延迟的时钟信号来复位或初始化，以便仅包含互补逻辑值，例如，全部为逻辑“0”。本领域技术人员可以想到用来生成这种周期性更新的数字码的电路的其他合适示例。

图4示出了根据本发明的ADC的备选实施例，其中量化级205的比较器220被数据存储元件320例如触发器或锁存器所替代。数据存储元件320的控制(捕获)端子连接至延迟电路230的输出；即，响应于延迟后的周期性信号232的边沿。这具有实现更为紧凑的ADC的优点，因为不需要额外的捕获锁存器。数据存储元件320可以将数字码直接提供给其他处理装置(未示出)如温度计码解码器以便将数字码转换为位模式。

该实施例特别适于与产生稳定数字值的另一延迟电路如N位计数器一起使用。但是，数据存储元件320也可以与DLL结合使用。每一数据存储元件320可以具有正反馈回路(未示出)，以确保从所述另一延迟电路捕获稳定值。为了将数据存储元件320的输出与后继处理电路(未示出)的未延迟时钟信号进行同步，可以设置同步锁存器350，该同步锁存器350适于在未延迟时钟信号的控制之下捕获输出b1-bN，所述未延迟时钟信号例如由延迟线210的最后延迟级212的输出提供，该最后延迟级212产生延迟了整数个周期的时钟信号，这等于未延迟的时钟信号。

图5示出了根据本发明的ADC的另一备选实施例，其中对模拟信号100进行响应的延迟电路被实现为包括多个串联连接的延迟级432的延迟线或延迟链430，延迟线430的输出产生延迟后的周期性信号232，即，图4中的延迟时钟信号232。延迟级432由相位比较器214生成的控制信号216来控制，控制信号216通过与模拟输入信号100相加而被调制，如图5所示。

在实施例中，延迟级432具有与延迟级212相同的设计，其中延迟线212中分别与比较器220耦合的延迟级212数目是延迟链430中延迟级432数目的两倍。例如，这对于模拟输入信号100的值能够从-V到+V变化的ADC而言是有利的实施例，因为这确保了在模拟输入信号100具有0V的值时，延迟线430的延迟是延迟线210的延迟的一半，从而在延迟链430生成周期性信号232的延迟边沿时有一半的延迟级212已经产生了延迟的另一周期性信号。显然，ADC可以配置来处理任意给定范围中的模拟输入信号100，例如从任意最小电压V_min到任意最大电压V_max。

在此，需要重申的是，所述另一延迟电路(即图4中的DLL和比较器220)所生成的数字码不必一定是温度计码。例如，延迟级212可被设计为具有固有延迟，该固有延迟是延迟级432在仅受到控制信号216作用时所引入的延迟量的一半。延迟时间的这种改变可以通过许多合适的方式来实现，这对于本领域技术人员而言是明显的，例如通过改变形成这些延迟级的晶体管的晶体管尺寸。

在上述实施例中，生成了温度计码，其中仅有延迟线210的输入时钟CLK的第一边沿用来生成数字码。这具有如下优点：时钟的占空比不必严格控制，只要占空比至少为50％。然而，对于具有接近完美占空比的良好限定时钟信号，可以利用时钟信号的两个边沿，下面将更详细地予以说明。

在延迟线210中包括的分别与比较器220耦合的延迟级数目与延迟级432数目相同的配置中，这导致在延迟级212和432具有相同设计的情况下温度计码向上计数随后再向下计数。这可以通过模拟输入信号具有0V值的示例来理解，在这种情况下，相同的延迟级212和432由相同的信号来控制，即，仅由控制信号216来控制，从而在电路430生成延迟信号232时，所有延迟级212将产生延迟线210的输入时钟信号边沿的延迟版本。换言之，所有延迟级212在此时产生高信号。

因此，在该实施例中，时钟信号CLK的正边沿和负边沿在对馈送至比较器220的延迟线210输出进行解译时均予以考虑。在该实施例中，如前所述，重要的是输入时钟信号CLK的占空比不会严重偏离50％，以确保温度计码的向下计数在正确的时刻开始。

例如，对于4位温度计码，取决于模拟输入信号100的值，会生成如下八个编码的集合：{0000，1000，1100，1110，1111，0111，0011，0001}。更一般地，N位编码将生成总共2N个编码，而与常规N位温度计码生成N+1个编码不同。这对于ADC的总体规模是有利的，因为对N位位模式进行编码所需的编码比特数为2^N-1，而非基于常规温度计码的设计所需的2^N-1，因此节省约50％的面积。

该思想可以以多种方式改变。例如，如果捕获电路(在此，由比较器220构成)能够区分延迟周期性信号232的正边沿和负边沿，量化级(即，图5中的DLL)生成的编码的分辨率可以再次加倍，因为周期性信号的正边沿可以被解译为逻辑“1”，而负信号可以被解译为逻辑“0”，从而前述编码集合可以在周期性信号(即，图4中的输入时钟CLK)的单个周期中生成两次，其中每一编码扩展了时钟边沿检测位，使得编码的完整集合变为{00000，01000，01100，01110，01111，00111，00011，00001；10000，11000，11100，11110，11111，10111，10011，10001}。为清楚起见，边沿检测位加了下划线，从而N位编码可以用来生成4N个编码，由此将用于对N位位模式进行编码所需的编码比特数减少为2^N-2。

如前所述，量化级205的所述另一延迟电路可以将延迟后的周期性信号232直接转换为位模式，或者可选地，转换为数字码如温度计码。这种数字码随后可以由任意合适解码级进行解码，例如如图6所示，图6示意性示出了模拟输入信号100对延迟电路230的控制以及将量化后的延迟周期性信号(即，编码比特b₁-b_N)转发至解码级140，解码级140适于响应于接收到的量化延迟周期性信号232来产生位模式150以便进一步处理，例如由DSP处理。在延迟电路230与解码级140之间可以存在数据存储元件如锁存器(未示出)，如前所述。

解码级140可以以任何合适方式来校准，以便响应于量化级产生的编码b₁-b_N来产生正确的位模式。这种校准对于本领域技术人员而言是常规例程，因此为简明起见不再进一步详细说明。

根据本发明，提供了一种ADC，能够以亚微米技术进行高速模数转换，却只需要与常规ADC转换器相比小得多的面积。尽管本发明的ADC可以用在任何应用中，但是可以预见，本发明的ADC特别有利于不需要高精度ADC的Σ-Δ环路，从而即便本发明的ADC被提供针对量化级205和延迟级230的相应带噪声参考信号或者这些信号之间的相位关系没有准确定义，或者ADC的误差率高于预期的其他情况下，也可以成功实现ADC，而不会破坏整个集成电路的性能。

应该指出，上述实施例旨在说明而非限制本发明，本领域技术人员在不脱离所附权利要求的前提下能够设计许多备选实施例。在权利要求中，置于括号中的参考符号不应解释为限制权利要求。词语“包括”不排除权利要求中所列元件或步骤之外其他元件或步骤的存在。元件之前的词语“一”或“一种”不排除多个这种元件的存在。本发明可以通过包括若干不同元件的硬件来实现。在列举若干装置的设备权利要求中，这些装置中的一些可以通过同一硬件来实现。在不同从属权利要求中叙述特定措施的事实并不表示这些措施不能有利地组合使用。

Claims

1.一种用于将模拟输入信号(100)转换为数字码(b₁-b_N)的电路，包括：

延迟电路(230)，用于根据模拟输入信号值，生成具有延迟的周期性信号(CLK)；以及

量化级(205)，用于将延迟的周期性信号(232)转换为数字码。

2.根据权利要求1所述的电路，进一步包括：解码级(140)，用于将数字码(b₁-b_N)解码为位模式(150)。

3.根据权利要求1或2所述的电路，其中，数字码(b₁-b_N)是温度计码。

4.根据权利要求1-3中任一项所述的电路，其中，量化级(205)包括：

另一延迟电路(210，214)，用于接收与所述周期性信号(CLK)具有已知相位关系的另一周期性信号作为输入，且包括多个串联连接的延迟级(212)，每一延迟级用于产生所述另一周期性信号的递增延迟版本；以及

捕获电路，具有对延迟的周期性信号(232)进行响应的多个捕获级(220，320)，每一捕获级被设置为接收所述另一周期性信号的所述递增延迟版本中相应一个。

5.根据权利要求4所述的电路，其中，所述另一延迟电路(210，214)是延迟锁定环，该延迟锁定环进一步包括相位检测器(214)，相位检测器包括用于接收所述另一周期性信号的第一输入以及用于从所述多个串联连接的延迟级(212)中最后一级接收所述另一周期性信号的递增延迟版本的第二输入，所述相位检测器被设置为根据在其第一输入和第二输入上的相应信号之间的相位关系，生成控制信号(216)，所述控制信号(216)用于控制所述多个串联连接的延迟级(212)。

6.根据权利要求5所述的电路，其中，延迟电路(230)包括延迟级(432)的链，所述延迟级(432)的链用于产生所述延迟的周期性信号(232)，每一级由另一控制信号来控制，所述另一控制信号包括模拟输入信号(100)。

7.根据权利要求6所述的电路，其中，所述另一控制信号包括通过模拟输入信号(100)调制的所述控制信号(216)。

8.根据权利要求6所述的电路，其中，延迟电路中延迟级(432)的数目是延迟锁定环中延迟级(212)的数目的一半。

9.根据权利要求3-8中任一项所述的电路，其中，延迟锁定环用于将所述另一周期性信号延迟整数个周期。

10.根据权利要求9所述的电路，其中，延迟电路(230)用于响应于具有最大值的模拟输入信号(100)，将所述周期性信号(CLK)延迟所述整数个周期。

11.根据权利要求3-10中任一项所述的电路，其中，每一捕获级(220)包括比较器，该比较器用于将所述另一周期性信号的所述递增延迟版本中相应一个与所述延迟的周期性信号(232)进行比较。

12.根据权利要求3-10中任一项所述的电路，其中，每一捕获级包括对所述延迟的周期性信号(232)进行响应的数据存储元件(320)。

13.一种电子设备，包括权利要求1-12中任一项所述的电路。

14.一种将模拟输入信号(100)转换为数字码(b₁-b_N)的方法，包括：

根据模拟输入信号值，将周期性信号(CLK)延迟；以及

将延迟的周期性信号(232)转换为数字码。

15.根据权利要求14所述的方法，其中，所述转换包括：

生成另一周期性信号的多个递增延迟版本，所述另一周期性信号与所述周期性信号(CLK)具有已知相位关系；以及

响应于所述延迟的周期性信号(232)，捕获所生成的递增延迟版本。