KR20210119669A - 아날로그-디지털 변환기 및 이를 포함하는 반도체 장치 - Google Patents

아날로그-디지털 변환기 및 이를 포함하는 반도체 장치 Download PDF

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Abstract

본 개시는 아날로그-디지털 변환기 및 이를 포함하는 반도체 장치를 개시한다. 아날로그-디지털 변환기는 제1 아날로그-디지털 변환 동작 시에 차동 샘플링 신호쌍 및 n개의 차동 신호쌍들 중 첫번째부터 (n-1)번째 차동 신호쌍들의 각 쌍에 응답하여 n개의 제1 차동 노드쌍들의 각 쌍에 대한 충전 동작을 순차적으로 수행하여 n개의 제1 차동 데이터쌍들의 각 쌍을 순차적으로 발생하여 n비트 상위 디지털 데이터로 이용되는 n개의 상위 차동 데이터쌍들의 각 쌍을 순차적으로 발생하고, 제2 아날로그-디지털 변환 동작 시에 상기 n개의 차동 신호쌍들 중 n번째 차동 신호쌍에 응답하여 상기 n개의 제1 차동 노드쌍들 각각에 대한 방전 동작을 동시에 수행하여 서로 다르거나 동일한 위상들을 가지는 n개의 제2 차동 데이터쌍들을 발생하는 제1 아날로그-디지털 변환부; 및 상기 n개의 제2 차동 데이터쌍들의 인접한 적어도 2개의 데이터에 대한 복수개의 위상 인터폴레이션 동작들을 수행하여 2n+m(m은 2n보다 작음)비트 온도계 코드를 발생하고, 상기 2n+m비트 온도계 코드를 엔코딩하여 적어도 (n+1)비트 하위 디지털 데이터를 발생하는 제2 아날로그-디지털 변환부를 포함할 수 있다.

Description

아날로그-디지털 변환기 및 이를 포함하는 반도체 장치{ANALOG-TO-DIGITAL CONVERTER AND SEMICONDUCTOR DEVICE HAVING THE SAME}
본 개시에 따른 실시예들은 아날로그-디지털 변환기 및 이를 포함하는 반도체 장치에 관한 것이다.
아날로그-디지털 변환기(ADC: analog-to-digital converter)는 아날로그 신호를 입력하여 디지털 데이터로 변환할 수 있다. ADC의 종류에는 축차 비교형 (SAR: successive approximation) ADC와 플래쉬(flash) ADC가 있을 수 있다.
SAR ADC는 플래쉬 ADC에 비해 구조가 간단한 장점이 있는 반면에, 동작 속도가 느리다는 단점이 있으며, 플래쉬 ADC는 동작 속도는 빠르다는 장점이 있는 반면에, 구조가 복잡하다는 단점이 있다.
그래서, SAR ADC 및 플래쉬 ADC 각각의 단점을 개선하기 위한 다양한 ADC들이 개발되고 있다.
본 개시에 따른 실시예들의 과제는 구조가 간단하면서 동작 속도가 빠른 아날로그-디지털 변환기 및 이를 포함하는 반도체 장치를 제공하는데 있다.
본 개시에 따른 실시예들의 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 개시에 따른 실시예들의 아날로그-디지털 변환기는 제1 아날로그-디지털 변환 동작 시에 차동 샘플링 신호쌍 및 n개의 차동 신호쌍들 중 첫번째부터 (n-1)번째 차동 신호쌍들의 각 쌍에 응답하여 n개의 제1 차동 노드쌍들의 각 쌍에 대한 충전 동작을 순차적으로 수행하여 n개의 제1 차동 데이터쌍들의 각 쌍을 순차적으로 발생하여 n비트 상위 디지털 데이터로 이용되는 n개의 상위 차동 데이터쌍들의 각 쌍을 순차적으로 발생하고, 제2 아날로그-디지털 변환 동작 시에 상기 n개의 차동 신호쌍들 중 n번째 차동 신호쌍에 응답하여 상기 n개의 제1 차동 노드쌍들 각각에 대한 방전 동작을 동시에 수행하여 서로 다르거나 동일한 위상들을 가지는 n개의 제2 차동 데이터쌍들을 발생하는 제1 아날로그-디지털 변환부; 및 상기 n개의 제2 차동 데이터쌍들의 인접한 적어도 2개의 데이터에 대한 복수개의 위상 인터폴레이션 동작들을 수행하여 2n+m(m은 2n보다 작음)비트 온도계 코드를 발생하고, 상기 2n+m비트 온도계 코드를 엔코딩하여 적어도 (n+1)비트 하위 디지털 데이터를 발생하는 제2 아날로그-디지털 변환부를 포함할 수 있다.
본 개시에 따른 실시예들의 아날로그-디지털 변환기는 샘플링 동작 시에 차동 입력 신호쌍을 샘플링하여 제1 차동 노드쌍으로 차동 샘플링 신호쌍을 발생하고, 상기 제1 아날로그-디지털 변환 동작 시에 순차적으로 발생되는 n비트 상위 디지털 데이터로 이용되는 상기 n개의 상위 차동 데이터쌍의 각 쌍에 응답하여 상기 제1 차동 노드쌍에 대한 충전 동작 및 방전 동작을 수행하여 상기 제1 차동 노드쌍으로 상기 차동 샘플링 신호쌍으로부터 변화하는 상기 n개의 차동 신호쌍들을 순차적으로 발생하는 샘플링 및 충방전부; 제1 아날로그-디지털 변환 동작 시에 차동 샘플링 신호쌍 및 n개의 차동 신호쌍들 중 첫번째부터 (n-1)번째 차동 신호쌍들의 각 쌍에 응답하여 n개의 제2 차동 노드쌍들의 각 쌍에 대한 충전 동작을 순차적으로 수행하여 상기 n개의 제1 차동 데이터쌍들의 각 쌍을 순차적으로 발생하여 상기 n개의 상위 차동 데이터쌍들의 각 쌍을 순차적으로 발생하고, 제2 아날로그-디지털 변환 동작 시에 상기 n개의 차동 신호쌍들 중 n번째 차동 신호쌍에 응답하여 상기 n개의 제2 차동 노드쌍들의 각 쌍에 대한 방전 동작을 동시에 수행하여 서로 다르거나 동일한 위상들을 가지는 n개의 제2 차동 데이터쌍들을 발생하는 제1 아날로그-디지털 변환부; 및 상기 n개의 제2 차동 데이터쌍들의 인접한 적어도 2개의 데이터에 대한 위상 인터폴레이션 동작들을 수행하여 2n+m(m은 2n보다 작음)비트 온도계 코드를 발생하고, 상기 2n+m비트 온도계 코드를 엔코딩하여 적어도 (n+1)비트 하위 디지털 데이터를 발생하는 제2 아날로그-디지털 변환부를 포함할 수 있다.
본 개시에 따른 실시예들의 반도체 장치는 외부로부터 인가되는 소정 개수의 차동 입력 신호쌍들을 수신하여 2n비트 디지털 데이터를 각각 발생하는 소정 개수의 아날로그-디지털 변환기들을 포함하고, 상기 소정 개수의 아날로그-디지털 변환기들 각각은 샘플링 동작 시에 차동 입력 신호쌍을 샘플링하여 제1 차동 노드쌍으로 차동 샘플링 신호쌍을 발생하고, 상기 제1 아날로그-디지털 변환 동작 시에 순차적으로 발생되는 n비트 상위 디지털 데이터로 이용되는 상기 n개의 상위 차동 데이터쌍의 각 쌍에 응답하여 상기 제1 차동 노드쌍에 대한 충전 동작 및 방전 동작을 수행하여 상기 제1 차동 노드쌍으로 상기 차동 샘플링 신호쌍으로부터 변화하는 상기 n개의 차동 신호쌍들을 순차적으로 발생하는 샘플링 및 충방전부; 제1 아날로그-디지털 변환 동작 시에 차동 샘플링 신호쌍 및 n개의 차동 신호쌍들 중 첫번째부터 (n-1)번째 차동 신호쌍들의 각 쌍에 응답하여 n개의 제2 차동 노드쌍들의 각 쌍에 대한 충전 동작을 순차적으로 수행하여 상기 n개의 제1 차동 데이터쌍들의 각 쌍을 순차적으로 발생하여 상기 n개의 상위 차동 데이터쌍들의 각 쌍을 순차적으로 발생하고, 제2 아날로그-디지털 변환 동작 시에 상기 n개의 차동 신호쌍들 중 n번째 차동 신호쌍에 응답하여 상기 n개의 제2 차동 노드쌍들의 각 쌍에 대한 방전 동작을 동시에 수행하여 서로 다르거나 동일한 위상들을 가지는 n개의 제2 차동 데이터쌍들을 발생하는 제1 아날로그-디지털 변환부; 및 상기 n개의 제2 차동 데이터쌍들의 인접한 적어도 2개의 데이터에 대한 위상 인터폴레이션 동작들을 수행하여 2n+m(m은 2n보다 작음)비트 온도계 코드를 발생하고, 상기 2n+m비트 온도계 코드를 엔코딩하여 적어도 (n+1)비트 하위 디지털 데이터를 발생하는 제2 아날로그-디지털 변환부를 포함하고, 상기 n비트 상위 디지털 데이터와 상기 적어도 (n+1)비트 하위 디지털 데이터를 이용하여 상기 2n비트 디지털 데이터를 발생할 수 있다.
본 개시에 따른 실시예들의 아날로그-디지털 변환기 및 이를 포함하는 반도체 장치에 따르면, 제1 아날로그-디지털 변환부를 이용하여 n비트 상위 디지털 데이터의 각 비트를 순차적으로 발생하고, 제2 아날로그-디지털 변환부를 이용하여 n비트 하위 디지털 데이터를 동시에 발생함으로써, 아날로그-디지털 변환 동작이 빠르게 수행될 수 있다.
또한, 본 개시에 따른 실시예들의 아날로그-디지털 변환기 및 이를 포함하는 반도체 장치에 따르면, 제2 아날로그-디지털 변환부가 제1 아날로그-디지털 변환부의 4개의 전압-시간 변환기들로부터 발생되는 n개의 차동 데이터쌍들을 이용하여 n비트 하위 디지털 데이터를 발생함으로써, 구성이 단순화될 수 있다.
추가적으로, 본 개시에 따른 실시예들의 아날로그-디지털 변환기 및 이를 포함하는 반도체 장치에 따르면, 4개의 전압-시간 변환기들의 충전 동작을 수행하여 n비트 상위 디지털 데이터를 발생하고, 방전 동작을 수행하여 n비트 하위 디지털 데이터를 발생함으로써 리셋 동작을 위하여 사용되는 전력 소모가 감소될 수 있다.
도 1은 본 개시의 실시예에 따른 아날로그-디지털 변환기의 구성을 나타내는 블록도이다.
도 2는 본 개시에 따른 실시예의 제1 충방전기 및 제2 충방전기의 구성을 나타내는 회로도이다.
도 3은 본 개시의 실시예에 따른 제1 내지 제4 전압-시간 변환기들 각각의 구성을 나타내는 회로도이다.
도 4a 및 4b는 본 개시에 따른 실시예의 래치의 구성 및 논리표를 나타내는 도면들이다.
도 5는 본 개시에 따른 실시예의 아날로그-디지털 변환기의 동작을 설명하기 위한 동작 타이밍도이다.
도 6은 본 개시에 따른 실시예의 제2 아날로그-디지털 변환 동작 및 에러 보정 동작을 개념적으로 나타내는 도면이다.
도 7a는 본 개시에 따른 실시예의 온도계 코드 발생기의 구성을 나타내는 도면이다.
도 7b는 본 개시에 따른 실시예의 위상 인터폴레이터의 구성을 나타내는 도면으로,
도 8a 및 8b는 본 개시에 따른 실시예의 래치들의 구성을 나타내는 도면들이다.
도 9는 본 개시에 따른 시스템의 구성을 나타내는 블록도이다.
이하, 첨부된 도면을 참고로 하여 본 개시에 따른 실시예들의 아날로그-디지털 변환기(ADC: analog-to-digital converter) 및 이를 포함하는 반도체 장치를 설명하면 다음과 같다.
도 1은 본 개시의 실시예에 따른 아날로그-디지털 변환기의 구성을 나타내는 블록도로서, 아날로그-디지털 변환기(100)는 샘플링 및 충방전부(10), 제1 아날로그-디지털 변환부(20), 제2 아날로그-디지털 변환부(30), 및 에러 보정부(40)를 포함할 수 있다. 샘플링 및 충방전부(10)는 제1 및 제2 스위치들(SW1, SW2), 제1 및 제2 충방전기(10-2, 10-4)를 포함할 수 있다. 제1 아날로그-디지털 변환부(20)는 제1 내지 제4 전압-시간 변환기들(VTC4 ~ VTC1)(20-22 ~ 20-28), 제1 내지 제4 래치들(LA4 ~ LA1)(22-22 ~ 22-28), 및 타이밍 발생부(24)를 포함할 수 있다. 타이밍 발생부(24)는 제1 내지 제4 타이밍 발생기들(TG4 ~ TG1)(24-22 ~ 24-28)을 포함할 수 있다. 제2 아날로그-디지털 변환부(30)는 온도계 코드 발생기(30-2) 및 엔코더(30-4)를 포함할 수 있다.
도 1에 도시된 블록들 각각의 기능을 설명하면 다음과 같다.
샘플링 및 충방전부(10)는 샘플링 동작 시에 차동 입력 신호쌍(VINP, VINM)을 샘플링하여 제1 차동 노드쌍(n1p, n1m)으로 차동 샘플링 신호쌍(VP, VM)을 발생하고, 제1 아날로그-디지털 변환 동작 시에 순차적으로 발생되는 4개의 상위 차동 데이터쌍((CP4, CM4) ~ (CP1, CM1))의 각 쌍에 응답하여 제1 차동 노드쌍(n1p, n1m)에 대한 충전 동작 및 방전 동작을 수행하여 제1 차동 노드쌍(n1p, n1m)을 통하여 차동 샘플링 신호쌍(VP, VM)으로부터 변화하는 4개의 차동 신호쌍들을 순차적으로 발생할 수 있다.
제1 및 제2 스위치들(SW1, SW2)은 샘플링 동작 시에 샘플링 클럭신호(CKS)에 응답하여 온되어 차동 입력 신호쌍(VINP, VINM)을 제1 차동 노드쌍(n1p, n1m)으로 전송하여 차동 샘플링 신호쌍(VP, VM)을 발생할 수 있다.
제1 충방전기(10-2)는 제1 차동 노드쌍(n1p, n1m) 중 하나(n1p)에 연결되고, 4개의 상위 차동 데이터쌍들((CP4, CM4) ~ (CP1, CM1))의 각 쌍에 응답하여 제1 차동 노드쌍(n1p, n1m)의 하나(n1p)의 레벨을 각 쌍의 이진 가중치에 대응하는 레벨만큼 증가하는 충전 동작 또는 감소하는 방전 동작을 수행할 수 있다.
제2 충방전기(10-4)는 제1 차동 노드쌍(n1p, n1m) 중 다른 하나(n1m)에 연결되고, 4개의 상위 차동 데이터쌍들((CP4, CM4) ~ (CP1, CM1))의 각 쌍에 응답하여 제1 차동 노드쌍(n1p, n1m)의 다른 하나(n1m)의 레벨을 각 쌍의 이진 가중치에 대응하는 레벨만큼 감소하는 방전 동작 또는 상승하는 충전 동작을 수행할 수 있다.
여기에서, 4개의 상위 차동 데이터쌍들((CP4, CM4), (CP3, CM3), (CP2, CM2), (CP1, CM1))의 이진 가중치의 비는 8:4:2:1일 수 있다.
즉, 제1 충방전기(10-2)가 충전 동작을 수행할 때 제2 충방전기(10-4)가 방전 동작을 수행하고, 제1 충방전기(10-2)가 방전 동작을 수행할 때 제2 충방전기(10-4)가 충전 동작을 수행할 수 있다.
제1 아날로그-디지털 변환부(20)는 제1 아날로그-디지털 변환 동작 시에 제1 차동 노드쌍(n1p, n1m)을 통하여 순차적으로 발생되는 차동 샘플링 신호쌍 및 4개의 차동 신호쌍들 중 첫번째부터 세번째 차동 신호쌍들의 각 쌍에 응답하여 4개의 제2 차동 노드쌍들(미도시)의 각 쌍에 대한 충전 동작을 순차적으로 수행하여 4개의 제1 차동 데이터쌍들((DP4, DM4) ~ (DP1, DM1))의 각 쌍을 순차적으로 발생하고, 4개의 제1 차동 데이터쌍들((DP4, DM4) ~ (DP1, DM1))의 각 쌍에 응답하여 4개의 상위 차동 데이터쌍들((CP4, CM4) ~ (CP1, CM1))의 각 쌍을 순차적으로 발생하고, 제2 아날로그-디지털 변환 동작 시에 4개의 차동 신호쌍들 중 네번째 차동 신호쌍에 응답하여 4개의 제2 차동 노드쌍들(미도시) 각각에 대한 방전 동작을 동시에 수행하여 서로 다르거나 동일한 위상들(지연시간들)을 가지는 4개의 제2 차동 데이터쌍들((dp4, dm4) ~ (dp1, dm1))을 발생할 수 있다.
제1 내지 제4 전압-시간 변환기들(20-22 ~ 20-28) 각각은 샘플링 동작 전에 풀다운 리셋 클럭신호(CKNR)에 응답하여 n개의 제2 차동 노드쌍들(미도시)을 접지전압으로 리셋하고, 샘플링 동작 후 제1 아날로그-디지털 변환 동작 시에 순차적으로 발생되는 n개의 풀업 클럭신호들(CKP4 ~ CKP1) 각각 및 순차적으로 발생되는 차동 샘플링 신호쌍 및 4개의 차동 신호쌍들 중 첫번째부터 세번째 차동 신호쌍들의 각 쌍에 응답하여 4개의 제2 차동 노드쌍들(미도시)의 각 쌍에 대한 충전 동작을 순차적으로 수행하여 4개의 제1 차동 데이터쌍들((DP4, DM4) ~ (DP1, DM1))의 각 쌍을 순차적으로 발생하고, 제1 아날로그-디지털 변환 동작 후 풀업 리셋 클럭신호(CKPR)에 응답하여 4개의 제2 차동 노드쌍들을 전원전압으로 리셋하고, 제2 아날로그-디지털 변환 동작 시에 풀다운 클럭신호(CKN4 ~ CKN1) 및 4개의 차동 신호쌍들 중 네번째 차동 신호쌍에 응답하여 4개의 제2 차동 노드쌍들(미도시)의 각 쌍에 대한 방전 동작을 동시에 수행하여 4개의 제2 차동 데이터쌍들((dp4, dm4) ~ (dp1, dm1))을 발생할 수 있다.
제1 내지 제4 래치들(22-22 ~ 22-28) 각각은 4개의 제1 차동 데이터쌍들((DP4, DM4) ~ (DP1, DM1))의 각 쌍을 순차적으로 래치하여 4개의 상위 차동 데이터쌍들((CP4, CM4) ~ (CP1, CM1))을 순차적으로 발생할 수 있다. 4개의 상위 차동 데이터쌍들((CP4, CM4) ~ (CP1, CM1))의 데이터(CP4, CP3, CP2, CP1)가 4비트 상위 디지털 데이터(d8 ~ d5)로서 발생될 수 있다.
타이밍 발생부(24)는 제1 내지 제4 타이밍 발생기들(24-22 ~ 24-28)을 포함하고, 샘플링 동작 시에 샘플링 클럭신호(CKS)를 발생하고, 제1 아날로그-디지털 변환 동작 시에 4개의 풀업 클럭신호들(CKP4 ~ CKP1) 중 첫번째 풀업 클럭신호(CKP4)를 발생하고(예를 들면, 샘플링 클럭신호(CKS)의 천이를 검출하여 첫번째 풀업 클럭신호(CKP4)를 발생하고), 4개의 제1 차동 데이터쌍들((DP4, DM4) ~ (DP1, DM1)) 중 첫번째부터 세번째 제1 차동 데이터쌍들의 각 쌍의 천이를 검출하여 두번째 풀업 클럭신호(CKP3) 내지 네번째 풀업 클럭신호(CKP1)를 순차적으로 발생하고, 네번째 풀업 클럭신호(CKP1)에 응답하여 풀업 리셋 클럭신호(CKPR)를 발생하고, 제2 아날로그-디지털 변환 동작 시에 풀업 리셋 클럭신호(CKPR)에 응답하여 풀다운 클럭신호들(CKN4 ~ CKN1)을 동시에 발생할 수 있다. 또한, 타이밍 발생부(24)는 제2 아날로그-디지털 변환 동작 후에(샘플링 동작 전에) 풀다운 클럭신호들(CKN4 ~ CKN1)에 응답하여 풀다운 리셋 클럭신호(CKNR)를 발생할 수 있다.
제2 아날로그-디지털 변환부(30)는 4개의 제2 차동 데이터쌍들((dp4, dm4) ~ (dp1, dm1))의 인접한 적어도 2개의 데이터에 대한 복수개의 위상 인터폴레이션 동작들을 수행하여 24(=16)+m(m은 16보다 작음)비트 온도계 코드(I(16+m) ~ I1)를 발생하고, (16+m)비트 온도계 코드(I25 ~ I1)를 엔코딩하여 적어도 5(상위 디지털 데이터가 4비트인 경우, 5일 수 있음)비트 하위 디지털 데이터(d5 ~ d1)를 발생할 수 있다.
온도계 코드 발생기(30-2)는 4개의 제2 차동 데이터쌍들((dp4, dm4) ~ (dp1, dm1))의 인접한 적어도 2개에 대한 복수개의 위상 인터폴레이션 동작들을 수행하여 (16+m)비트 온도계 코드(예를 들면, I(16+m) ~ I1)를 발생할 수 있다.
엔코더(30-4)는 (16+m)비트 온도계 코드(I(16+m) ~ I1)를 엔코딩하여 적어도 5비트 하위 디지털 데이터(예를 들면, d5 ~ d1)를 발생할 수 있다.
에러 보정부(40)는 4비트 상위 디지털 데이터(d8 ~ d5)와 적어도 5비트 하위 디지털 데이터(예를 들면, d5 ~ d1)에 대한 연산을 수행하여, 즉, 에러를 보상하여, 8비트 디지털 데이터(D8 ~ D1)를 발생할 수 있다.
도 2는 본 개시에 따른 실시예의 제1 충방전기 및 제2 충방전기의 구성을 나타내는 회로도로서, 제1 충방전기(10-2)는 제1 내지 제6 인버터들(I11 ~ I16) 및 제1 내지 제6 캐패시터들(C11 ~ C16)을 포함하는 제1 방전기(10-22) 및 제7 내지 제12 인버터들(I21 ~ I26) 및 제7 내지 제12 캐패시터들(C21 ~ C26)을 포함하는 제1 충전기(10-24)를 포함할 수 있다. 제1 내지 제6 캐패시터들(C11 ~ C16)의 캐패시턴스들은 16C, 8C, 4C, 2C, C, C이고, 제7 내지 제12 캐패시터들(C21 ~ C26)의 캐패시턴스들 또한 16C, 8C, 4C, 2C, C, C일 수 있다.
제1 인버터(I11) 및 제1 캐패시터(C11), 제2 인버터(I12) 및 제2 캐패시터(C12), 제3 인버터(I13) 및 제3 캐패시터(C13), 제4 인버터(I14) 및 제4 캐패시터(C14), 제5 인버터(I15) 및 제5 캐패시터(C15), 및 제6 인버터(I16) 및 제6 캐패시터(C16)이 노드(n1p)와 4개의 상위 차동 데이터쌍들((CP4, CM4) ~ (CP1, CM1))의 데이터(CP4 ~ CP1), 전원전압(VDD), 및 접지전압(GND) 각각 사이에 직렬 연결될 수 있다. 제7 인버터(I21) 및 제7 캐패시터(C21), 제8 인버터(I22) 및 제8 캐패시터(C22), 제9 인버터(I23) 및 제9 캐패시터(C23), 제10 인버터(I24) 및 제10 캐패시터(C24), 제11 인버터(I25) 및 제11 캐패시터(C25), 및 제12 인버터(I26) 및 제12 캐패시터(C26)이 노드(n1p)와 4개의 상위 차동 데이터쌍들((CP4, CM4) ~ (CP1, CM1))의 데이터(CM4 ~ CM1)의 반전 데이터(CMB4 ~ CMB1), 접지전압(GND), 및 전원전압(VDD) 각각 사이에 직렬 연결될 수 있다.
도시하지는 않았지만, 제2 충방전기(10-4)는 노드(n1p) 대신에 노드(n1m)에 제1 충방전기(10-2)와 동일한 구성을 가지고 연결될 수 있고, 데이터(CP4 ~ CP1) 대신에 데이터(CMB4 ~ CMB1)가 인가되고, 데이터(CMB4 ~ CMB1) 대신에 데이터(CPB4 ~ CPB1)가 인가될 수 있다.
도 2에서, 데이터(CMB4 ~ CMB1)는 데이터(CM4 ~ CM1)를 반전한 데이터이고, 데이터(CPB4 ~ CPB1)는 데이터(CP4 ~ CP1)를 반전한 데이터일 수 있다.
도 2에 도시된 제1 충방전기(10-2) 및 제2 충방전기(10-4) 각각은 캐패시티브 디지털-아날로그 변환기일 수 있다.
도 2에 도시된 제1 충방전기(10-2) 및 제2 충방전기(10-4)의 동작을 설명하면 다음과 같다.
도 2를 참조하면, 제1 충방전기(10-2) 및 제2 충방전기(10-4)는 샘플링 동작 시에 차동 입력 신호쌍을 수신하여, 제1 차동 노드쌍(n1p, n1m)을 통하여 샘플링 차동 신호쌍(VP, VM)을 발생할 수 있다.
제1 충방전기(10-2) 및 제2 충방전기(10-4)는 제1 아날로그-디지털 변환 동작 시에 샘플링 차동 신호쌍의 레벨로부터 제1 차동 데이터쌍들((CP4, CM4)) ~ (CP1, CM1))의 각 쌍의 이진 가중치에 대응하는 레벨만큼 증가하는 충전 동작 및 방전 동작을 수행할 수 있다. 예를 들면, 제1 충방전기(10-2)가 샘플링 차동 신호쌍의 레벨로부터 제1 차동 데이터쌍(CP4, CM4)의 이진 가중치에 대응하는 레벨, 즉, (16/64)VDD 레벨만큼 증가하는 충전 동작을 수행하면, 제2 충방전기(10-4)가 샘플링 차동 신호쌍의 레벨로부터 제1 차동 데이터쌍(CP4, CM4)의 이진 가중치에 대응하는 레벨, 즉, (16/64)VDD 레벨만큼 감소하는 방전 동작을 수행하고, 제1 충방전기(10-2)가 방전 동작을 수행하면, 제2 충방전기(10-4)가 충전 동작을 수행할 수 있다. 또한, 제1 충방전기(10-2)가 제1 차동 노드쌍(n1p, n1m)의 레벨로부터 제1 차동 데이터쌍(CP3, CM3)의 이진 가중치에 대응하는 레벨, 즉, (8/64)VDD 레벨만큼 증가하는 충전 동작을 수행하면, 제2 충방전기(10-4)가 제1 차동 노드쌍(n1p, n1m)의 레벨로부터 제1 차동 데이터쌍(CP3, CM3)의 이진 가중치에 대응하는 레벨, 즉, (8/64)VDD 레벨만큼 감소하는 방전 동작을 수행하고, 제1 충방전기(10-2)가 방전 동작을 수행하면, 제2 충방전기(10-4)가 충전 동작을 수행할 수 있다.
도 3은 본 개시의 실시예에 따른 전압-시간 변환기의 구성을 나타내는 회로도로서, 도 3에 도시된 전압-시간 변환기는 도 1에 도시된 제1 내지 제4 전압-시간 변환기들(20-22 ~ 20-28) 각각의 구성을 나타내며, n2p, n2m은 제1 내지 제4 전압-시간 변환기들(20-22 ~ 20-28)의 제2 차동 노드쌍((n2p4, n2m4) ~ (n2p1, n2m1)) 각각이고, DP, DM은 제1 내지 제4 전압-시간 변환기들(20-22 ~ 20-28)의 제1 차동 데이터쌍들((DP4, DM4) ~ (DP1, DM1)) 또는 제2 차동 데이터쌍들((dp4, dm4) ~ (dp1, dm1)) 중 하나의 쌍이고, CKP는 풀업 클럭신호(CKP4 ~ CKP1) 중 하나일 수 있다.
전압-시간 변환기는 제1 내지 제4 풀업 트랜지스터들(P1 ~ P4), 제1 및 제2 풀업 리셋 트랜지스터들(P5, P6), 제1 내지 제4 풀다운 트랜지스터들(N1 ~ N4), 제1 및 제2 풀다운 리셋 트랜지스터들(N5, N6), 및 제13 및 제14 인버터들(I13, I14)을 포함할 수 있다. 제1 내지 제4 풀업 트랜지스터들(P1 ~ P4) 및 제1 및 제2 풀업 리셋 트랜지스터들(P5, P6) 각각은 PMOS트랜지스터이고, 제1 내지 제4 풀다운 트랜지스터들(N1 ~ N4) 및 제1 및 제2 풀다운 리셋 트랜지스터들(N5, N6) 각각은 NMOS트랜지스터일 수 있다.
제1 풀업 트랜지스터(P1)와 제2 풀업 트랜지스터(P2)는 전원전압(VDD)과 제2 차동 노드쌍(n2p, n2m)의 하나(n2m) 사이에 직렬 연결되고, 제1 차동 노드쌍(VP, VM)의 하나(VM) 및 풀업 클럭신호(CKP)에 응답하여 제2 차동 노드쌍(n2p, n2m)의 하나(n2m)에 대한 충전 동작을 수행할 수 있다.
제3 풀업 트랜지스터(P3)와 제4 풀업 트랜지스터(P4)는 전원전압(VDD)과 제2 차동 노드쌍(n2p, n2m)의 다른 하나(n2p) 사이에 직렬 연결되고, 제1 차동 노드쌍(VP, VM)의 다른 하나(VP) 및 풀업 클럭신호(CKP)에 응답하여 제2 차동 노드쌍(n2p, n2m)의 다른 하나(n2p)에 대한 충전 동작을 수행할 수 있다.
제1 풀업 리셋 트랜지스터(P5)와 제2 풀업 리셋 트랜지스터(P6)는 전원전압(VDD)과 4개의 제2 차동 노드쌍(n2p, n2m)의 하나(n2m)와 다른 하나(n2p) 각각 사이에 연결되고, 풀업 리셋 클럭신호(CKPR)에 응답하여 제2 차동 노드쌍들(n2p, n2m)을 전원전압으로 리셋할 수 있다.
제1 풀다운 트랜지스터(N1)와 제2 풀다운 트랜지스터(N2)는 제2 차동 노드쌍(n2p, n2m)의 하나(n2m)와 접지전압 사이에 직렬 연결되고, 풀다운 클럭신호(CKN)와 제1 차동 노드쌍(VP, VM)의 다른 하나(VP)에 응답하여 제2 차동 노드쌍(n2p, n2m)의 하나(n2m)에 대한 방전 동작을 수행할 수 있다.
제3 풀다운 트랜지스터(N3)와 제4 풀다운 트랜지스터(N4)는 제2 차동 노드쌍(n2p, n2m)의 다른 하나(n2p)와 접지전압 사이에 직렬 연결되고, 풀다운 클럭신호(CKN)와 제1 차동 노드쌍(VP, VM)의 하나(VM)에 응답하여 제2 차동 노드쌍(n2p, n2m)의 다른 하나(n2p)에 대한 방전 동작을 수행할 수 있다.
제1 풀다운 리셋 트랜지스터(N5)와 제2 풀다운 리셋 트랜지스터(N6)는 제2 차동 노드쌍(n2p, n2m)의 하나(n2m)와 다른 하나(n2p) 각각과 접지전압 사이에 연결되고, 풀다운 리셋 클럭신호(CKNR)에 응답하여 제2 차동 노드쌍(n2p, n2m)을 접지전압으로 리셋할 수 있다.
제13 인버터(I13)는 노드(n2m)의 신호(SM)의 레벨을 반전하여 제1 차동 데이터쌍(DM, DP) 또는 제2 차동 데이터쌍(dm, dp)의 데이터(DM 또는 dm)를 발생하고, 제14 인버터(I14)는 노드(n2p)의 신호(SP)의 레벨을 반전하여 제1 차동 데이터쌍(DM, DP) 또는 제2 차동 데이터쌍(dm, dp)의 데이터(DP 또는 dp)를 발생할 수 있다.
도 3에 도시된 제1 전압-시간 변환기(20-22)의 동작을 설명하면 다음과 같다.
샘플링 동작 전에 제1 및 제2 풀다운 리셋 트랜지스터들(N5, N6)은 풀다운 리셋 클럭신호(CKNR)에 응답하여 온되어 제2 차동 노드쌍(n2m, n2p)을 접지전압으로 리셋할 수 있다.
제1 아날로그-디지털 변환 동작 시에 풀업 클럭신호(CKP)에 응답하여 제2 및 제4 풀업 트랜지스터들(P2, P4)이 온되고, 제1 차동 노드쌍(n1p, n1m)의 전압(VP)가 전압(VM) 보다 작으면, 제1 및 제3 풀업 트랜지스터들(P1, P3)이 동작하여 노드(n2p)를 노드(n2m)보다 빠르게 충전할 수 있다. 이에 따라, 신호(SP)가 신호(SM) 보다 제14 인버터(I14)의 문턱전압에 먼저 도달하여, 제13 인버터(I13)가 전원전압의 데이터(DM)를 발생하고, 제14 인버터(I14)가 접지전압의 데이터(DP)를 발생할 수 있다. 이 후, 노드(n2m)가 충전되어 신호(SM) 또한 제13 인버터(I13)의 문턱전압에 도달하여 제13 인버터(I13) 또한 접지전압의 데이터(DM)를 발생할 수 있다. 반면에, 제1 차동 노드쌍(n1p, n1m)의 전압(VM)가 전압(VP) 보다 낮으면, 제1 및 제3 풀업 트랜지스터들(P1, P3)이 동작하여 노드(n2m)를 노드(n2p)보다 빠르게 충전할 수 있다. 이에 따라, 신호(SM)가 신호(SP) 보다 제13 인버터(I14)의 문턱전압에 먼저 도달하여, 제13 인버터(I13)가 접지전압의 데이터(DM)를 발생하고, 제14 인버터(I14)가 전원전압의 데이터(DP)를 발생할 수 있다. 이 후, 노드(n2p)가 충전되어 신호(SP) 또한 제14 인버터(I14)의 문턱전압에 도달하여 제14 인버터(I14) 또한 접지전압의 데이터(DP)를 발생할 수 있다.
또한, 제1 아날로그-디지털 변환 동작 후에 제1 및 제2 풀업 리셋 트랜지스터들(P5, P6)은 풀업 리셋 클럭신호(CKPR)에 응답하여 온되어 제2 차동 노드쌍(n2m, n2p)을 전원전압으로 리셋할 수 있다.
제2 아날로그-디지털 변환 동작 시에 풀다운 클럭신호(CKN)에 응답하여 제1 및 제3 풀다운 트랜지스터들(N1, N3)이 온되고, 제1 차동 노드쌍(n1p, n1m)의 전압(VP)가 전압(VM) 보다 높으면, 제2 및 제4 풀다운 트랜지스터들(N2, N4)이 동작하여 노드(n2m)를 노드(n2p)보다 빠르게 방전할 수 있다. 이에 따라, 신호(SM)가 신호(SP) 보다 제13 인버터(I13)의 문턱전압에 먼저 도달하여, 제13 인버터(I13)가 전원전압의 데이터(DM)를 발생한 후, 인버터(I14)가 전원전압의 데이터(DP)를 발생할 수 있다. 반면에, 제1 차동 노드쌍(n1p, n1m)의 전압(VM)가 전압(VP) 보다 낮으면, 제2 및 제4 풀업 트랜지스터들(N2, N4)이 동작하여 노드(n2p)를 노드(n2m)보다 빠르게 방전할 수 있다. 이에 따라, 신호(SP)가 신호(SM) 보다 제14 인버터(I14)의 문턱전압에 먼저 도달하여, 제14 인버터(I14)가 전원전압의 데이터(DP)를 발생한 후, 인버터(I13)가 전원전압의 데이터(DM)를 발생할 수 있다.
도 3에 도시된 제1 전압-시간 변환기(20-22)는 접지전압으로 리셋된 후에 제1 내지 제4 풀업 트랜지스터들(P1 ~ P4)에 의해서 충전 동작을 수행하여 제1 아날로그-디지털 변환 동작을 수행하고, 전원전압으로 리셋된 후에 제1 내지 제4 풀다운 트랜지스터들(N1 ~ N4)에 의해서 방전 동작을 수행하여 제2 아날로그-디지털 변환 동작을 수행할 수 있다.
도시하지는 않았지만, 제2 내지 제4 전압-시간 변환기들(20-24 ~ 20-28) 각각은 제1 전압-시간 변환기(20-22)와 동일한 구성을 가지고 동일한 동작을 수행할 수 있다.
도 1 및 도 3을 참조하면, 제1 내지 제4 전압-시간 변환기들(20-22 ~ 20-28) 각각의 제2 풀다운 트랜지스터(N2)의 크기와 제4 풀다운 트랜지스터(N4)의 크기가 서로 다른 비율을 가질 수 있다. 예를 들면, 제1 전압-시간 변환기(20-22)의 제2 풀다운 트랜지스터(N2)의 크기와 제4 풀다운 트랜지스터(N4)의 크기가 i:j의 비율을 가지고, 제2 전압-시간 변환기(20-24)의 제2 풀다운 트랜지스터(N2)의 크기와 제4 풀다운 트랜지스터(N4)의 크기가 x:y의 비율을 가지고, 제3 전압-시간 변환기(20-26)의 제2 풀다운 트랜지스터(N2)의 크기와 제4 풀다운 트랜지스터(N4)의 크기가 y:x의 비율을 가지고, 제4 전압-시간 변환기(20-28)의 제2 풀다운 트랜지스터(N2)의 크기와 제4 풀다운 트랜지스터(N4)의 크기가 j:i의 비율을 가질 수 있다. 여기에서, i와 j의 차 값이 x와 y의 차 값 보다 크고, i+j는 x+y와 동일할 수 있다. 예를 들면, i는 3, j는 7, x는 4, y는 6일 수 있다. 이에 따라, 제1 내지 제4 전압-시간 변환기들(20-22 ~ 20-28)의 제2 풀다운 트랜지스터들(N2)와 제4 풀다운 트랜지스터들(N4)이 서로 다른 기준 전압들을 가질 수 있다.
도 4a 및 4b는 본 개시에 따른 실시예의 래치의 구성 및 논리표를 나타내는 도면으로, 도 4a에 도시된 래치는 도 1에 도시된 4개의 래치들(LA4 ~ LA1) 각각의 구성을 나타내며, DP, DM은 제1 내지 제4 전압-시간 변환기들(20-22 ~ 20-28)로부터 출력되는 제1 차동 데이터쌍들((DP4, DM4) ~ (DP1, DM1)) 중 하나의 쌍이고, CP, CM은 4개의 상위 차동 데이터쌍들((CP4, CM4) ~ (CP1, CM1)) 중 하나의 쌍일 수 있다. 도 4a에 도시된 래치는 4개의 NAND게이트들(NA1 ~ NA4)을 포함할 수 있다.
도 4a 및 4b를 참조하면, 래치는 제1 차동 데이터쌍(DP, DM)을 래치하여 상위 차동 데이터쌍(CP, CM)을 발생할 수 있다. 차동 데이터쌍(DP, DM)이 모두 "0"인 경우에, 래치는 상위 차동 데이터쌍(CP, CM)의 이전 상태를 유지할 수 있다. 제1 차동 데이터쌍(DP, DM)이 "0, "1"인 경우에, 래치는 "0", "1"의 상위 차동 데이터쌍(CP, CM)을 발생하고, "1", "0"인 경우에, 래치는 "1", "0"의 상위 차동 데이터쌍(CP, CM)을 발생할 수 있다. 또한, 제1 차동 데이터쌍(DP, DM)이 모두 "1"인 경우에, 래치는 모두 "1"인 상위 차동 데이터쌍(CP, CM)을 발생할 수 있다.
도 5는 본 개시에 따른 실시예의 아날로그-디지털 변환기의 동작을 설명하기 위한 동작 타이밍도로서, 제1 차동 노드쌍(n1p, n1m)의 차동 신호쌍(VP, VM)의 레벨 변화를 다른 신호들(CKS, CKP4 ~ CKP1, CKPR, CKN, CKNR, DP/DM, CP/CM)의 레벨 변화 보다 확대하여 도시한 것이다. 또한, 도 5는 접지전압(0V)과 전원전압(VDD) 사이를 16개의 제1 내지 제16 구간들(P1 ~ P16) 중 하나, 예를 들면, (1/4)VDD와 (5/16)VDD 사이의 제5 구간(P5)의 샘플링 신호(VP)가 변환되어 "0100"의 상위 디지털 데이터(CP4 ~ CP1)를 발생하는 동작을 나타내는 것이다. 도 5를 참조하면, OV와 (1/16)VDD 사이의 제1 구간(P1)은 상위 디지털 데이터 "0000"에 해당하는 구간이고, (1/4)VDD와 (5/16)VDD 사이의 제5 구간(P5)은 상위 디지털 데이터 "0100"에 해당하는 구간이고, (15/16)VDD와 VDD 사이의 제16 구간(P16)은 상위 디지털 데이터 "1111"에 해당하는 구간일 수 있다. 즉, 제1 내지 제16 구간들(P1 ~ P16)은 서로 다른 상위 디지털 데이터에 해당하는 구간일 수 있다.
도 1 내지 도 5를 참조하면, 샘플링 동작 기간(T1) 전에, 제1 내지 제4 타이밍 발생기들(24-22 ~ 24-28)은 "하이"레벨의 풀다운 리셋 클럭신호(CKNR)를 발생할 수 있다. 제1 내지 제4 전압-시간 변환기들(20-22, 20-24, 20-26, 20-28)의 제1 및 제2 풀다운 리셋 트랜지스터들(N5, N6)이 온되어 제2 차동 노드쌍들((n2m4, n2p4) ~ (n2m1, n2p1))을 모두 접지전압으로 리셋하여, 모두 "하이"레벨(데이터"1")의 제1 차동 데이터쌍들((DP4, DM4) ~ (DP1, DM1))을 발생할 수 있다.
샘플링 동작 기간(T1)에 제1 타이밍 발생기(24-22)는 샘플링 클럭신호(CKS)를 발생할 수 있다. 제1 스위치(SW1) 및 제2 스위치(SW2)는 샘플링 클럭신호(CKS)에 응답하여 온되어 차동 입력 신호쌍(VINP, VINM)을 제1 차동 노드쌍(n1p, n1m)으로 전송할 수 있다.
제1 아날로그-디지털 변환 동작 기간(T2)에 제1 타이밍 발생기(24-22)는 "로우"레벨의 풀업 클럭신호(CKP4)를 발생할 수 있다. 제1 전압-시간 변환기(20-22)의 제2 및 제4 풀업 트랜지스터들(P2, P4)은 "로우"레벨의 풀업 클럭신호(CKP4)에 응답하여 온될 수 있다. 또한, 샘플링 신호(VP)의 레벨이 샘플링 신호(VM)의 레벨 보다 낮으므로, 제1 및 제2 풀업 트랜지스터들(P1, P2)에 비해서 제3 및 제4 풀업 트랜지스터들(P3, P4)이 빠르게 노드(n2p4)를 충전할 수 있다. 제13 인버터(I13) 및 제14 인버터(I14)는 제2 차동 노드쌍(n2m4, n2p4)의 신호들(SM4, SP4)의 레벨들을 반전하여 "0"과 "1"의 제1 차동 데이터쌍(DP4, DM4)을 발생할 수 있다. 그리고, 제1 래치(22-22)는 "0"과 "1"의 제1 차동 데이터쌍(DP4, DM4)을 래치하여 "0"과 "1"의 상위 차동 데이터쌍(CP4, CM4)을 발생할 수 있다. 이에 따라, 제1 충방전기(10-2)는 충전 동작을 수행하여 샘플링 신호(VP)를 (1/4)VDD만큼 상승하고, 제2 충방전기(10-4)는 방전 동작을 수행하여 샘플링 신호(VM)을 (1/4)VDD만큼 감소하여 차동 신호쌍(VP, VM)을 발생할 수 있다.
제2 타이밍 발생기(24-24)는 제1 차동 데이터쌍(DP4, DM4)이 천이하는 것을 검출하면(예를 들면, 제1 차동 데이터쌍(DP4, DM3)의 하나가 "하이"레벨에서 "로우"레벨로 천이하는 것을 검출하면) "로우"레벨의 풀업 클럭신호(CKP3)를 발생할 수 있다. 제2 전압-시간 변환기(20-24)의 제2 및 제4 풀업 트랜지스터들(P2, P4)은 "로우"레벨의 풀업 클럭신호(CKP3)에 응답하여 온될 수 있다. 또한, 신호(VM)의 레벨이 신호(VP)의 레벨 보다 낮으므로, 제3 및 제4 풀업 트랜지스터들(P3, P4)에 비해서 제1 및 제2 풀업 트랜지스터들(P1, P2)이 빠르게 노드(n2m3)를 충전할 수 있다. 제13 인버터(I13) 및 제14 인버터(I14)는 제2 차동 노드쌍(n2m3, n2p3)의 신호들(SM4, SP4)의 레벨들을 반전하여 "1"과 "0"의 제1 차동 데이터쌍(DP3, DM3)을 발생할 수 있다. 그리고, 제2 래치(22-24)는 "1"과 "0"의 제1 차동 데이터쌍(DP3, DM3)을 래치하여 "1"과 "0"의 상위 차동 데이터쌍(CP3, CM3)을 발생할 수 있다. 이에 따라, 제1 충방전기(10-2)는 방전 동작을 수행하여 신호(VP)를 (1/8)VDD만큼 감소하고, 제2 충방전기(10-4)는 충전 동작을 수행하여 신호(VM)을 (1/8)VDD만큼 증가할 수 있다.
제3 타이밍 발생기(24-26)는 제1 차동 데이터쌍(DP3, DM3)이 천이하는 것을 검출하면 "로우"레벨의 풀업 클럭신호(CKP2)를 발생할 수 있다. 제3 전압-시간 변환기(20-26)는 상술한 제1 전압-시간 변환기(20-22)와 동일한 동작을 수행하여, "0"과 "1"의 제1 차동 데이터쌍(DP2, DM2)을 발생할 수 있다. 그리고, 제3 래치(22-26)는 상술한 제1 래치(22-22)와 동일한 동작을 수행하여, "0"과 "1"의 상위 차동 데이터쌍(CP2, CM2)을 발생할 수 있다. 이에 따라, 제1 충방전기(10-2)는 충전 동작을 수행하여 신호(VP)를 (1/16)VDD만큼 상승하고, 제2 충방전기(10-4)는 방전 동작을 수행하여 신호(VM)을 (1/16)VDD만큼 감소할 수 있다.
제4 타이밍 발생기(24-28)는 제1 차동 데이터쌍(DP2, DM2)이 천이하는 것을 검출하면 "로우"레벨의 풀업 클럭신호(CKP1)를 발생할 수 있다. 제4 전압-시간 변환기(20-28)는 상술한 제1 전압-시간 변환기(20-22)와 동일한 동작을 수행하여, "0"과 "1"의 제1 차동 데이터쌍(DP1, DM1)을 발생할 수 있다. 그리고, 제4 래치(22-28)는 상술한 제1 래치(22-22)와 동일한 동작을 수행하여, "0"과 "1"의 상위 차동 데이터쌍(CP1, CM1)을 발생할 수 있다. 이에 따라, 제1 충방전기(10-2)는 충전 동작을 수행하여 신호(VP)를 (1/32)VDD만큼 상승하고, 제2 충방전기(10-4)는 방전 동작을 수행하여 신호(VM)을 (1/32)VDD만큼 감소할 수 있다.
제1 아날로그-디지털 변환 동작 기간(T2) 후의 풀업 리셋 기간(T3)에 제1 내지 제4 타이밍 발생기들(24-22 ~ 24-28)은 제1 차동 데이터쌍(DP1, DM1)이 천이하는 것을 검출하면 "로우"레벨의 풀업 리셋 클럭신호(CKPR)을 발생할 수 있다. 이에 따라, 제1 내지 제4 전압-시간 변환기들(20-22 ~ 20-28) 각각의 제5 및 제6 풀업 리셋 트랜지스터들(P5, P6)가 온되어 4개의 제2 차동 노드쌍들((n2p4, n2m4) ~ (n2p1, n2m1))을 전원전압 레벨로 리셋할 수 있다. 제2 차동 노드쌍들((n2p4, n2m4) ~ (n2p1, n2m1))이 전원전압 레벨로 이미 리셋된 상태에서 풀업 리셋 기간(T3)에 리셋 동작이 수행되기 때문에 리셋 동작에 사용되는 전력 소모가 감소될 수 있다.
제2 아날로그-디지털 변환 동작 기간(T4)에 제1 내지 제4 타이밍 발생기들(24-22 ~ 24-28)은 "하이"레벨의 풀다운 클럭신호(CKN)를 발생할 수 있다. 제1 내지 제4 전압-시간 변환기들(20-22 ~ 20-28) 각각의 제1 및 제3 풀다운 트랜지스터들(N1, N3)이 온되고, 제2 및 제4 풀다운 트랜지스터들(N2, N4)이 마지막 남은 차동 신호쌍(VP, VM)의 차동 레벨쌍(vp, vm)을 이용하여 방전 동작을 수행할 수 있다. 제1 내지 제4 전압-시간 변환기들(20-22 ~ 20-28) 각각은 신호(VM)의 레벨(vm)가 신호(VP)의 레벨(vp) 보다 높으므로, 제1 및 제2 풀다운 트랜지스터들(N1, N2) 보다 제3 및 제4 풀업 트랜지스터들(N3, N4)을 통하여 보다 빠르게 방전하여, 제13 인버터(I13) 보다 제14 인버터(I14)를 통하여 "하이"레벨을 빠르게 발생할 수 있다. 제1 내지 제4 전압-시간 변환기들(20-22 ~ 20-28) 각각의 제2 및 제4 풀다운 트랜지스터들(N2, N4)의 크기들이 모두 다르므로, 마지막 남은 차동 신호쌍(VP, VM)의 차동 레벨쌍(vp, vm)을 이용하여 서로 다르거나 동일한 위상들(지연시간들)을 가지는 4개의 제2 차동 데이터쌍들((dp4, dm4) ~ (dp1, dm1))을 동시에 발생할 수 있다.
제2 아날로그-디지털 변환 동작 기간(T4) 후의 풀다운 리셋 기간(T5)에 제1 내지 제4 타이밍 발생기들(24-22 ~ 24-28)은 "하이"레벨의 풀다운 리셋 클럭신호(CKPR)을 발생할 수 있다. 이에 따라, 제1 내지 제4 전압-시간 변환기들(20-22 ~ 20-28) 각각의 제5 및 제6 풀다운 리셋 트랜지스터들(N5, N6)가 온되어 4개의 제2 차동 노드쌍들((n2p4, n2m4) ~ (n2p1, n2m1))을 접지전압 레벨로 리셋할 수 있다. 제2 차동 노드쌍들((n2p4, n2m4) ~ (n2p1, n2m1))이 접지전압 레벨로 이미 리셋된 상태에서 풀다운 리셋 기간(T5)에 리셋 동작이 수행되기 때문에 리셋 동작에 사용되는 전력 소모가 감소될 수 있다.
도 6은 본 개시에 따른 실시예의 제2 아날로그-디지털 변환 동작 및 에러 보정 동작을 개념적으로 나타내는 도면이다.
도 5 및 도 6을 참조하면, 제1 아날로그-디지털 변환 동작을 수행한 후 마지막 남은 차동 신호쌍(VP, VM)의 차동 레벨쌍(vp, vm)은 (15/32)VDD와 (17/32)VDD 사이에 있을 수 있다. (15/32)VDD와 (17/32)VDD 사이가 16개의 레벨들로 구분될 수 있고, 각 레벨들이 서로 다른 5비트 하위 디지털 데이터(d5 ~ d1)로 표현될 수 있다.
온도계 코드 발생기(30-2)는 제2 아날로그-디지털 변환 동작 시에 신호(VP 또는 VM)가 (15/32)VDD와 (17/32)VDD 사이의 16개의 레벨들 중 하나의 레벨에 있는 경우, 16개의 서로 다른 25비트 온도계 코드(I1 ~ I25) 중 해당 레벨에 대응하는 온도계 코드를 발생할 수 있다. 엔코더(30-4)는 제2 아날로그-디지털 변환 동작 시에 16개의 25비트 온도계 코드(I1 ~ I25)를 16개의 에러가 없는 5비트 하위 디지털 데이터(d5 ~ d1)로 변환할 수 있다. 예를 들면, 16개의 에러가 없는 5비트 하위 디지털 데이터(d5 ~ d1)는 "00000"부터 "01111"까지의 데이터일 수 있다.
그리고, 마지막 남은 차동 신호쌍(VP, VM)의 차동 레벨쌍(vp, vm)이 (15/32)VDD와 (29/64)VDD 사이 및 (17/32)VDD와 (35/64)VDD 사이에 있을 때 에러가 있는 것으로 보고 보정할 수 있다. (15/32)VDD와 (29/64)VDD 사이가 4개의 레벨들로 구분될 수 있고, (17/32)VDD와 (35/64)VDD 사이가 4개의 레벨들로 구분될 수 있고, 각 레벨이 서로 다른 5비트 에러 디지털 데이터로 표현될 수 있다.
온도계 코드 발생기(30-2)는 제2 아날로그-디지털 변환 동작 시에 신호(VP 또는 VM)가 (15/32)VDD와 (29/64)VDD 사이가 4개의 레벨들 중 하나의 레벨에 있는 경우, 4개의 서로 다른 25비트 온도계 코드(I1 ~ I25) 중 해당 레벨에 해당하는 온도계 코드를 발생할 수 있다. 엔코더(30-4)는 제2 아날로그-디지털 변환 동작 시에 4개의 25비트 온도계 코드(I1 ~ I25)를 4개의 5비트 디지털 데이터(d5 ~ d1)로 변환할 수 있다. 예를 들면, 4개의 5비트 디지털 데이터(d5 ~ d1)는 "11100"부터 "11111"까지의 값을 가질 수 있다. 또한, 온도계 코드 발생기(30-2)는 제2 아날로그-디지털 변환 동작 시에 신호(VP 또는 VM)가 (17/32)VDD와 (35/64)VDD 사이가 4개의 레벨들 중 하나의 레벨에 있는 경우, 4개의 서로 다른 25비트 온도계 코드(I1 ~ I25) 중 해당 레벨에 해당하는 온도계 코드를 발생할 수 있다. 엔코더(30-4)는 제2 아날로그-디지털 변환 동작 시에 4개의 25비트 온도계 코드(I1 ~ I25)를 4개의 5비트 디지털 데이터(d5 ~ d1)로 변환할 수 있다. 예를 들면, 4개의 5비트 디지털 데이터(d5 ~ d1)는 "10000"부터 "10011"까지의 값을 가질 수 있다.
에러 보정 동작 시에 4비트 상위 디지털 데이터(d8d7d6d5)와 5비트 하위 디지털 데이터 또는 제1 에러 디지털 데이터(d5d4d3d2d1)를 가산하여 최종 디지털 데이터(D8D7D6D5D4D3D2D1)를 발생하거나, 4비트 상위 디지털 데이터(d8d7d6d5)와 제2 에러 디지털 데이터(d5d4d3d2d1)의 상위 비트에 1을 추가한 데이터(1d5d4d3d2d1)를 가산하여 최종 디지털 데이터(D8D7D6D5D4D3D2D1)를 발생할 수 있다. 에러 보정 동작 시에 반올림에 의해서 "1"의 상위 비트가 발생하면, 버릴 수 있다.
도 7a는 본 개시에 따른 실시예의 온도계 코드 발생기의 구성을 나타내는 도면으로, 온도계 코드 발생기(30-2)는 3개의 제1 인터폴레이션부들(30-22), 3개의 제2 인터폴레이션부들(30-24), 및 3개의 래치부들(30-26)를 포함할 수 있다.
도 7a를 참조하면, 3개의 제1 인터폴레이션부들(30-22) 중 하나는 2개의 제2 차동 데이터쌍들((dp4, dm4), (dp3, dm3))의 각 데이터에 대한 위상 인터폴레이션 동작을 수행하는 제1 위상 인터폴레이터(PI1) 내지 제4 위상 인터폴레이터(PI4), 및 (예를 들면, dp4 ~ dp1은 포지티브 극성을 가지고, dm4 ~ dm1은 네거티브 극성을 가지는 것으로 가정할 때) 동일한 극성을 가지는 2개의 데이터(dm4, dm3) 및 2개의 데이터(dp4, dp3) 각각에 대한 위상 인터폴레이션 동작을 수행하는 제5 및 제6 위상 인터폴레이터들(PI5, PI6)을 포함할 수 있다. 3개의 제2 인터폴레이션부들(30-24) 중 하나는 제1 위상 인터폴레이터(PI1)의 출력 데이터와 제5 위상 인터폴레이터(PI5)의 출력 데이터, 제5 인터폴레이터(PI5)의 출력 데이터와 제3 위상 인터폴레이터(PI3)의 출력 데이터, 제2 위상 인터폴레이터(PI2)의 출력 데이터와 제6 위상 인터폴레이터(PI6)의 출력 데이터, 제6 위상 인터폴레이터(PI6)의 출력 데이터와 제4 위상 인터폴레이터(PI4)의 출력 데이터의 각 2개의 데이터에 대한 위상 인터폴레이션 동작을 수행하는 제7 내지 제10 위상 인터폴레이터들(PI7 ~ PI10)을 포함할 수 있다.
3개의 래치부들(30-26) 중 하나는 제1 위상 인터폴레이터(PI1)의 출력 데이터와 제2 위상 인터폴레이터(PI2)의 출력 데이터, 제2 위상 인터폴레이터(PI2)의 출력 데이터와 제7 위상 인터폴레이터(PI7)의 출력 데이터, 제2 위상 인터폴레이터(PI2)의 출력 데이터와 제5 위상 인터폴레이터(PI5)의 출력 데이터, 제2 위상 인터폴레이터(PI2)의 출력 데이터와 제8 위상 인터폴레이터(PI8)의 출력 데이터, 제2 위상 인터폴레이터(PI2)의 출력 데이터와 제3 위상 인터폴레이터(PI3)의 출력 데이터, 제9 위상 인터폴레이터(PI9)의 출력 데이터와 제3 위상 인터폴레이터(PI3)의 출력 데이터, 제6 위상 인터폴레이터(PI6)의 출력 데이터와 제3 위상 인터폴레이터(PI3)의 출력 데이터, 제10 위상 인터폴레이터(PI10)의 출력 데이터와 제3 위상 인터폴레이터(PI3)의 출력 데이터, 및 제3 위상 인터폴레이터(PI3)의 출력 데이터와 제4 위상 인터폴레이터(PI4)의 출력 데이터를 각각 래치하여 출력하는 9개의 서로 교대로 배치된 제5 및 제6 래치들(LA5, LA6)을 포함할 수 있다.
도시하지는 않았지만, 나머지 2개의 제1 인터폴레이션부들(30-22) 각각은 상술한 제1 인터폴레이션부(30-22)와 동일한 구성을 가지고, 나머지 2개의 인터폴레이션부들(30-24) 각각은 상술한 제2 인터폴레이션부(30-24)와 동일한 구성을 가지고, 나머지 2개의 래치부들(30-26) 각각은 상술한 래치부(30-26)와 동일한 구성을 가질 수 있다.
도 7b는 본 개시에 따른 실시예의 위상 인터폴레이터의 구성을 나타내는 도면으로, 제1 내지 제4 위상 인터폴레이터들(PI1 ~ PI4) 각각은 2개의 병렬 연결된 제15 및 제16 인버터들(I15, I16)을 포함하고, 제5 내지 제10 위상 인터폴레이터들(PI5 ~ PI10) 각각은 2개의 병렬 연결된 제17 및 제18 인버터들(I17, I18)을 포함할 수 있다.
도 7b를 참조하면, 제1 내지 제4 위상 인터폴레이터들(PI1 ~ PI4) 각각은 제15 및 제16 인버터들(I15, I16)에 의해서 동일한 신호의 위상을 각각 반전하고, 반전된 신호들의 위상들을 인터폴레이션하여 출력신호를 발생할 수 있다. 제5 내지 제10 위상 인터폴레이터들(PI5 ~ PI10) 각각은 제17 및 제18 인버터들(I17, I18)에 의해서 서로 다른 신호들의 위상을 각각 반전하고, 반전된 신호들의 위상들을 인터폴레이션하여 출력신호를 발생할 수 있다.
도 8a 및 8b는 본 개시에 따른 실시예의 제5 래치 및 제6 래치의 구성을 나타내는 도면들로서, 제5 래치(LA5)는 4개의 NOR게이트들(NR1 ~ NR4)을 포함하고, 제6 래치(LA6)는 4개의 NAND게이트들(ND5 ~ ND8)을 포함할 수 있다.
즉, 제5 래치(LA5)은 NOR형 S-R 래치이고, 제6 래치(LA6)는 NAND형 S-R 래치일 수 있다. 도 7에서, 제5 래치(LA5)와 제6 래치(LA6)를 교대로 사용하는 이유는 제5 래치들(LA5)로 인가되는 제2 차동 데이터쌍들이 제1 인터폴레이션부(30-22)의 하나의 인버터들을 통하여 발생되고, 제6 래치들(LA6)로 인가되는 제2 차동 데이터쌍들이 제1 인터폴레이션부(30-22)의 2개의 인버터들을 통하여 발생되기 때문이다.
도 7a에 도시된 온도계 코드 발생기(30-2)는 본 개시의 공동 발명자들 중 2인에 의해서 2019년 1월자 IEEE Journal. Solid-State Circuits, vol. 54, no. 1, pp. 288-297에 A 65-nm CMOS 6-bit 2.5-GS/s 7.5-mW 8x Time-Domain Interpolating Flash ADC With Sequential Slope-Matching Offset Calibration"라는 제목으로 공개된 논문에 상세하게 개시되어 있다. 예로서, 해당 논문의 도 4(a)에 개시된 시간-영역 인터폴레이터들(TDI)이 도 7b에 도시된 위상 인터폴레이터들(PI)에 대응하고, 해당 논문의 도 4(b)에 개시된 전압-시간 변환기들(VTC)은 도 3에 도시된 전압-시간 변환기들(20-22, 20-24)과 다른 구성을 가지고 다른 동작을 수행할 수 있으나, 해당 논문의 도 4(b)에 개시된 전압-시간 변환기들(VTC)로부터 발생되는 인접한 2개의 차동 데이터쌍들((DL1_8 +, DL1_8 -), (DL1_0 +, DL1_0 -))은 도 3에 도시된 전압-시간 변환기들(20-22, 20-24)로부터 발생되는 인접한 2개의 차동 데이터쌍들((DP4, DM4), (DP3, DM3))에 대응할 수 있다. 도 8a에 도시된 제5 래치(LA5)는 해당 논문의 도 4(d)에 도시된 NOR형 S-R 래치에 대응하고, 도 8b에 도시된 제6 래치(LA6)는 해당 논문의 도 4(d)에 도시된 NAND형 S-R 래치에 대응할 수 있다. 따라서, 도 7a, 7b, 8a 및 8b에 도시된 구성들에 대한 상세한 설명은 해당 논문을 참고로 하면 이해될 수 있을 것이다.
도 9는 본 개시에 따른 실시예의 시스템의 구성을 나타내는 블록도로서, 송신 장치(100) 및 수신 장치(200)를 포함하고, 수신 장치(200)는 k개의 아날로그-디지털 변환기들(ADC1 ~ ADCk)을 포함할 수 있다.
도 9를 참조하면, 송신 장치(100)는 k개의 차동 입력 신호쌍들((VINP1, VINM1) ~ (VINPk, VINMk))을 전송할 수 있다. k개의 아날로그-디지털 변환기들(ADC1 ~ ADCk)은 k개의 차동 입력 신호쌍들((VINP1, VINM1) ~ (VINPk, VINMk))을 수신하여 k개의 8비트 디지털 데이터((D81 ~ D81) ~ (D8k ~ D81))를 발생할 수 있다.
k개의 아날로그-디지털 변환기들(ADC1 ~ ADCk) 각각은 도 1 내지 도 8b를 참조하여 설명된 아날로그-디지털 변환기와 동일한 구성을 가지고 동일한 동작을 수행할 수 있다.
예를 들면, 송신 장치(100)는 제어 장치(100)일 수 있고, 수신 장치(200)는 반도체 메모리 장치일 수 있다. 수신 장치(200)가 반도체 메모리 장치인 경우에, 하나의 핀을 통하여 인가되는 차동 입력 신호쌍의 레벨을 수신하여 8비트 디지털 데이터를 내부적으로 발생하여 메모리 셀 어레이(미도시)에 저장할 수 있다.
도 9에 도시된 시스템 뿐만 아니라 도 1 내지 도 8b를 참조하여 설명된 아날로그-디지털 변환기는 아날로그 신호를 디지털 데이터로 변환할 필요가 있는 다양한 장치들에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100: 아날로그-디지털 변환기 10: 샘플링 및 충방전부
20: 제1 아날로그-디지털 변환부 30: 제2 아날로그-디지털 변환부
40: 에러 보정부 SW1, SW2: 제1 및 제2 스위치들
10-2, 10-4: 제1 및 제2 충방전기들
VTC4 ~ VTC1: 제1 내지 제4 전압-시간 변환기들
LA4 ~ LA1: 제1 내지 제4 래치들
TG4 ~ TG1: 제1 내지 제4 타이밍 발생기들
30-2: 온도계 코드 발생기 30-4: 엔코더
100: 송신 장치 200: 수신 장치

Claims (10)

  1. 제1 아날로그-디지털 변환 동작 시에 차동 샘플링 신호쌍 및 n개의 차동 신호쌍들 중 첫번째부터 (n-1)번째 차동 신호쌍들의 각 쌍에 응답하여 n개의 제1 차동 노드쌍들의 각 쌍에 대한 충전 동작을 순차적으로 수행하여 n개의 제1 차동 데이터쌍들의 각 쌍을 순차적으로 발생하여 n비트 상위 디지털 데이터로 이용되는 n개의 상위 차동 데이터쌍들의 각 쌍을 순차적으로 발생하고, 제2 아날로그-디지털 변환 동작 시에 상기 n개의 차동 신호쌍들 중 n번째 차동 신호쌍에 응답하여 상기 n개의 제1 차동 노드쌍들 각각에 대한 방전 동작을 동시에 수행하여 서로 다르거나 동일한 위상들을 가지는 n개의 제2 차동 데이터쌍들을 발생하는 제1 아날로그-디지털 변환부; 및
    상기 n개의 제2 차동 데이터쌍들의 인접한 적어도 2개의 데이터에 대한 복수개의 위상 인터폴레이션 동작들을 수행하여 2n+m(m은 2n보다 작음)비트 온도계 코드를 발생하고, 상기 2n+m비트 온도계 코드를 엔코딩하여 적어도 (n+1)비트 하위 디지털 데이터를 발생하는 제2 아날로그-디지털 변환부를 포함하는 아날로그-디지털 변환기.
  2. 제1 항에 있어서, 상기 아날로그-디지털 변환기는
    샘플링 동작 시에 차동 입력 신호쌍을 샘플링하여 제2 차동 노드쌍으로 차동 샘플링 신호쌍을 발생하고, 상기 제1 아날로그-디지털 변환 동작 시에 순차적으로 발생되는 상기 n개의 상위 차동 데이터쌍들의 각 쌍에 응답하여 상기 제2 차동 노드쌍에 대한 충전 동작 및 방전 동작을 수행하여 상기 차동 샘플링 신호쌍으로부터 변화하는 상기 n개의 차동 신호쌍들의 각 쌍을 순차적으로 발생하는 샘플링 및 충방전부를 추가적으로 포함하는 아날로그-디지털 변환기.
  3. 제2 항에 있어서, 상기 샘플링 및 충방전부는
    상기 제2 차동 노드쌍 중 하나에 연결되고, 상기 n개의 상위 차동 데이터쌍들의 각 쌍에 응답하여 상기 제2 차동 노드쌍의 하나의 레벨을 각 쌍의 이진 가중치에 대응하는 레벨만큼 증가하는 상기 충전 동작 또는 감소하는 상기 방전 동작을 수행하는 제1 충방전기; 및
    상기 제2 차동 노드쌍 중 다른 하나에 연결되고, 상기 n개의 상위 차동 데이터쌍들의 각 쌍에 응답하여 상기 제2 차동 노드쌍의 다른 하나의 레벨을 각 쌍의 이진 가중치에 대응하는 레벨만큼 감소하는 상기 방전 동작 또는 상승하는 상기 충전 동작을 수행하는 제2 충방전기를 포함하는 아날로그-디지털 변환기.
  4. 제1 항에 있어서, 상기 제1 아날로그-디지털 변환부는
    상기 샘플링 동작 전에 풀다운 리셋 클럭신호에 응답하여 상기 n개의 제1 차동 노드쌍들을 접지전압으로 리셋하고, 상기 제1 아날로그-디지털 변환 동작 시에 순차적으로 발생되는 n개의 풀업 클럭신호들 각각 및 순차적으로 발생되는 상기 차동 샘플링 신호쌍 및 상기 첫번째부터 (n-1)번째 차동 신호쌍들의 각 쌍에 응답하여 상기 n개의 제1 차동 노드쌍들의 각 쌍에 대한 상기 충전 동작을 순차적으로 수행하여 상기 n개의 제1 차동 데이터쌍들의 각 쌍을 순차적으로 발생하고, 상기 제1 아날로그-디지털 변환 동작 후 풀업 리셋 클럭신호에 응답하여 상기 n개의 제1 차동 노드쌍들을 전원전압으로 리셋하고, 상기 제2 아날로그-디지털 변환 동작 시에 풀다운 클럭신호 및 상기 n개의 차동 신호쌍들 중 상기 n번째 차동 신호쌍에 응답하여 상기 n개의 제1 차동 노드쌍들의 각 쌍에 대한 상기 방전 동작을 동시에 수행하여 상기 n개의 제2 차동 데이터쌍들을 발생하는 n개의 전압-시간 변환기들; 및
    상기 n개의 제1 차동 데이터쌍들의 각 쌍을 순차적으로 래치하여 상기 n개의 상위 차동 데이터쌍들을 발생하는 n개의 래치들을 포함하는 아날로그-디지털 변환기.
  5. 제4 항에 있어서, 상기 n개의 전압-시간 변환기들 각각은
    상기 전원전압과 상기 n개의 제1 차동 노드쌍들의 각 쌍 사이에 각각 연결되고, 상기 풀업 리셋 클럭신호에 응답하여 상기 n개의 제1 차동 노드쌍들의 각 쌍을 상기 전원전압으로 리셋하는 제1 풀업 리셋 트랜지스터와 제2 풀업 리셋 트랜지스터;
    상기 전원전압과 상기 n개의 제1 차동 노드쌍들의 각 쌍의 하나에 직렬 연결되고, 상기 n개의 차동 신호쌍들의 각 쌍의 하나 및 n개의 풀업 클럭신호들 중 하나에 응답하는 제1 풀업 트랜지스터와 제2 풀업 트랜지스터;
    상기 전원전압과 상기 n개의 제1 차동 노드쌍들의 각 쌍의 다른 하나에 직렬 연결되고, 상기 n개의 차동 신호쌍들의 각 쌍의 다른 하나 및 상기 n개의 풀업 클럭신호들 중 하나에 응답하는 제3 풀업 트랜지스터와 제4 풀업 트랜지스터;
    상기 n개의 제1 차동 노드쌍들의 각 쌍과 상기 접지전압 사이에 각각 연결되고, 상기 풀다운 리셋 클럭신호에 응답하여 상기 n개의 제1 차동 노드쌍들의 각 쌍을 상기 접지전압으로 리셋하는 제1 풀다운 리셋 트랜지스터와 제2 풀다운 리셋 트랜지스터;
    상기 n개의 제1 차동 노드쌍들의 각 쌍의 하나와 상기 접지전압 사이에 직렬 연결되고, 풀다운 클럭신호 및 상기 n개의 차동 신호쌍들의 각 쌍의 다른 하나에 응답하는 제1 풀다운 트랜지스터와 제2 풀다운 트랜지스터;
    상기 n개의 제1 차동 노드쌍들의 각 쌍의 다른 하나와 상기 접지전압 사이에 직렬 연결되고, 상기 풀다운 클럭신호 및 상기 n개의 차동 신호쌍들의 각 쌍의 하나에 응답하는 제3 풀다운 트랜지스터와 제4 풀다운 트랜지스터를 포함하는 아날로그-디지털 변환기.
  6. 제5 항에 있어서, 상기 n개의 전압-시간 변환기들 각각의 상기 제2 풀다운 트랜지스터의 크기와 상기 제4 풀다운 트랜지스터의 크기가 서로 다른 비율을 가지는 아날로그-디지털 변환기.
  7. 제5 항에 있어서, 상기 n개의 전압-시간 변환기들 중 첫번째 전압-시간 변환기의 상기 제2 풀다운 트랜지스터의 크기와 상기 제4 풀다운 트랜지스터의 크기가 i:j의 비율을 가지고, 두번째 전압-시간 변환기의 상기 제2 풀다운 트랜지스터의 크기와 상기 제4 풀다운 트랜지스터의 크기가 x:y의 비율을 가지고, 세번째 전압-시간 변환기의 상기 제2 풀다운 트랜지스터의 크기와 상기 제4 풀다운 트랜지스터의 크기가 y:x의 비율을 가지고, 네번째 전압-시간 변환기의 상기 제2 풀다운 트랜지스터의 크기와 상기 제4 풀다운 트랜지스터의 크기가 j:i의 비율을 가지고, 상기 i와 j의 차 값이 상기 x와 y의 차 값 보다 크고, 상기 i+j는 상기 x+y와 동일한 아날로그-디지털 변환기.
  8. 제4 항에 있어서, 상기 아날로그-디지털 변환기는
    상기 샘플링 동작 전에 상기 풀다운 리셋 클럭신호를 발생하고, 상기 제1 아날로그-디지털 변환 동작 시에 상기 n개의 풀업 클럭신호들 중 첫번째 풀업 클럭신호를 발생하고, 상기 n개의 제1 차동 데이터쌍들의 각 쌍의 천이를 검출하여 상기 n개의 풀업 클럭신호들 중 두번째 풀업 클럭신호 내지 n번째 풀업 클럭신호를 각각 발생하고, 상기 n번째 풀업 클럭신호에 응답하여 상기 풀업 리셋 클럭신호를 발생하고, 상기 제2 아날로그-디지털 변환 동작 시에 상기 풀다운 클럭신호를 발생하는 타이밍 발생부를 추가적으로 포함하는 아날로그-디지털 변환기.
  9. 제7 항에 있어서, 상기 제2 아날로그-디지털 변환부는
    상기 n개 중 인접한 2개의 제2 차동 데이터쌍들의 각 데이터에 대한 제1 위상 인터폴레이션 동작을 수행하여 제1 인터폴레이션 데이터 내지 제4 인터폴레이션 데이터를 발생하고, 상기 인접한 2개의 제2 차동 데이터쌍들 중 동일한 극성을 가지는 2개씩의 데이터에 대한 위상 인터폴레이션 동작을 수행하여, 제5 인터폴레이션 데이터 및 제6 인터폴레이션 데이터를 발생하는 제1 위상 인터폴레이션부;
    상기 제1 인터폴레이션 데이터와 상기 제5 인터폴레이션 데이터에 대한 위상 인터폴레이션을 수행하여 제7 인터폴레이션 데이터를 발생하고, 상기 제5 인터폴레이션 데이터와 상기 제3 인터폴레이션 데이터에 대한 위상 인터폴레이션을 수행하여 제8 인터폴레이션 데이터를 발생하고, 상기 제2 인터폴레이션 데이터와 상기 제6 인터폴레이션 데이터에 대한 위상 인터폴레이션을 수행하여 제9 인터폴레이션 데이터를 발생하고, 상기 제6 인터폴레이션 데이터와 상기 제4 인터폴레이션 데이터에 대한 위상 인터폴레이션을 수행하여 제10 인터폴레이션 데이터를 발생하는 제2 위상 인터폴레이션부; 및
    상기 제1 인터폴레이션 데이터와 상기 제2 인터폴레이션 데이터, 상기 제2 인터폴레이션 데이터와 상기 제7 인터폴레이션 데이터, 상기 제2 인터폴레이션 데이터와 상기 제5 인터폴레이션 데이터, 상기 제2 인터폴레이션 데이터와 상기 제8 인터폴레이션 데이터, 상기 제2 인터폴레이션 데이터와 상기 제3 인터폴레이션 데이터, 상기 제9 인터폴레이션 데이터와 상기 제3 인터폴레이션 데이터, 상기 제6 인터폴레이션 데이터와 상기 제3 인터폴레이션 데이터, 상기 제10 인터폴레이션 데이터와 상기 제3 인터폴레이션 데이터, 및 상기 제3 인터폴레이션 데이터와 상기 제4 인터폴레이션 데이터 각각 래치하여 출력하는 래치부를 포함하는 래치부를 포함하는 아날로그-디지털 변환기.
  10. 제1 항에 있어서, 상기 적어도 (n+1)비트 하위 디지털 데이터는 2n개의 에러가 없는 데이터, k(k는 2n보다 작음)개의 제1 에러 디지털 데이터, 및 k개의 제2 에러 디지털 데이터를 포함하고,
    상기 아날로그-디지털 변환기는
    상기 n비트 상위 디지털 데이터와 상기 2n개의 에러가 없는 데이터의 하나 또는 제1 에러 디지털 데이터의 하나를 가산하여 최종 n비트 디지털 데이터를 발생하거나, 상기 n비트 상위 디지털 데이터와 제1 에러 디지털 데이터의 상위 비트에 "1"을 추가하여 얻어지는 데이터를 가산하여 상기 최종 n비트 디지털 데이터를 발생하는 에러 보정부를 추가적으로 포함하는 아날로그-디지털 변환기.
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