KR101341029B1

KR101341029B1 - 축차 근사 레지스터 아날로그 디지털 변환기 및 그를 이용한 아날로그 디지털 변환방법

Info

Publication number: KR101341029B1
Application number: KR1020110119910A
Authority: KR
Inventors: 강형원
Original assignee: 엘지디스플레이 주식회사
Priority date: 2010-12-10
Filing date: 2011-11-17
Publication date: 2013-12-13
Also published as: KR20120065226A; TWI473437B; TW201233069A

Abstract

본 발명은 축차 근사형 아날로그-디지털 변환기(SAR ADC; Successive Approximation Register Analog-Digital Converter)의 응답속도를 향상시킴으로써 해상도에 최적화된 동작 속도를 유지할 수 있도록 함과 아울러 그 안정성을 향상시킬 수 있도록 한 SAR ADC 및 그를 이용한 아날로그 디지털 변환 방법에 관한 것으로, 외부로부터 입력되는 아날로그 전압을 샘플링/홀딩하는 SHA(Sampling/Holding Amplifier); 상기 홀딩된 아날로그 전압의 레벨과 n 비트(n은 1 이상의 정수) 아날로그 신호레벨을 비교하여 그 비교 결과에 따른 비교신호를 출력하는 비교기; 상기 비교신호에 응답하여 최상위 비트부터 최하위 비트까지 순차적으로 디지털 신호를 생성 및 출력하는 SAR(Successive Approximation Register) 논리회로; 상기 순차적으로 출력되는 디지털 신호를 n 비트 아날로그 신호로 변환하여 상기 비교기로 공급하는 DAC(Digital-Analog Converter); 및 상기 최상위 비트부터 최하위 비트까지 순차적으로 출력된 디지털 신호들을 홀딩하여 n 비트의 디지털 신호를 생성하는 출력 레지스터를 구비하며, 상기 SAR 논리회로는 외부로부터 스타트 신호가 인가되면 상기 스타트 신호와는 한 위상차를 갖는 최상위 비트의 디지털 신호를 생성 및 출력하는 것을 특징으로 한다.

Description

축차 근사 레지스터 아날로그 디지털 변환기 및 그를 이용한 아날로그 디지털 변환방법{SUCCESSIVE APPROXIMATION REGISTER ANALOG DISITAL CONVERTER AND ANALOG DISITAL CONVERTING METHODE USING THE SAME}

본 발명은 축차 근사형 아날로그-디지털 변환기(SAR ADC; Successive Approximation Register Analog-Digital Converter)에 관한 것으로, 특히 SAR ADC의 응답속도를 향상시킴으로써 해상도에 최적화된 동작 속도를 유지할 수 있도록 함과 아울러 그 안정성을 향상시킬 수 있도록 한 SAR ADC 및 그를 이용한 아날로그 디지털 변환 방법에 관한 것이다.

ADC(Analog-Digital Converter)는 아날로그 신호를 디지털 코드로 변환하기 위한 장치이며, 아날로그 신호를 샘플링하여 그 크기에 대응하는 디지털 코드 또는 디지털 신호로 변환한다. 이와 같은 ADC 중에서, 특히 SAR ADC는 축차 근사 레지스터(SAR)를 구비하며, 디지털 코드를 상위 비트로부터 순차적으로 증가 또는 감소시키면서 조합하여 이를 아날로그 신호와 비교함으로써, 아날로그 입력 신호에 근사화되도록 한다.

통상의 SAR ADC는 N 비트(N은 1 이상의 정수)의 DAC(Digital-Analog Converter)와 비교기를 구비하여 구성된다. N 비트 DAC는 N 비트의 디지털 코드를 그에 대응하는 아날로그 전압으로 변환한다. 비교기는 상기 N 비트 DAC로부터 출력되는 아날로그 전압과 변환 대상이 되는 입력 아날로그 신호를 비교한다. 만약 입력된 아날로그 신호가 비교 대상인 DAC로부터의 아날로그 전압보다 크거나 같으면, 비교기 출력은 하이 레벨(Hi), 즉 논리 값 1의 신호를 출력한다. 반대로, 입력된 아날로그 신호보다 DAC에서 출력되는 아날로그 전압이 더 크다면 비교기는 로우 레벨, 즉 논리 값 0의 신호를 출력한다.

이에 따라, N 비트 DAC에 입력되는 디지털 코드의 최상위 비트(MSB; Most Significant Bit)를 논리 값 1로 설정하고, 입력된 아날로그 신호와 N 비트 DAC로부터 출력되는 아날로그 전압을 비교하면 N 비트 디지털 코드의 MSB의 값을 판정할 수 있다. 이어서, N 비트 DAC에 입력되는 디지털 코드의 후속 비트를 순차적으로 변경하면서 전술한 비교 과정을 반복함으로써, 아날로그 신호에 대응하는 N 비트의 디지털 코드를 결정할 수 있다.

하지만, 이와 같은 종래의 SAR ADC는 MSB의 디지털 신호를 생성하는 SR-플립플롭을 리셋하기 위한 스타트 스테이지와 반전 게이트를 구비한다. 스타트 스테이지에 도 1에 도시된 바와 같이 스타트 신호(START)가 입력되면, 반전 게이트는 스타트 스테이지의 위상을 반전시켜 리셋 신호(RESET)를 생성한다. 리셋 신호(RESET)가 MSB의 디지털 신호를 생성하는 SR-플립플롭에 입력되면, SR-플립플롭은 MSB의 디지털 신호를 생성한다. 이 경우, MSB의 디지털 신호는 스타트 신호(START)와 2위상차를 가지므로 동작 시간이 길어지는 문제점이 있습니다. 이에, 종래에는 해상도에 최적화된 타이밍으로 동작시킬 수 없었으며, 해상도와 동일한 동작 속도를 구현하기 위해 SAR에 공급되는 클럭 주기를 빠르게 변환 공급하는 등의 문제점을 감수해야했다.

또한, 종래 DAC는 도 2에 도시된 바와 같이 이진 가중치(binary weighted) 캐패시터로 이루어진다. 이 이진 가중치 캐패시터로 이루어진 DAC는 저항보다 높은 선형성을 가지며, 저전력 설계가 용이하다. 그러나, 해상도가 높아질수록 가장 작은 크기의 캐패시터와 가장 큰 크기 캐패시터의 비율이 급격히 증가한다. 예를 들어, 8비트의 DAC의 경우, MSB에 해당하는 캐패시터의 크기는 최소 캐패시터 크기의 128배가 되며, 정합특성을 위해 단위 캐패시터를 사용할 경우 256개의 캐패시터가 필요하다. 이와 같이, 정합을 고려하여 결정하는 캐패시터의 크기가 너무 클 경우 DAC의 전체 면적이 증가함으로써 집적화가 저하되며 회로가 복잡해지는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, SAR ADC의 응답속도를 향상시킴으로써 해상도에 최적화된 동작 속도를 유지할 수 있도록 함과 아울러 그 안정성을 향상시킬 수 있도록 한 SAR ADC 및 그를 이용한 아날로그 디지털 변환 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여, 본 발명에 따른 축차 근사 레지스터 아날로그 디지털 변환기는 외부로부터 입력되는 아날로그 전압을 샘플링/홀딩하는 SHA(Sampling/Holding Amplifier); 상기 홀딩된 아날로그 전압의 레벨과 n 비트 아날로그 신호레벨을 비교하여 그 비교 결과에 따른 비교신호를 출력하는 비교기; 상기 비교신호에 응답하여 최상위 비트부터 최하위 비트까지 순차적으로 디지털 신호를 생성 및 출력하는 SAR(Successive Approximation Register) 논리회로; 상기 순차적으로 출력되는 디지털 신호를 n 비트 아날로그 신호로 변환하여 상기 비교기로 공급하는 DAC(Digital-Analog Converter); 및 상기 최상위 비트부터 최하위 비트까지 순차적으로 출력된 디지털 신호들을 홀딩하여 n 비트의 디지털 신호를 생성하는 출력 레지스터를 구비하며, 상기 SAR 논리회로는 외부로부터 스타트 신호가 인가되면 상기 스타트 신호와는 한 위상차를 갖는 최상위 비트의 디지털 신호를 생성 및 출력하는 것을 특징으로 한다.

상기 SAR 논리회로는 상기 비교 신호를 공급받아 상기의 클럭 신호에 동기시켜 출력하는 스타트 스테이지, 서로 종속적으로 연결된 복수의 스테이지를 구비하여 상기 스타트 신호와 상기 클럭 신호에 따라 순차적으로 복수의 쉬프트 펄스 출력하는 쉬프트 레지스터, 상기 스타트 스테이지를 통해 순차적으로 출력되는 상기 비교 신호들과 상기 복수의 쉬프트 펄스에 각각 응답하여 순차적으로 논리 신호를 각각 출력하는 복수의 논리 게이트, 및 상기 순차적으로 출력되는 쉬프트 펄스들과 상기 논리 신호들을 순차적으로 공급받아 최상위 비트부터 최하위 비트까지 순차적으로 상기 n 비트의 디지털 신호를 출력하는 SAR을 구비한 것을 특징으로 한다.

상기 DAC는 c-2c 단계형 구조의 DAC로 직렬 연결된 적어도 하나의 스위칭 소자와 제 1 커패시터가 서로 직렬로 연결된 복수의 제 2 커패시터 간의 연결 노드에 병렬 구조로 각각 연결되어 구성된 것을 특징으로 한다.

상기 복수의 논리 게이트는 상기 스타트 스테이지와 상기 복수의 쉬프트 펄스에 응답하여 복수의 논리 곱 신호를 생성하는 복수의 논리 곱 게이트인 것을 특징으로 한다.

상기 쉬프트 레지스터에 구비된 제 1 스테이지는 세트 전압이 공급되는 입력 단자를 가지는 D플립플롭이며, 상기 제1 스테이지는 상기 스타트 신호에 응답하여 상기 세트 전압에 해당하는 첫 번째 쉬프트 펄스를 상기 SAR에 구비된 제 1 SR-플립플롭으로 공급하고, 상기 제 1 SR-플립플롭은 상기 첫 번째 쉬프트 펄스에 동기하여 상기의 스타트 신호와는 한 위상차를 갖는 상기 최상위 비트의 디지털 신호를 생성 및 출력하는 것을 특징으로 한다.

상기 목적을 달성하기 위하여, 본 발명에 따른 아날로그 디지털 변환 방법은 외부로부터 입력되는 아날로그 전압을 샘플링/홀딩하여 출력하는 단계; 상기 홀딩된 아날로그 전압의 레벨과 n 비트 아날로그 신호레벨을 비교하여 그 비교 결과에 따른 비교신호를 출력하는 단계; 상기 비교신호에 응답하여 최상위 비트부터 최하위 비트까지 순차적으로 디지털 신호를 생성 및 출력하는 단계; 상기 순차적으로 출력되는 디지털 신호를 n 비트 아날로그 신호로 변환하여 출력하는 단계; 및 상기 최상위 비트부터 최하위 비트까지 순차적으로 출력된 디지털 신호들을 홀딩하여 n 비트의 디지털 신호를 생성하는 단계를 포함하며, 상기 최상위 비트부터 최하위 비트까지 순차적으로 디지털 신호를 생성하는 단계는 외부로부터 스타트 신호가 인가되면 상기 스타트 신호와는 한 위상차를 갖는 최상위 비트의 디지털 신호를 생성하는 단계를 포함한 것을 특징으로 한다.

상기 최상위 비트부터 최하위 비트까지 순차적으로 디지털 신호를 생성하는 단계는 상기 비교 신호를 공급받아 상기의 클럭 신호에 동기시켜 출력하는 단계, 서로 종속적으로 연결된 복수의 스테이지를 이용하여 상기 스타트 신호와 상기 클럭 신호에 따라 순차적으로 복수의 쉬프트 펄스 출력하는 단계, 상기 비교 신호들과 상기 복수의 쉬프트 펄스에 각각 응답하여 순차적으로 논리 신호를 각각 출력하는 단계, 및 상기 순차적으로 출력되는 쉬프트 펄스들과 상기 논리 신호들을 순차적으로 공급받아 최상위 비트부터 최하위 비트까지 순차적으로 상기 n 비트의 디지털 신호를 출력하는 단계를 포함한 것을 특징으로 한다.

상기 n 비트 아날로그 신호를 생성하는 단계는 직렬 연결된 적어도 하나의 스위칭 소자와 제 1 커패시터가 서로 직렬로 연결된 복수의 제 2 커패시터 간의 연결 노드에 병렬 구조로 각각 연결되어 구성된 c-2c 단계형 구조의 DAC를 이용하여 상기 순차적으로 출력되는 디지털 신호를 n 비트 아날로그 신호로 변환하여 출력하는 것을 특징으로 한다.

상기 스타트 신호와는 한 위상차를 갖는 최상위 비트의 디지털 신호를 생성하는 단계는 상기 쉬프트 레지스트에 구비된 제1 스테이지에 세트 전압을 공급하는 단계와; 상기 스타트 신호에 응답하여 상기 세트 전압에 해당하는 첫 번째 쉬프트 펄스를 제 1 SR-플립플롭으로 공급하는 단계, 상기 첫 번째 쉬프트 펄스에 동기하여 상기 스타트 신호와는 한 위상차를 갖는 상기 최상위 비트의 디지털 신호를 생성하는 단계를 포함한 것을 특징으로 한다.

상기와 같은 특징들을 갖는 본 발명의 실시 예에 따른 축차 근사형 아날로그-디지털 변환기 및 그를 이용한 아날로그 디지털 변환방법은 추가적인 동작시간 필요 없이 n 비트에 해당하는 동작시간만으로 n 비트의 디지털 신호를 출력하도록 함으로써 해상도에 최적화된 동작 속도를 유지시킬 수 있다.

또한, c-2c 단계형(c-2c ladder type) DAC를 적용시켜 회로 구성을 단순화 및 소형화시키면서도 차동성(differential motion) 구조로 SAR ADC을 형성시켜 노이즈 영향을 줄일 수 있다.

도 1은 종래 SAR ADC의 동작 방법을 설명하기 위한 파형도.
도 2는 종래 DAC를 구체적으로 나타낸 구성 회로도.
도 3은 본 발명의 실시 예에 따른 SAR ADC를 나타낸 구성 블록도.
도 4는 도 3에 도시된 SAR 논리회로를 구체적으로 나타낸 구성 블록도.
도 5는 도 3에 도시된 DAC를 구체적으로 나타낸 구성 회로도.
도 6은 도 4에 도시된 SAR 논리회로의 동작방법을 설명하기 위한 구동 파형도.
도 7은 도 4에 도시된 SAR논리 회로의 구동 방법을 설명하기 위한 도면.
도 8은 도 3에 도시된 SAR ADC의 n 비트의 디지털 신호 결정방법을 설명하기 위한 도면.

이하, 상기와 같은 특징을 갖는 본 발명의 실시 예에 따른 축차 근사형 아날로그-디지털 변환기(SAR ADC; Successive Approximation Register Analog-Digital Converter) 및 그를 이용한 아날로그 디지털 변환방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.

도 1은 본 발명의 실시 예에 따른 SAR ADC를 나타낸 구성 블록도이다.

도 1에 도시된 SAR ADC는 외부로부터 입력되는 아날로그 전압(Vin)을 샘플링/홀딩하는 SHA(Sampling/Holding Amplifier, 2); 상기의 홀딩된 아날로그 입력 전압(Vh)의 레벨과 n 비트에 해당하는 아날로그 출력 신호(D_v)의 레벨을 비교하여 그 비교 결과에 따른 비교신호(C_out)를 출력하는 비교기(4); 비교신호(C_out)에 응답하여 최상위 비트부터 최하위 비트까지 순차적으로 디지털 신호를 생성 및 출력하는 SAR 논리회로(6); 상기 순차적으로 출력되는 디지털 신호를 n 비트에 해당하는 아날로그 출력 신호로 변환하여 상기 비교기(4)로 공급하는 DAC(10); 및 상기 최상위 비트부터 최하위 비트까지 순차적으로 출력된 디지털 신호들을 홀딩하여 n 비트의 디지털 신호(outn)를 생성 및 출력하는 출력 레지스터(8)를 구비한다.

이와 같이 구성된 SAR ADC에는 SHA(2)나 비교기(4) 및 출력 레지스터(8) 등의 각 구성 요소들의 구동에 필요한 구동 전압들(VDD,VSS)과 DAC(10)에 공급되는 기준 전압(Vref)을 생성하는 전원 공급부 및 SAR 논리회로(6)에 적어도 하나의 클럭 신호(CLK)를 공급하는 클럭 발생부가 더 구비되기도 한다. 하지만, 전원 공급부와 클럭 발생부는 도 3과 같이 SAR ADC와는 별도로 구성되어 각 구동 전압들(VDD,VSS)과 적어도 하나의 클럭 신호(CLK)를 SAR ADC로 공급할 수도 있다.

SAR ADC에 구비된 SHA(2)는 외부로부터 입력되는 아날로그 전압(Vin)을 샘플링한 후 샘플링된 아날로그 입력 전압(Vh)의 레벨이 왜곡되지 않도록 홀딩 및 증폭시켜 출력한다. 이러한 SHA(2)는 고해상도의 아날로그 그래픽 신호를 샘플링 및 홀딩하기 위해 주로 적용되며, 적어도 하나의 커패시터와 증폭회로 및 스위칭 소자 등에 의해 구성된다.

비교기(4)는 SHA(2)를 통해 샘플링 및 홀딩된 아날로그 입력 전압(Vh) 레벨을 연속해서 입력되는 n 비트에 해당하는 아날로그 출력 신호(D_v)의 레벨과 비교한다. 그리고, 그 비교 결과에 따라 하이 또는 로우 레벨의 비교신호(C_out)를 출력한다. 최초 입력되는 n 비트 아날로그 신호레벨은 미리 설정된 기준 전압(Vref)레벨에 대응되므로 홀딩되어 입력되는 아날로그 전압(Vh) 레벨보다 더 높게 입력될 수 있다. 비교기(4)는 적어도 한 비트 단위로 순차 입력되는 n 비트 아날로그 신호(D_v)레벨이 상기 홀딩되어 입력되는 아날로그 전압(Vh) 레벨과 동일해지도록 하이 또는 로우 레벨의 비교신호(C_out)를 출력한다.

SAR 논리회로(6)는 비교기(4)로부터 적어도 한 비트 단위로 입력되는 하이 또는 로우 레벨의 비교신호(C_out)에 응답하여 최상위 비트부터 최하위 비트까지 순차적으로 디지털 신호를 미리 설정된 n 비트 수만큼 출력한다. 구체적으로, SAR 논리회로(6)는 외부로부터 스타트 신호가 인가되면 클럭 발생부로부터의 클럭 신호(CLK)와 비교기(4)로부터의 비교 신호(C_out)에 응답하여 스타트 신호와는 한 위상차를 갖는 최상위 비트의 디지털 신호를 생성한다. 이때, 생성된 최상위 비트의 디지털 신호는 바로 DAC(10)로 공급된다. 그리고 SAR 논리회로(6)는 바로 다음 위상차를 갖고 입력되는 클럭 신호(CLK)와 비교 신호(C_out)에 응답하여 최상위 비트와는 한 위상차를 갖는 비트의 디지털 신호를 생성하여 DAC(10)로 공급한다. 이렇게 SAR 논리회로(6)는 클럭 발생부로부터의 클럭 신호(CLK)와 비교기(4)로부터 적어도 한 비트 단위로 입력되는 하이 또는 로우 레벨의 비교신호(C_out)에 응답하여, 최상위 비트부터 최하위 비트까지 순차적으로 디지털 신호를 미리 설정된 n 비트 수만큼 출력한다. 상술한 SAR 논리회로(6)에 대해서는 이 후 첨부된 도면을 참조하여 좀 더 구체적으로 설명하기로 한다.

DAC(10)는 SAR 논리회로(6)로부터 적어도 한 비트 단위로 순차적으로 입력되는 디지털 신호를 n 비트의 아날로그 신호(D_v)로 변환 생성한다. DAC(10)는 회로 구성이 단순화 및 소형화된 형태의 c-2c 단계형(c-2c ladder type) DAC가 될 수 있다. 이러한 본 발명의 DAC(10)는 직렬로 연결된 적어도 하나의 스위칭 소자와 제 1 커패시터가 서로 직렬로 연결된 복수의 제 2 커패시터 간의 연결 노드에 병렬 구조로 구성되어 이루어진다. 이렇게 구성된 DAC(10)는 SAR 논리회로(6)로부터 적어도 한 비트 단위로 순차적으로 입력되는 디지털 신호에 따라 상기 제 2 커패시터들 간의 연결 노드에 그라운드 전압(VSS) 또는 기준 전압(Vref)이 공급되도록 함으로써 n 비트에 해당하는 아날로그 출력 신호(D_v)를 생성한다.

상술한 바와 같이, n 비트에 해당하는 아날로그 출력 신호(D_v)의 레벨은 순차적으로 입력되는 SAR 논리회로(6)로부터의 디지털 신호에 따라 가변 된다. 따라서, 비교기(4)는 순차적으로 입력되는 n 비트에 해당하는 아날로그 출력 신호(D_v)의 레벨과 홀딩되어 입력되는 아날로그 입력 전압(Vh)의 레벨 비교 결과에 따라 비교 신호(C_out)를 출력함으로써, SAR 논리회로(6)를 통해 디지털 신호의 후속 비트가 순차적으로 생성되도록 한다. 그러면, DAC(10)는 순차적으로 생성된 후속 비트에 따라 다시금 n 비트에 해당하는 아날로그 출력 신호(D_v)를 생성하고, 이 후 비교기(4)를 통해 다시 비교하는 과정을 반복함으로써, 상기 홀딩된 아날로그 입력 전압(Vh)에 대응하는 n 비트의 디지털 신호를 결정하도록 한다.

출력 레지스터(8)는 SAR 논리회로(6)를 통해 순차적으로 출력되는 디지털 신호들을 최상위 비트부터 최하위 비트까지 순차적으로 홀딩하여 n 비트의 디지털 신호(outn)를 생성 및 출력하게 된다.

도 4는 도 3에 도시된 SAR 논리회로를 구체적으로 나타낸 구성 블록도이다.

도 4에 도시된 SAR 논리회로(6)는 비교기(4)로부터의 비교 신호(C_out)를 공급받아 외부로부터의 클럭 신호(CLK)에 동기시켜 출력하는 스타트 스테이지(SD), 복수의 스테이지(D1 내지 Dn)를 구비하여 스타트 신호(St)와 클럭 신호(CLK)에 따라 순차적으로 쉬프트 펄스(S0 내지 Dn)를 출력하는 쉬프트 레지스터(SR), 스타트 스테이지(SD)를 통해 순차적으로 출력되는 비교 신호(C_out)와 쉬프트 펄스(S0 내지 Dn)에 응답하여 순차적으로 논리 신호를 각각 출력하는 복수의 논리 게이트(AG1 내지 AGn), 및 순차적으로 출력되는 쉬프트 펄스(S0 내지 Sn)와 논리 신호를 순차적으로 공급받아 최상위 비트부터 최하위 비트까지 순차적으로 n 비트의 디지털 신호(outn)를 출력하는 SAR(Successive Approximation Register)를 구비한다.

스타트 스테이지(SD)는 적어도 하나의 D-플립플롭으로 구성될 수 있다. 스타트 스테이지(SD)는 적어도 한 비트 단위로 순차 입력되는 비교 신호(C_out)를 외부로부터 입력되는 클럭 신호(CLK)와 동기시켜 적어도 한 비트 기간단위로 순차적으로 출력한다.

쉬프트 레지스터(SR)는 서로 종속적으로 연결된 복수의 스테이지(D0 내지 Dn)를 구비하여, 외부로부터의 스타트 신호(St)와 연속적으로 입력되는 클럭 신호(CLK)에 따라 순차적으로 쉬프트 펄스(S0 내지 Sn)를 출력한다. 여기서, 복수의 스테이지(D0 내지 Dn) 각각은 D-플립플롭으로 구성될 수 있다. D-플립플롭들으로 구성된 복수의 스테이지(D0 내지 Dn)은 서로 종속적으로 연결되어, 스타트 신호(St)가 입력되면 연속적으로 공급되는 클럭 신호(CLK)에 따라 순차적으로 스타트 신호(St)를 쉬프트 시켜 복수의 쉬프트 펄스(S0 내지 Sn)를 출력한다.

복수의 논리 게이트(AG1 내지 AGn)는 논리 곱 게이트(AND Gate)로 각각 구성될 수 있다. 이 경우, 스타트 스테이지(SD)의 비교 신호(C_out) 출력단에는 반전 게이트(NG)가 더 형성되어, 비교 신호(C_out)의 위상이 반전되어 출력되도록 할 수도 있다. 논리 곱 게이트(AND Gate)로 각각 구성된 복수의 논리 게이트(AG1 내지 AGn)는 위상이 반전되어 순차적으로 입력되는 비교 신호(C_out)와 각각의 쉬프트 펄스(S0 내지 Sn)에 따라 순차적으로 논리 곱 신호를 출력한다.

SAR은 클럭 신호(CLK)를 동시에 공급받는 제 1 내지 제 n SR-플립플롭(SR1 내지 SRn)을 구비하여 구성된다. 제 1 내지 제 n SR-플립플롭(SR1 내지 SRn) 각각은 쉬프트 레지스터(SR)의 각 스테이지(D0 내지 Dn) 출력단과 대응되도록 각각 연결되어 해당 쉬프트 펄스(S0 내지 Sn-1)를 각각의 제 1 입력 단자(S)로 공급받는다. 또한, 제 1 내지 제 n SR-플립플롭(SR1 내지 SRn) 각각은 복수의 논리 게이트(AG1 내지 AGn) 출력단과도 각각 대응되도록 연결되어 해당 논리신호를 제 2 입력 단자(R)로 공급받는다. 이러한 제 1 내지 제 n SR-플립플롭(SR1 내지 SRn) 각각은 연속적으로 공급되는 클럭 신호(CLK)에 각각 응답하여 순차적으로 공급되는 쉬프트 펄스(S0 내지 Sn-1)와 논리 신호에 따라 디지털 신호 즉, 최상위 비트부터 최하위 비트까지 순차적으로 n 비트의 디지털 신호(outn)를 출력하게 된다.

도 5는 도 3에 도시된 DAC를 구체적으로 나타낸 구성 회로도이다.

도 5에 도시된 DAC(10)는 c-2c 단계형(c-2c ladder type) 구조의 DAC로 구성되는바, 직렬로 연결된 적어도 하나의 스위칭 소자와 제 1 커패시터(C)가 서로 직렬로 연결된 복수의 제 2 커패시터(2C) 간의 연결 노드에 병렬 구조로 각각 연결되어 구성된다.

이러한 본 발명의 DAC는 종래 이진 가중치(binary weighted) 캐패시터로 이루어진 DAC에 비해 가장 큰 캐패시터의 용량값이 상대적으로 적으므로 DAC의 전체 면적이 줄일 수 있다.

이와 같이 구성된 DAC(10)는 SAR 논리회로(6)로부터 적어도 한 비트 단위로 순차적으로 입력되는 디지털 신호(out_1 내지 out_n)에 따라 그 전압 레벨이 가변되는 n 비트에 해당하는 아날로그 출력 신호(D_v)를 생성하게 된다. 즉, c-2c 단계형의 본 DAC(10)는 SAR 논리회로(6)로부터 적어도 한 비트 단위로 순차적으로 입력되는 디지털 신호(out_1 내지 out_n)에 따라 제 2 커패시터들(2C) 간의 연결 노드에 그라운드 전압(VSS) 또는 기준 전압(Vref)이 공급되도록 함으로써 n 비트에 해당하는 아날로그 신호(D_v)를 생성하고, 이를 비교기(4)로 공급한다.

도 6은 도 4에 도시된 SAR 논리회로의 동작방법을 설명하기 위한 구동 파형도이다. 도 7은 도 4에 도시된 SAR 논리회로의 동작방법을 설명하기 위한 도면이다. 도 6 및 도 7은 12비트 SAR DAC를 예로 들어 설명하기로 하며, 도 7은 최상위 비트(12번째 비트)에서부터 10비트까지의 변환 과정을 예로 들어 설명한 것이다.

도 4, 도 6 및 도 7을 참조하면, SAR 논리회로(6)에 구비된 쉬프트 레지스터(SR)의 제 1 스테이지(D0)에 스타트 신호(St)가 입력되면, 제1 스테이지(D0)의 D입력단에 공급되는 세트 전압(VDD)에 의해 제1 스테이지(D0)는 세트된다. 세트된 제1 스테이지(D0)는 세트 전압(VDD)에 해당하는 하이 논리의 첫번째 쉬프트 펄스(S0)를 SAR의 제 1 SR-플립플롭(SR1)에 공급한다. 그러면, SAR의 제1 SR-플립플롭(SR1)은 첫번째 쉬프트 펄스(S0)에 동기하여 제1 SR-플립플롭(SR1)은 "1"의 최상위 비트의 디지털 신호(out_1)를 출력하고, 나머지 SR-플립플롭들(SR2~SRn)은 "0"의 하위 비트의 디지털 신호들(out_2,out_3,...,out_n)을 출력한다. 즉, SAR은 100000000000의 디지털 신호로 초기화된다. 이 때, 최상위 비트의 디지털 신호(out_1)는 도 6에 도시된 바와 같이 스타트 신호(St)와 한 위상차을 가진다. 이에 따라, 최상위 비트의 디지털 신호와 스타트 신호(St)가 2위상차를 가지는 종래에 비해 본원 발명은 최상위 비트의 디지털 신호(out_1)와 스타트 신호(St)가 1위상차를 가지므로 동작 시간을 줄일 수 있다.

그런 다음, SAR에서 출력된 100000000000의 디지털 신호는 DAC(10)에 공급되며, DAC(10)는 그 디지털 신호를 아날로그 출력 전압(D_v)으로 변환한다. 그 아날로그 출력 전압(D_v)은 SHA(2)에서 샘플링 홀딩된 아날로그 입력신호(Vh)와 비교기(4)에서 비교된다.

비교결과, 아날로그 입력 신호(Vh)가 아날로그 출력 신호(D_v)보다 크거나 같으면, 비교기(4)는 하이 레벨의 비교 신호(C_out)을 출력한다. 그 하이 레벨의 비교 신호(C_out)는 스타트 스테이지(SD)를 거쳐 반전 게이트(NG)에서 위상이 반전되어 로우 레벨의 비교 신호로 변환된다. 로우 레벨의 비교 신호는 논리 곱 게이트(AG)에 입력되면, 논리 곱 게이트(AG)는 로우 레벨을 출력함으로써 제1 SR-플립플롭(SR1)은 "1"의 최상위 비트의 디지털 신호(out_1)를 유지한다. 즉, SAR은 1회의 피드백과정을 통해 100000000000의 디지털 신호를 출력한다.

반면 비교결과, 아날로그 입력 신호(Vh)가 아날로그 출력 신호(D_v)보다 작으면, 비교기(4)는 로우 레벨의 비교 신호(C_out)을 출력한다. 그 로우 레벨의 비교 신호(C_out)는 스타트 스테이지(SD)를 거쳐 반전 게이트(NG)에서 위상이 반전되어 하이 레벨의 비교 신호로 변환된다. 하이 레벨의 비교 신호는 논리 곱 게이트(AND Gate)에 의해 하이 레벨을 유지하며 제1 SR-플립플롭의 S단자에 공급됨으로써 제1 SR-플립플롭(SR1)은 리셋되어 "0"의 최상위 비트(out_1)를 출력한다. 즉, SAR은 1회의 피드백과정을 통해 000000000000의 디지털 신호를 출력한다.

그런 다음, 클력 신호(CLK)에 동기하여 제1 스테이지(D0)의 쉬프트 펄스(S0)는 제2 스테이지(D1)의 D입력단자로 쉬프트된다. 그러면, SAR의 제2 SR-플립플롭(SR2)은 쉬프트 펄스(S1)에 동기하여 "1"의 비트의 디지털 신호(out_2)를 출력하고, 나머지 SR-플립플롭들(SR3 내지 SRn)은 "0"의 하위 비트의 디지털 신호들(out_3, out_4...,out_n)을 출력한다. 즉, SAR은 ([110000000000] 또는 [010000000000])의 디지털 신호를 출력한다.

그런 다음, DAC(10)는 그 디지털 신호([110000000000] 또는 [010000000000])를 아날로그 출력 전압(D_v)으로 변환한다. 그 아날로그 출력 전압(D_v)은 SHA(2)의 아날로그 입력신호(Vh)와 비교기(4)에서 비교된다.

비교결과, 아날로그 입력 신호(Vh)가 아날로그 출력 신호(D_v)보다 크거나 같으면, 비교기(4)는 하이 레벨의 비교 신호(C_out)을 출력한다. 그 하이 레벨의 비교 신호(C-out)는 스타트 스테이지(SD)를 거쳐 반전 게이트(NG)에서 위상이 반전되어 로우 레벨의 비교 신호로 변환된다. 로우 레벨의 비교 신호는 논리 곱 게이트(AG2)에 입력되며, 논리 곱 게이트(AG2)는 로우 레벨을 출력함으로써 제2 SR-플립플롭(SR2)은 "1" 비트의 디지털 신호(out_2)를 유지한다. 즉, SAR은 110000000000 또는 010000000000의 디지털 신호를 출력한다.

반면 비교결과, 아날로그 입력 신호(Vh)가 아날로그 출력 신호(D_v)보다 작으면, 비교기(4)는 로우 레벨의 비교 신호(C_out)을 출력한다. 그 로우 레벨의 비교 신호(C-out)는 스타트 스테이지(SD)를 거쳐 반전 게이트(NG)에서 위상이 반전되어 하이 레벨의 비교 신호로 변환된다. 하이 레벨의 비교 신호는 논리 곱 게이트(AG2)에 의해 하이 레벨을 유지함으로써 제2 SR-플립플롭(SR2)은 리셋되어 "0" 비트의 디지털 신호(out_2)를 출력한다. 즉, SAR은 100000000000 또는 000000000000의 디지털 신호를 출력한다.

이렇게 SAR 논리회로(6)는 클럭 발생부로부터 순차 입력되는 클럭 신호(CLK)와 비교기(4)로부터 적어도 한 비트 단위로 입력되는 하이 또는 로우 레벨의 비교신호(C_out)에 응답하여, 최상위 비트부터 최하위 비트까지 순차적으로 디지털 신호를 미리 설정된 n 비트 수만큼 출력하게 된다. 그러면 DAC(10)는 SAR 논리회로(6)로부터 적어도 한 비트 단위로 순차적으로 입력되는 디지털 신호를 n 비트에 해당하는 아날로그 신호(D_v)로 변환 생성한다.

도 8은 도 3에 도시된 SAR ADC의 n 비트의 디지털 신호 결정방법을 설명하기 위한 도면이다.

도 6 및 도 8을 결부하면, DAC(10)를 통해 적어도 한 비트 단위로 변환 출력되는 n 비트에 해당하는 아날로그 출력 신호(D_v)의 레벨은 순차적으로 입력되는 SAR의 디지털 신호(outn)에 따라 가변 된다. 이에, 비교기(4)는 순차적으로 입력되는 n 비트에 해당하는 아날로그 출력 신호(D_v) 레벨과 홀딩된 아날로그 입력 전압(Vh)의 레벨을 비교하여 순차적으로 비교 신호(C_out)를 생성한다. 순차적으로 생성되는 비교 신호(C_out)에 응답하여 SAR 논리회로(6)는 디지털 신호의 후속 비트를 순차적으로 생성한다. 그러면, DAC(10)는 순차적으로 생성된 후속 비트에 응답하여 다시 n 비트에 해당하는 아날로그 출력 신호(D_v)를 생성하고, 이 후 비교기(4)를 통해 다시 비교하는 과정을 반복함으로써, 상기 홀딩된 아날로그 입력 전압(Vh) 레벨에 대응하는 n 비트의 디지털 신호(outn)를 결정하도록 한다. 출력 레지스터(8)는 SAR 논리회로(6)를 통해 순차적으로 출력되는 디지털 신호들을 최상위 비트부터 최하위 비트까지 순차적으로 홀딩하여 n 비트의 디지털 신호(outn)를 생성 및 출력하게 된다.

상기와 같은 특징들을 갖는 본 발명의 실시 예에 따른 SAR DAC 및 그를 이용한 아날로그 디지털 변환방법은 추가적인 동작시간 필요 없이 n 비트에 해당하는 동작시간만으로 n 비트의 디지털 신호(outn)를 출력하도록 함으로써 해상도에 최적화된 동작 속도를 유지시킬 수 있다. 또한, c-2c 단계형(c-2c ladder type) DAC를 적용시켜 회로 구성을 단순화 및 소형화시키면서도 차동성(differential motion) 구조로 SAR ADC을 형성시켜 노이즈 영향을 줄일 수 있다.

이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

2: SHA 4: 비교기
6: SAR 논리회로 8: 출력 레지스터
10: DAC 12: 전원 공급부

Claims

외부로부터 입력되는 아날로그 전압을 샘플링/홀딩하는 SHA(Sampling/Holding Amplifier);
상기 홀딩된 아날로그 전압의 레벨과 n 비트 아날로그 신호레벨을 비교하여 그 비교 결과에 따른 비교신호를 출력하는 비교기;
상기 비교신호에 응답하여 최상위 비트부터 최하위 비트까지 순차적으로 디지털 신호를 생성 및 출력하는 SAR(Successive Approximation Register) 논리회로;
상기 순차적으로 출력되는 디지털 신호를 n 비트 아날로그 신호로 변환하여 상기 비교기로 공급하는 DAC(Digital-Analog Converter); 및
상기 최상위 비트부터 최하위 비트까지 순차적으로 출력된 디지털 신호들을 홀딩하여 n 비트의 디지털 신호를 생성하는 출력 레지스터를 구비하며,
상기 SAR 논리회로는
외부로부터 스타트 신호가 인가되면 상기 스타트 신호와는 한 위상차를 갖는 최상위 비트의 디지털 신호를 생성 및 출력하는 것을 특징으로 하는 축차 근사 레지스터 아날로그 디지털 변환기.
제 1 항에 있어서,
상기 SAR 논리회로는
상기 비교 신호를 공급받아 상기의 클럭 신호에 동기시켜 출력하는 스타트 스테이지,
서로 종속적으로 연결된 복수의 스테이지를 구비하여 상기 스타트 신호와 상기 클럭 신호에 따라 순차적으로 복수의 쉬프트 펄스 출력하는 쉬프트 레지스터,
상기 스타트 스테이지를 통해 순차적으로 출력되는 상기 비교 신호들과 상기 복수의 쉬프트 펄스에 각각 응답하여 순차적으로 논리 신호를 각각 출력하는 복수의 논리 게이트, 및
상기 순차적으로 출력되는 쉬프트 펄스들과 상기 논리 신호들을 순차적으로 공급받아 최상위 비트부터 최하위 비트까지 순차적으로 상기 n 비트의 디지털 신호를 출력하는 SAR을 구비한 것을 특징으로 하는 축차 근사 레지스터 아날로그 디지털 변환기.
제 2 항에 있어서,
상기 DAC는
c-2c 단계형 구조의 DAC로 직렬 연결된 적어도 하나의 스위칭 소자와 제 1 커패시터가 서로 직렬로 연결된 복수의 제 2 커패시터 간의 연결 노드에 병렬 구조로 각각 연결되어 구성된 것을 특징으로 하는 축차 근사 레지스터 아날로그 디지털 변환기.
제 3 항에 있어서,
상기 복수의 논리 게이트는 상기 스타트 스테이지와 상기 복수의 쉬프트 펄스에 응답하여 복수의 논리 곱 신호를 생성하는 복수의 논리 곱 게이트인 것을 특징으로 하는 축차 근사 레지스터 아날로그 디지털 변환기.
제 4 항에 있어서,
상기 쉬프트 레지스터에 구비된 제 1 스테이지는 세트 전압이 공급되는 입력 단자를 가지는 D플립플롭이며,
상기 제1 스테이지는
상기 스타트 신호에 응답하여 상기 세트 전압에 해당하는 첫 번째 쉬프트 펄스를 상기 SAR에 구비된 제 1 SR-플립플롭으로 공급하고,
상기 제 1 SR-플립플롭은 상기 첫 번째 쉬프트 펄스에 동기하여 상기의 스타트 신호와는 한 위상차를 갖는 상기 최상위 비트의 디지털 신호를 생성 및 출력하는 것을 특징으로 하는 축차 근사 레지스터 아날로그 디지털 변환기.
외부로부터 입력되는 아날로그 전압을 샘플링/홀딩하여 출력하는 단계;
상기 홀딩된 아날로그 전압의 레벨과 n 비트 아날로그 신호레벨을 비교하여 그 비교 결과에 따른 비교신호를 출력하는 단계;
상기 비교신호에 응답하여 최상위 비트부터 최하위 비트까지 순차적으로 디지털 신호를 생성 및 출력하는 단계;
상기 순차적으로 출력되는 디지털 신호를 n 비트 아날로그 신호로 변환하여 출력하는 단계; 및
상기 최상위 비트부터 최하위 비트까지 순차적으로 출력된 디지털 신호들을 홀딩하여 n 비트의 디지털 신호를 생성하는 단계를 포함하며,
상기 최상위 비트부터 최하위 비트까지 순차적으로 디지털 신호를 생성하는 단계는
외부로부터 스타트 신호가 인가되면 상기 스타트 신호와는 한 위상차를 갖는 최상위 비트의 디지털 신호를 생성하는 단계를 포함한 것을 특징으로 하는 아날로그 디지털 변환 방법.
제 6 항에 있어서,
상기 최상위 비트부터 최하위 비트까지 순차적으로 디지털 신호를 생성하는 단계는
상기 비교 신호를 공급받아 상기의 클럭 신호에 동기시켜 출력하는 단계,
서로 종속적으로 연결된 복수의 스테이지를 이용하여 상기 스타트 신호와 상기 클럭 신호에 따라 순차적으로 복수의 쉬프트 펄스 출력하는 단계,
상기 비교 신호들과 상기 복수의 쉬프트 펄스에 각각 응답하여 복수의 논리 게이트에서 순차적으로 논리 신호를 각각 출력하는 단계, 및
상기 순차적으로 출력되는 쉬프트 펄스들과 상기 논리 신호들을 순차적으로 공급받아 최상위 비트부터 최하위 비트까지 순차적으로 상기 n 비트의 디지털 신호를 출력하는 단계를 포함한 것을 특징으로 하는 아날로그 디지털 변환방법.
제 7 항에 있어서,
상기 n 비트 아날로그 신호를 생성하는 단계는
직렬 연결된 적어도 하나의 스위칭 소자와 제 1 커패시터가 서로 직렬로 연결된 복수의 제 2 커패시터 간의 연결 노드에 병렬 구조로 각각 연결되어 구성된 c-2c 단계형 구조의 DAC를 이용하여 상기 순차적으로 출력되는 디지털 신호를 n 비트 아날로그 신호로 변환하여 출력하는 것을 특징으로 하는 아날로그 디지털 변환방법.
제 8항에 있어서,
상기 복수의 논리 게이트는 상기 스타트 스테이지와 상기 복수의 쉬프트 펄스에 응답하여 복수의 논리 곱 신호를 생성하는 복수의 논리 곱 게이트인 것을 특징으로 하는 아날로그 디지털 변환 방법.
제 9 항에 있어서,
상기 스타트 신호와는 한 위상차를 갖는 최상위 비트의 디지털 신호를 생성하는 단계는
상기 쉬프트 레지스트에 구비된 제1 스테이지에 세트 전압을 공급하는 단계와;
상기 스타트 신호에 응답하여 상기 세트 전압에 해당하는 첫 번째 쉬프트 펄스를 제 1 SR-플립플롭으로 공급하는 단계,
상기 첫 번째 쉬프트 펄스에 동기하여 상기 스타트 신호와는 한 위상차를 갖는 상기 최상위 비트의 디지털 신호를 생성하는 단계를 포함한 것을 특징으로 하는 아날로그 디지털 변환 방법.