KR102089872B1 - 커패시터가 직렬로 연결된 d/a 변환기를 사용한 축차 근사 a/d변환기 - Google Patents

커패시터가 직렬로 연결된 d/a 변환기를 사용한 축차 근사 a/d변환기 Download PDF

Info

Publication number
KR102089872B1
KR102089872B1 KR1020180144822A KR20180144822A KR102089872B1 KR 102089872 B1 KR102089872 B1 KR 102089872B1 KR 1020180144822 A KR1020180144822 A KR 1020180144822A KR 20180144822 A KR20180144822 A KR 20180144822A KR 102089872 B1 KR102089872 B1 KR 102089872B1
Authority
KR
South Korea
Prior art keywords
converter
reference capacitor
sampling
capacitor
positive
Prior art date
Application number
KR1020180144822A
Other languages
English (en)
Inventor
이정현
진유린
조성익
Original Assignee
전북대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 전북대학교산학협력단 filed Critical 전북대학교산학협력단
Priority to KR1020180144822A priority Critical patent/KR102089872B1/ko
Priority to PCT/KR2018/015764 priority patent/WO2020105790A1/ko
Application granted granted Critical
Publication of KR102089872B1 publication Critical patent/KR102089872B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M2201/62—
    • H03M2201/8152—
    • H03M2201/93—

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

본 발명은 A/D변환기의 해상도에 따라 커패시터 어레이로 형태로 이루이지는 D/A변환기를 커패시터가 직렬로 연결된 D/A 변환기로 대체하여 A/D 변환기에서 면적 대부분을 차지하는 커패시터의 개수와 전력소모를 감소시킬 수 있는 축차 근사 A/D변환기에 관한 것이다. 본 발명은 커패시터가 직렬로 연결된 D/A 변환기를 통해 축차 근사 A/D 변환기의 단위 커패시터의 개수를 감소시킴으로서 전력소모와 회로의 면적을 감소시킬 수 있는 효과가 있다.

Description

커패시터가 직렬로 연결된 D/A 변환기를 사용한 축차 근사 A/D변환기 {SUCCESSIVE APPROXIMATION A/D CONVERTER USING D/A CONVERTOR WITH CAPACITOR CONNECTED IN SERIES}
본 발명은 커패시터가 직렬로 연결된 D/A 변환기를 사용한 축차 근사 A/D변환기에 관한 것으로, 더욱 상세하게는 A/D변환기의 해상도에 따라 커패시터 어레이로 형태로 이루이지는 D/A변환기를 커패시터가 직렬로 연결된 D/A 변환기로 대체하여 A/D 변환기에서 면적 대부분을 차지하는 커패시터의 개수와 전력소모를 감소시킬 수 있는 축차 근사 A/D변환기에 관한 것이다.
축차 근사 A/D 변환기(Successive approximation ADC)는 이진 탐색 방식으로 양자화(quantization)하는 변환방식을 사용한다. 축차 근사 A/D 변환기는 아날로그 회로가 많은 면적을 차지하지 않아 회로의 면적이 작고, 전력 소모가 적기 때문에 휴대용이나 웨어러블(Wearable)기기에 많이 사용된다.
기존의 축차 근사 A/D 변환기는 샘플홀드회로, D/A 변환기, 전압 비교기, 레지스터(registor)로 구성되고, D/A 변환기에서 상위비트부터 순차로 각 비트에 대응하는 전압을 발생시켜 샘플홀드 된 입력 전압을 비교하여 디지털 신호를 얻게 된다. 도 1은 종래의 전하 재분배 DAC를 사용하는 축차 근사 A/D 변환기이다. 도 1을 참조하면, 전하 재분배 DAC를 사용한 축차 근사 A/D 변환기는 기존의 D/A변환기에서 사용되는 샘플홀드 회로가 따로 구비되지 않는다. 커패시터 배열을 사용하기 때문에 별도의 표본화 회로가 따로 필요하지 않으며, 스위칭이 일어날 때만 전류가 흐르기 때문에 전력 소모가 매우 적다는 장점을 갖는다. 하지만 도 1과 같이, 전하 재분배 DAC를 사용한 축차 근사 A/D 변환기는 해상도에 대한 커패시터의 가중치가 크기 때문에 고해상도 A/D 변환기를 구현하기는 힘들다. 전하 재분배 DAC를 사용한 축차 근사 A/D 변환기는 N-bit 해상도의 완전차동의 A/D 변환기를 구현하기 위해서는 2n개의 단위 커패시터가 필요하며, 단위 커패시터의 크기는 열잡음과 스위치의 커패시턴스에 따라 결정된다. 커패시턴스가 증가하면 칩의 면적과 스위칭 전류가 증가하게 되고, 이는 소형화와 전력소모 및 고속 동작에 제한을 주게 된다.
일본공개특허 JP 1997-154309호(이하 '선행문헌'으로 칭함)는 회로 규모가 작고 저소비 전력, 고변환 정밀도를 실현할 수 있는 축차 비교형 A/D변환기에 관한 것이다. 선행문헌은 CMOS 인버터는 입력 전압을 기준 전압과 비교하며, 결과에 따라 디지털값이 아날로그 입력 전압의 근사치에 대응하도록 축차 제어하는 구조이다. 하지만 선행문헌은 종래의 전하 재분배 DAC를 사용하는 구조로서, 고해상도의 축차 근사 A/D 변환기를 구축하기에는 다소 어려움이 있다.
일본공개특허 JP 1997-154309호(발명의 명칭 : 순서대로 비교형 A/D변환기, 공개일 : 1998.12.08.)
본 발명은 위와 같은 문제점을 해결하기 위해 커패시터가 직렬로 연결된 D/A 변환기를 통해 축차 근사 A/D 변환기의 단위 커패시터의 개수를 감소시키는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 관점에 따른 커패시터가 직렬로 연결된 D/A 변환기를 사용한 축차 근사 A/D변환기는 공통전압과 입력전압을 통해 입력신호를 표본화하는 표본화부, 기준전압이 충전되는 기준발생부, 상기 표본화부의 양의 출력신호와 음의 출력신호의 크기를 비교하는 비교기, 상기 비교기의 결과값에 따라 전단의 커패시터와 후단의 커패시터의 극성이 동일 또는 반대되도록 연결하는 축사근사제어회로, 및 상기 최초 논리값부터 상기 최종 논리값까지의 디지털데이터가 저장되는 축사근사레지스터를 포함한다.
본 발명에 따른 상기 표본화부는 양의 입력전압이 충전되는 양의 표본화 커패시터와 음의 입력전압이 충전되는 음의 표본화 커패시터를 포함하는 표본화 커패시터부와 상기 비교기가 상기 양의 출력전압과 상기 음의 출력전압의 크기를 비교하도록 동작하는 비교스위치부를 포함한다.
본 발명에 따른 상기 기준발생부는 양의 기준전압이 충전되는 양의 기준 커패시터와 음의 기준전압이 충전되는 음의 기준 커패시터를 포함하는 기준 커패시터부, 상기 비교기의 결과값에 따라 상기 양의 출력신호가 크다면, 상기 표본화부와 상기 기준 커패시터부 또는 상기 기준 커패시터부와 후단에 연결되는 또 다른 기준 커패시터부의 극성이 서로 반대되도록 교차연결하는 교차스위치, 상기 비교기의 결과값에 따라 상기 양의 출력신호가 작다면, 상기 표본화부와 상기 기준 커패시터부 또는 상기 기준 커패시터부와 후단에 연결되는 상기 또 다른 기준 커패시터부의 극성이 서로 동일되도록 연결하는 평행스위치를 포함한다.
본 발명에 따른 상기 기준 커패시터부는 비트 해상도의 크기와 동일한 개수로 구비되되, 상기 비트 해상도의 크기만큼 구비되는 기준 커패시터부는 직렬로 연결되며, 상기 기준 커패시터부에 저장되는 전압은 후단에 연결되는 상기 또 다른 기준 커패시터부와 절반씩 분배된다.
본 발명의 초기화 클록시 상기 표본화 커패시터부와 상기 기준 커패시터부는 상기 공통전압으로 초기화되되, 상기 초기화 클록이후, 충전 클록시 상기 표본화 커패시터부는 상기 입력전압을 인가받으며, 상기 기준 커패시터에는 상기 기준전압이 충전된다.
본 발명의 상기 충전 클록이후, 비교 클록시 상기 교차스위치에 의해 상기 비교기는 상기 양의 출력신호와 상기 음의 입력신호를 비교하여 최초 논리값을 결정하며, 상기 비교 클록은 상기 비트 해상도의 크기만큼 반복하여 최종 논리값을 결정한다,
본 발명은 커패시터가 직렬로 연결된 D/A 변환기를 통해 축차 근사 A/D 변환기의 단위 커패시터의 개수를 감소시킴으로서 전력소모와 회로의 면적을 감소시킬 수 있는 효과가 있다.
도 1은 종래의 축차 근사 A/D 변환기의 구성도이다.
도 2는 본 발명에 따른 축차 근사 A/D변환기의 구성도이다.
도 3은 본 발명에 따른 축차 근사 A/D 변환기의 동작을 설명하기 위한 도면이다.
도 4는 초기화 클록(Φ1)에 따른 축차 근사 A/D 변환기의 동작을 설명하기 위한 도면이다.
도 5는 충전 클록(Φ2)에 따른 축차 근사 A/D 변환기의 동작을 설명하기 위한 도면이다.
도 6은 비교 동작(Φ3)에 따른 축차 근사 A/D 변환기의 동작을 설명하기 위한 도면이다.
도 7은 비교 동작(Φ4)에 따른 축차 근사 A/D 변환기의 동작을 설명하기 위한 일 실시예이다.
도 8은 비교 동작(Φ4)에 따른 축차 근사 A/D 변환기의 동작을 설명하기 위한 또 다른 일 실시예이다.
도 9는 비교 동작(Φ5)에 따른 축차 근사 A/D 변환기의 동작을 설명하기 위한 일 실시예이다.
도 10은 비교 동작(Φ5)에 따른 축차 근사 A/D 변환기의 동작을 설명하기 위한 또 다른 일 실시예이다.
도 11은 본 발명에 따른 축차 근사 A/D 변환기의 동작에 따른 출력 파형의 일 실시예이다.
이하, 본 발명의 바람직한 실시 예에 대하여 첨부된 도면을 참조하여 상세히 설명하기로 한다. 본 발명의 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다.
도 2는 본 발명에 따른 축차 근사 A/D변환기의 구성도이다. 도 2를 참조하면, 본 발명에 따른 축차 근사 A/D변환기는 표본화부(100), 기준발생부(200), 비교기(300), 축사근사레지스터(400), 축사근사제어회로(500)를 포함할 수 있다.
표본화부(100)는 공통전압과 입력전압을 통해 입력신호를 표본화하는 장치이다. 표본화부(100)는 양의 입력전압이 충전되는 양의 표본화 커패시터(CSP)와 음의 입력전압이 충전되는 음의 표본화 커패시터(CSN)를 포함한다. 편의상 양의 표본화 커패시터(CSP)와 음의 표본화 커패시터(CSN)를 합쳐 표본화 커패시터부로 지칭한다.
또한, 표본화부(100)는 비교기(300)가 양의 출력신호와 음의 출력신호의 크기를 비교하도록 동작하는 비교스위치부(SCOMP)를 포함한다. 도 2와 같이 비교스위치(SCOMP)는 양의 표본화 커패시터(CSP)와 음의 표본화 커패시터(CSN)의 일단에 각각 연결되며, 비교 클록시 동작된다.
기준발생부(200)는 양의 기준전압이 충전되는 양의 기준 커패시터(CGP)와 음의 기준전압이 충전되는 음의 기준 커패시터(CGN)를 포함한다. 편의상 양의 기준 커패시터(CGP)와 음의 기준 커패시터(CGN)를 합쳐 기준 커패시터부로 지칭한다. 기준 커패시터부의 개수는 비트 해상도의 크기와 동일한 갯수로 구비된다. 도 2를 참조하면, N-bit 해상도의 이루어지는 D/A변환기는 2(N+1)개의 커패시터로 이루어지는 것을 확인할 수 있다. N-bit 해상도의 크기만큼 기준 커패시터부가 구비되며, 양의 기준 커패시터(CGP)와 음의 기준 커패시터(CGN)를 포함함에 따라 실제로는 2N개로 이루어진다. 여기서 최전단의 기준 커패시터부는 CGP(1), CGN(1)이 되며, 취후단의 기준 커패시터부는 CGP(N), CGN(N)이 된다. 축차 비교를 위한 DAC 전압생성을 위해 N-bit 해상도만큼 구비되는 기준 커패시터부는 직렬로 연결된다. 최전단의 기준 커패시터부는 제1기준커패시터부로 지칭하며, 후단에 연결되는 기준커패시터를 제2기준커패시터부터 제N기준커패시터부로 지칭하도록 한다.
기준발생부(200)는 비교기(300)의 결과값에 따라 달리 제어되는 교차스위치(CRS)와 평행스위치(STR)를 포함한다. 교차스위치(CRS)는 비교기(300)의 결과값에 따라 양의 출력신호(VX > VX)가 크다면, 표본화부와 기준 커패시터부 또는 기준 커패시터부와 후단에 연결되는 또 다른 기준 커패시터부의 극성이 서로 반대되도록 교차연결한다.
평행스위치(STR)는 비교기(300)의 결과값에 따라 양의 출력신호(VX < VY)가 작다면, 표본화부와 기준 커패시터부 또는 기준 커패시터부와 후단에 연결되는 또 다른 기준 커패시터부의 극성이 서로 동일되도록 연결한다.
비교기(300)는 표본화부(100)의 양의 출력신호(VX)와 음의 출력신호(VY)의 크기를 비교하는 장치이다.
축사근사레지스터(400)는 최초 논리값부터 최종 논리값까지의 디지털데이터가 저장되는 장치이다. 일 예로, 양의 출력신호(VX)가 음의 출력신호(VY)보다 크다면 '0'의 논리 디지털값이 축사근사레지스터(400)에 저장되며, 양의 출력신호(VX)가 음의 출력신호(VY)보다 작다면 '1'의 논리 디지털값이 축사근사레지스터(400)에 저장된다.
축사근사제어회로(500)는 비교기(300)의 결과값에 따라 전단의 커패시터와 후단의 커패시터의 극성이 동일 또는 반대되도록 연결하는 장치이다. 일 예로, 양의 출력신호(VX)가 음의 출력신호(VY)보다 크다면('0'의 논리 디지털), 전단의 커패시터와 후단의 커패시터의 극성이 반대되도록 연결하며, 양의 출력신호(VX)가 음의 출력신호(VY)보다 작다면('1'의 논리 디지털), 전단의 커패시터와 후단의 커패시터의 극성이 동일되도록 연결한다. 본 발명의 축차 근사 A/D변환기의 동작은 도 3 내지 도 10을 통해 자세히 설명하도록 한다. 도 3은 본 발명에 따른 축차 근사 A/D 변환기의 동작을 설명하기 위한 도면이다.
[초기화 클록(Φ1)]
도 3의 초기화 클록(Φ1)을 살펴보면, 제1리셋스위치(R(1))부터 제N리셋스위치(R(N))까지의 리셋스위치가 동작된다. 도 4와 같이 표본화부(100)와 기준발생부(200)에 구비된 모든 리셋스위치가 동작됨에 따라 D/A변환기의 모든 커패시터는 공통전압(VCM)으로 초기화된다. 한편, 공통전압(VCM)으로 초기화된 커패시터는 특정의 동작이 요구되기 전까지 초기화 상태(리셋 상태)를 유지한다.
[충전 클록(Φ2)]
도 3의 충전 클록(Φ2)을 살펴보면, D(1)의 신호가 새로 입력되며, R(1)의 신호는 해제된다.
따라서 도 5와 같이, 표본화부(100)의 제1리셋스위치(R(1))는 해제되며, D(1)의 신호가 입력됨에 따라 제1연결스위치(D(1))가 동작된다. 표본화부(100)에 구비된 제1연결스위치(D(1))가 동작됨에 따라 입력신호가 표본화 커패시터로 인가된다. 양의 입력신호(VIP)는 양의 표본화 커패시터(CSP)로 인가되며, 음의 입력신호(VIN)는 양의 표본화 커패시터(CSN)로 인가된다. 따라서 양의 출력신호(VX)는 VCM-VIP, 음의 출력신호(VIN)는 VCM-VIN 가 된다.
또한, 기준발생부(200)에 구비된 제1연결스위치(D(1))가 동작됨에 따라 기준전압이 기준 커패시터부로 인가된다. 양의 기준전압(VREFP)은 양의 기준 커패시터(CGP(1))로 인가되며, 음의 기준전압(VREFP)는 음의 기준 커패시터(CSN(1))로 인가되어 충전된다. 따라서 양의 기준 커패시터(CGP(1))에는 VREFP-VCM이 저장되며, 음의 기준 커패시터(CGP(1))에는 VREFN-VCM이 저장된다. 따라서 양의 기준 커패시터(CGP(1))에는 VREFP-VCM이 저장되며, 음의 기준 커패시터(CGP(1))에는 VREFN-VCM이 저장된다. CGP(1), CGN(1)는 최전단의 기준 커패시터부를 의미하며, 최전단의 기준 커패시터부(CGP(1), CGN(1))를 제외한 나머지 기준 커패시터부는 초기화 상태를 유지한다.
[비교 클록(Φ3)]
도 3의 비교 클록(Φ3)을 살펴보면, SCOMP, D(2)의 신호가 새로 입력되며, R(2), D(1) 의 신호는 해제된다.
따라서 도 6과 같이, 표본화부(100)의 제1리셋스위치R(1) 및 제2리셋스위치(R(2))는 해제되며, 제2연결스위치(D(2))와 비교스위치(SCOMP)가 동작된다. 제2연결스위치(D(2))가 동작됨에 따라 표본화 커패시터부의 하판이 VCM으로 연결된다. 따라서 양의 출력신호(VX)는 2(VCM)-VIP, 음의 출력신호(VIN)는 2(VCM)-VIN 가 된다.
표본화부(100)의 비교스위치(SCOMP)가 동작됨으로서, 비교기(300)는 양의 표본화 커패시터(CSP)의 출력신호(VX)와 음의 표본화 커패시터(CSN)의 출력신호(VY)를 비교한다. 비교기(300)는 결정된 값에 따라 최초 논리 디지털값을 지정한다. 최초 논리 디지털값은 축사근사레지스터(400)에 저장된다.
또한, 도 6과 같이 기준발생기(200)의 제2연결스위치(D(2))가 동작됨에 따라 최전단의 제1기준커패시터부(CGP(1), CGN(1))와 후단에 연결되는 제2기준커패시터부(CGP(2), CGN(2))는 각각 병렬로 연결된다. 제1기준커패시터부(CGP(1), CGN(1))와 제2기준커패시터부(CGP(2), CGN(2))는 같은 정전용량을 가짐에 따라 절반씩의 기준전압을 가지게 된다(같은 정전용량을 가지는 커패시터를 병렬연결하면 충전된 전하를 반으로 나뉘어 가지게 되는 특성을 갖음). 결과적으로 양의 제1기준커패시터부(CGP(1))와 양의 제2기준커패시터부(CGP(2))에는 (VREFP-VCM)/2의 기준전압이 저장되며, 음의 제1기준커패시터부(CGN(1))와 음의 제2기준커패시터부(CGN(2))에는 (VREFN-VCM)/2의 기준전압이 저장된다.
[비교 클록 (Φ4, VX > VY)]
도 3의 비교 클록(Φ4)을 살펴보면, D(3) 및 STR(1) 또는 CRS(1)의 신호가 새로 입력되며, R(3), D(2) 의 신호는 해제된다.
도 7은 앞서 비교 클록(Φ3)시, 양의 출력신호(VX)가 음의 출력신호(VY)보다 클 때(VX > VY)의 경우이다. 따라서 비교기(300)는 논리 디지털값 '0'을 출력하게 되며, 축차근사제어회로(500)는 CRS(1)를 제어하는 신호를 발생한다.
도 7과 같이, 표본화부(100)의 비교스위치(SCOMP)는 동작되나, 제2연결스위치(D(2))는 해제된다. CRS(1) 신호가 입력됨에 따라 교차스위치(CRS)가 동작되며, 표본화 커패시터부와 기준 커패시터부의 극성이 서로 반대되도록 교차연결된다. 따라서 양의 표본화 커패시터(CSP)는 음의 제1기준커패시터(CCN(1))와 연결되며, 음의 표본화 커패시터(CSN)는 양의 제1기준커패시터(CGP(1))와 연결된다. 표본화 커패시터부의 (+)단에 기준 커패시터부의 (-)단이 직렬로 연결됨으로서 양의 출력신호(VX)에는 1/2의 기준전압이 빠지며, 음의 출력신호(VIN)에는 1/2의 기준전압이 더해진다(VX = VCSP + VCGN(1), VY = VCSN + VCGP(1)).
[비교 클록 (Φ4, VX < VY)]
도 8은 앞서 비교 클록(Φ3)시, 양의 출력신호(VX)가 음의 출력신호(VY)보다 작을 때(VX < VY)의 경우이다. 따라서 비교기(300)는 논리 디지털값 '1'을 출력하게 되며, 축차근사제어회로(500)는 STR(1)를 제어하는 신호를 발생한다.
도 8과 같이, 표본화부(100)의 비교스위치(SCOMP)는 동작되나, 제2연결스위치(D(2))는 해제된다. STR(1) 신호가 입력됨에 따라 평행스위치(STR)가 동작되며, 표본화 커패시터부와 기준 커패시터부의 극성이 서로 동일되도록 연결된다. 따라서 양의 표본화 커패시터(CSP)는 양의 제1기준커패시터(CGP(1))와 연결되며, 음의 표본화 커패시터(CSN)는 음의 제1기준커패시터(CCN(1))와 연결된다. 표본화 커패시터부의 (+)단에 기준 커패시터부의 (+)단이 직렬로 연결됨으로서 양의 출력신호(VX)에는 1/2의 기준전압이 더해지며, 음의 출력신호(VIN)에는 1/2의 기준전압이 빠진다(VX = VCSP + VCGP(1), VY = VCSN + VCGN(1)).
도 7 및 도 8의 비교 클럭(Φ4)에서는 제3연결스위치(D(3))가 동작됨에 따라 양의 제2기준커패시터부(CGP(2))와 양의 제3기준커패시터부(CGP(3))에는 (VREFP-VCM)/4의 기준전압이 저장되며, 음의 제2기준커패시터부(CGN(2))와 음의 제3기준커패시터부(CGN(3))에는 (VREFN-VCM)/4의 기준전압이 저장된다.
[비교 클록 (Φ5, VX > VY)]
도 3의 비교 클록(Φ5)을 살펴보면, D(4) 및 STR(2) 또는 CRS(2)의 신호가 새로 입력되며, R(4), D(3) 의 신호는 해제된다. 한편, 비교 클록(Φ5)는 비교 클록(Φ4)에서 CRS(1)의 신호가 입력되었을 경우를 예시로 설명한다.
도 9는 앞서 비교 클록(Φ4)시, 양의 출력신호(VX)가 음의 출력신호(VY)보다 클 때(VX > VY)의 경우이다. 따라서 비교기(300)는 논리 디지털값 '0'을 출력하게 되며, 축차근사제어회로(500)는 CRS(2)를 제어하는 신호를 발생한다.
도 9와 같이, 제1기준커패시터부의 제4리셋스위치(R(4))는 해제된다. CRS(2) 신호가 입력됨에 따라 교차스위치(CRS)가 동작되며, 제1기준커패시터부와 제2기준커패시터부의 극성이 서로 반대되도록 교차연결된다. 따라서 양의 제1기준커패시터(CGP(1))는 음의 제2기준커패시터(CCN(2))와 연결되며, 음의 제1기준커패시터(CCN(1))는 양의 제2기준커패시터(CGP(2))와 연결된다. 제1기준커패시터부의 (+)단에 제2기준 커패시터부의 (-)단이 직렬로 연결됨으로서, 양의 출력신호(VX)에는 1/4의 기준전압이 빠지며, 음의 출력신호(VIN)에는 1/4의 기준전압이 더해진다(VX = VCSP + VCGN(1) + VCGP(2), VY = VCSN + VCGP(1) + VCGN(2).
[비교 클록 (Φ5, VX < VY)]
도 10은 앞서 비교 클록(Φ4)시, 양의 출력신호(VX)가 음의 출력신호(VY)보다 작을 때(VX < VY)의 경우이다. 따라서 비교기(300)는 논리 디지털값 '1'을 출력하게 되며, 축차근사제어회로(500)는 STR(2)를 제어하는 신호를 발생한다.
도 10와 같이, 제1기준커패시터부의 제4리셋스위치(R(4))는 해제된다. STR(2) 신호가 입력됨에 따라 평행스위치(STR)가 동작되며, 제1기준커패시터부와 제2기준커패시터부의 극성이 서로 동일되도록 연결된다. 따라서 양의 제1기준커패시터(CGP(1))는 양의 제2기준커패시터(CGP(2))와 연결되며, 음의 제1기준커패시터(CCN(1))는 음의 제2기준커패시터(CCNP(2))와 연결된다. 제1기준커패시터부의 (+)단에 제2기준 커패시터부의 (+)단이 직렬로 연결됨으로서 양의 출력신호(VX)에는 1/4의 기준전압이 더해지며, 음의 출력신호(VIN)에는 1/4의 기준전압이 빠진다(VX = VCSP + VCGN(1) + VCGN(2), VY = VCSN + VCGP(1) + VCGP(2)).
도 9 및 도 10의 비교 클럭(Φ5)에서는 제4연결스위치(D(4))가 동작됨에 따라 양의 제3기준커패시터부(CGN(3))와 양의 제4기준커패시터부(CGP(4))에는 (VREFP-VCM)/8의 기준전압이 저장되며, 음의 제3기준커패시터부(CGN(3))와 음의 제4기준커패시터부(CGN(4))에는 (VREFN-VCM)/8의 기준전압이 저장된다.
비교 클록은 Φ3부터 ΦN+2까지 진행되며 직렬로 출력된 변환 데이터는 축차근사레지스터(400)를 이용해 병렬로 변환하여 출력한다. 축차근사레지스터(400)는 디지털데이터를 병렬로 출력하기 위해 시프트레지스터를 포함할 수 있다.
도 11는 본 발명에 따른 축차 근사 A/D 변환기의 동작에 따른 출력 파형의 일 실시예이다.
도 11을 살펴보면, 초기화 클록(Φ1)에서 초기화가 진행되며, 충전 클록(Φ2)에서 충전이 이루어지는 것을 확인할 수 있다. 이하 Φ3부터 Φ8은 비교클록으로 축차 근사 A/D 변환기가 6bit의 해상도일 경우의 일 실시예이다.
최초 Φ3 단계에서 '0'의 논리값이 출력(VX>VY)되었으며, 교차스위치(CRS)가 동작함에 따라 기준전압을 빼주게 된다. 따라서 Φ4 단계는 기준전압이 빠진 파형이 출력된다. Φ4 단계는 '1'의 논리값이 출력(VX<VY)되었으며, 평행스위치(STR)가 동작함에 따라 기준전압을 더해주게 된다. 따라서 Φ5 단계는 기준전압이 더해진 파형이 출력된다. 이하의 Φ5 내지 Φ8 도 앞의 단계와 동일하게 진행된다. 한편, 비교 단계가 진행될수록 커패시터의 전하가 반으로 나뉘어짐에 따라 더해지거나 빠지는 기준전압이 점차 감소되는 파형으로 이루어진다.
100 : 표본화부 200 : 기준발생부
300 : 비교기 400 : 축사근사레지스터
500 : 축사근사제어회로

Claims (8)

  1. 공통전압과 입력전압을 통해 입력신호를 표본화하는 표본화부;
    양의 기준전압이 충전되는 양의 기준 커패시터와 음의 기준전압이 충전되는 음의 기준 커패시터가 비트 해상도에 크기만큼 구비되는 기준 커패시터부, 전단의 기준 커패시터와 후단의 기준 커패시터의 극성이 동일되도록 연결하는 평행스위치, 및 전단의 기준 커패시터와 후단의 기준 커패시터의 극성이 반대되도록 연결하는 교차스위치를 포함하는 기준발생부;
    상기 표본화부의 양의 출력신호와 음의 출력신호의 크기를 비교하는 비교기; 및
    상기 비교기의 결과값에 따라 상기 평행스위치 또는 상기 교차스위치를 제어하는 축사근사제어회로;를 포함하는 것을 특징으로 하는 커패시터가 직렬로 연결된 D/A 변환기를 사용한 축차 근사 A/D변환기.
  2. 제1항에 있어서,상기 표본화부는
    양의 입력전압이 충전되는 양의 표본화 커패시터와 음의 입력전압이 충전되는 음의 표본화 커패시터를 포함하는 표본화 커패시터부; 및
    상기 비교기가 상기 양의 출력전압과 상기 음의 출력전압의 크기를 비교하도록 동작하는 비교스위치부;를 포함하는 것을 특징으로 하는 커패시터가 직렬로 연결된 D/A 변환기를 사용한 축차 근사 A/D변환기.
  3. 제2항에 있어서,
    상기 비교기의 결과값에 따라 상기 양의 출력신호가 크다면, 상기 교차스위치는 상기 표본화부와 상기 기준 커패시터부 또는 상기 기준 커패시터부와 후단에 연결되는 또 다른 기준 커패시터부의 극성이 서로 반대되도록 교차연결하며,
    상기 비교기의 결과값에 따라 상기 양의 출력신호가 작다면, 상기 평행스위치는 상기 표본화부와 상기 기준 커패시터부 또는 상기 기준 커패시터부와 후단에 연결되는 상기 또 다른 기준 커패시터부의 극성이 서로 동일되도록 연결하는 것을 특징으로 하는 커패시터가 직렬로 연결된 D/A 변환기를 사용한 축차근사 A/D변환기.
  4. 제3항에 있어서,
    상기 비트 해상도의 크기만큼 구비되는 기준 커패시터부는 직렬로 연결되는 것을 특징으로 하는 커패시터가 직렬로 연결된 D/A 변환기를 사용한 축차 근사 A/D변환기.
  5. 제4항에 있어서,
    상기 기준 커패시터부에 저장되는 전압은 후단에 연결되는 상기 또 다른 기준 커패시터부와 절반씩 분배되는 것을 특징으로 하는 커패시터가 직렬로 연결된 D/A 변환기를 사용한 축차 근사 A/D변환기.
  6. 제5항에 있어서,
    초기화 클록시 상기 표본화 커패시터부와 상기 기준 커패시터부는 상기 공통전압으로 초기화되되,
    상기 초기화 클록이후, 충전 클록시 상기 표본화 커패시터부는 상기 입력전압을 인가받으며, 상기 기준 커패시터에는 상기 기준전압이 충전되는 것을 특징으로 하는 커패시터가 직렬로 연결된 D/A 변환기를 사용한 축차 근사 A/D변환기.
  7. 제6항에 있어서,
    상기 충전 클록이후, 비교 클록시 상기 교차스위치에 의해 상기 비교기는 상기 양의 출력신호와 상기 음의 입력신호를 비교하여 최초 논리값을 결정하며,
    상기 비교 클록은 상기 비트 해상도의 크기만큼 반복하여 최종 논리값을 결정하는 것을 특징으로 하는 커패시터가 직렬로 연결된 D/A 변환기를 사용한 축차 근사 A/D변환기.
  8. 제7항에 있어서,
    상기 최초 논리값부터 상기 최종 논리값까지의 디지털데이터가 저장되는 축사근사레지스터를 더 포함하는 것을 특징으로 하는 커패시터가 직렬로 연결된 D/A 변환기를 사용한 축차 근사 A/D변환기.
KR1020180144822A 2018-11-21 2018-11-21 커패시터가 직렬로 연결된 d/a 변환기를 사용한 축차 근사 a/d변환기 KR102089872B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020180144822A KR102089872B1 (ko) 2018-11-21 2018-11-21 커패시터가 직렬로 연결된 d/a 변환기를 사용한 축차 근사 a/d변환기
PCT/KR2018/015764 WO2020105790A1 (ko) 2018-11-21 2018-12-12 커패시터가 직렬로 연결된 d/a 변환기를 사용한 축차 근사 a/d변환기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180144822A KR102089872B1 (ko) 2018-11-21 2018-11-21 커패시터가 직렬로 연결된 d/a 변환기를 사용한 축차 근사 a/d변환기

Publications (1)

Publication Number Publication Date
KR102089872B1 true KR102089872B1 (ko) 2020-04-20

Family

ID=70467143

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180144822A KR102089872B1 (ko) 2018-11-21 2018-11-21 커패시터가 직렬로 연결된 d/a 변환기를 사용한 축차 근사 a/d변환기

Country Status (2)

Country Link
KR (1) KR102089872B1 (ko)
WO (1) WO2020105790A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11736115B2 (en) 2021-05-24 2023-08-22 Samsung Electronics Co., Ltd. Analog-digital converter and operating method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101341029B1 (ko) * 2010-12-10 2013-12-13 엘지디스플레이 주식회사 축차 근사 레지스터 아날로그 디지털 변환기 및 그를 이용한 아날로그 디지털 변환방법
KR20140102965A (ko) * 2013-02-15 2014-08-25 광주과학기술원 축차근사형 아날로그 디지털 변환 장치 및 방법
KR101902119B1 (ko) * 2017-06-19 2018-11-07 전북대학교산학협력단 스위치드-커패시터 d/a 변환기를 사용한 축차 비교형 a/d 변환기

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3839027B2 (ja) * 2004-04-09 2006-11-01 Ｎｅｃエレクトロニクス株式会社 Ａｄ変換器
KR102289432B1 (ko) * 2017-05-02 2021-08-11 에스케이하이닉스 주식회사 연속적인 근사 레지스터 아날로그 디지털 변환 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101341029B1 (ko) * 2010-12-10 2013-12-13 엘지디스플레이 주식회사 축차 근사 레지스터 아날로그 디지털 변환기 및 그를 이용한 아날로그 디지털 변환방법
KR20140102965A (ko) * 2013-02-15 2014-08-25 광주과학기술원 축차근사형 아날로그 디지털 변환 장치 및 방법
KR101902119B1 (ko) * 2017-06-19 2018-11-07 전북대학교산학협력단 스위치드-커패시터 d/a 변환기를 사용한 축차 비교형 a/d 변환기

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11736115B2 (en) 2021-05-24 2023-08-22 Samsung Electronics Co., Ltd. Analog-digital converter and operating method thereof

Also Published As

Publication number Publication date
WO2020105790A1 (ko) 2020-05-28

Similar Documents

Publication Publication Date Title
KR101927272B1 (ko) 연속 근사 레지스터 아날로그 디지털 컨버터
US9432046B1 (en) Successive approximation analog-to-digital converter
TWI521887B (zh) 連續近似式類比數位轉換器
US8390502B2 (en) Charge redistribution digital-to-analog converter
US10778242B2 (en) Analog-to-digital converter device
CN108306644B (zh) 基于10位超低功耗逐次逼近型模数转换器前端电路
US11296714B2 (en) Residue transfer loop, successive approximation register analog-to-digital converter, and gain calibration method
US7355543B2 (en) Digital-to-analog converter using capacitors and operational amplifier
JPH06152420A (ja) アナログ／ディジタル変換器
CN109644003B (zh) 具有重叠参考电压范围的逐次逼近寄存器（sar）模数转换器（adc）
US7969204B1 (en) Sample hold circuit and method thereof for eliminating offset voltage of analog signal
CN107888190B (zh) 基于非对称型差分电容阵列的逐次逼近型模数转换器
TWI746076B (zh) 類比數位轉換器
TW202228404A (zh) 具有隨機化的時間交錯式類比數位轉換器與訊號轉換方法
KR102089872B1 (ko) 커패시터가 직렬로 연결된 d/a 변환기를 사용한 축차 근사 a/d변환기
WO2019227846A1 (en) Successive approximation register (sar) analog to digital converter (adc) with switchable reference voltage
US8957804B2 (en) Successive approximation A/D converter
US6927723B2 (en) A/D converter and A/D conversion method
CN109756228B (zh) 一种多通道sar-adc电路的通道转换控制方法
TWI441456B (zh) Can reduce the energy consumption of the successive approximation of the temporary analog-to-digital converter
KR20070030002A (ko) 고효율 아날로그-디지털 컨버터
KR102140007B1 (ko) 연속 근사 레지스터 아날로그 디지털 변환기 및 이를 이용한 아날로그 디지털 변환 방법
TWI676361B (zh) 連續漸進式類比數位轉換器及其控制方法
CN113315519B (zh) 一种逐次比较型模数转换器
US20230163778A1 (en) Analog digital converter and method for analog to digital converting in the analog digital converter

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant