TWI521887B - 連續近似式類比數位轉換器 - Google Patents

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Description

連續近似式類比數位轉換器
本發明是有關於一種類比數位轉換器，且特別是有關於一種連續近似式類比數位轉換器。
近年來在積體電路設計上的趨勢，對於更低功耗、更高表現、以及更少的成本有愈來愈嚴苛的要求，而在類比前端電路的設計當中，一個有效率的類比數位轉換器(analog-to-digital converter，簡稱ADC)能使系統整體表現大大地提升，ADC負責將接收的類比訊號轉換為數位訊號，並提供給後端的數位訊號處理單元來運作，因此其動態範圍、解析度、精確度、線性度、取樣速度、功耗、輸入級特性等等，都成為影響系統整體表現的重要環節，也成為評估轉換器本身表現的重要參數。
現有的ADC之架構種類繁多，例如導管線類比數位轉換器(pipeline analog-to-digital converter，簡稱pipeline ADC)及連續近似式類比數位轉換器(successive approximation register analog-to-digital converter，簡稱SAR-ADC)等皆為現有技術領域 中常用的架構。其中，在同樣的規格需求下，SAR-ADC相較於pipeline ADC可具有較低功耗以及較小晶片面積的優勢，也因此，對於SAR-ADC架構的技術開發，也逐漸為業界所重視。
在現有的SAR-ADC的架構下，其一般會包含有數位類比轉換器(digital-to-analog converter，簡稱DAC)、比較電路以及SAR邏輯控制電路等部分。具體而言，在傳統SAR-ADC的類比數位轉換操作過程中，DAC一般會先以一個參考電壓做為基準對類比輸入訊號進行取樣及保持(sample-and-hold)，其後SAR邏輯控制電路會以二元搜尋演算法(binary search algorithm)來控制DAC的數位類比轉換，藉以令DAC產生對應的比較訊號，其中所述比較訊號係關聯於對應不同邏輯狀態之類比電壓與類比輸入訊號之電壓差值。接著，比較電路會以所述參考電壓做為基準來與所述比較訊號進行比較，從而令SAR邏輯控制電路基於比較電路的比較結果而逐一決定數位輸出訊號每一位元的邏輯狀態。
由上述操作過程可知，在現有的SAR-ADC架構下，為了實現類比數位轉換操作，提供一個額外的參考電壓來做為比較器比較的基準是必須的。除此之外，為了要維持比較電路判斷的精確度，一般會在SAR-ADC進行類比數位轉換前的期間先進行偏移消除(offset cancellation)的操作。於此一操作中，同樣也必須提供一個參考電壓給比較電路的兩輸入端做為共模參考電壓(common-mode voltage)以消除比較電路之不同輸入端間的電壓偏移。
再者，基於現有的SAR-ADC架構下，一般比較電路都是利用由單顆運算放大器所構成之比較器來實現。因此，當電路操作於高頻時，比較器還可能因為所需的工作電流較大而造成SAR-ADC發生較為嚴重的雜訊干擾。
本發明提供一種連續近似式類比數位轉換器，其無須使用額外的參考電壓亦可實現類比數位轉換及偏移消除的操作，並且還可降低電路操作於高頻時的雜訊干擾。
本發明的連續近似式類比數位轉換器包括數位類比轉換電路、取樣及保持電路、比較電路以及連續近似式邏輯控制電路。數位類比轉換電路用以將N位元數位邏輯訊號轉換為類比形式的比較訊號，其中N為正整數。取樣及保持電路用以取樣並保持類比輸入訊號。比較電路耦接數位類比轉換電路與取樣及保持電路，用以將取樣及保持電路所保持的類比輸入訊號做為與比較訊號進行比較的基準，從而產生比較結果訊號。連續近似式邏輯控制電路用以提供N位元數位邏輯訊號，並且依據比較結果訊號逐一決定數位邏輯訊號的每一位元的邏輯狀態，藉以產生關聯於類比輸入訊號的數位輸出訊號。
在本發明一實施例中，比較電路包括M級相互串接的比較單元以及閂鎖單元。第一級比較單元分別從取樣及保持電路與數位類比轉換電路接收類比輸入訊號與比較訊號。閂鎖單元耦接 第M級比較單元的輸出端，用以閂鎖所述多個比較單元的比較結果，並據以產生比較結果訊號。其中，M為正整數，且M至少為N的四分之一。
在本發明一實施例中，比較電路更包括M組回授單元以及M組電容單元。所述M組回授單元分別耦接於每一級比較單元的輸入端與輸出端之間。所述M組電容單元分別耦接每一級比較單元的輸入端。
在本發明一實施例中，各比較單元具有差動輸出，且每一級比較單元的正輸出端與負輸出端分別耦接下一級比較單元的正輸入端與負輸入端。各回授單元包括第一回授開關以及第二回授開關。第一回授開關耦接於對應的比較單元的正輸入端與正輸出端之間。第二回授開關耦接於對應的比較單元的負輸入端與負輸出端之間。其中，第一及第二回授開關受控於連續近似式邏輯控制電路而導通或截止。
在本發明一實施例中，各電容單元包括第一輸入電容以及第二輸入電容。第一輸入電容耦接對應的比較單元的正輸入端。第二輸入電容耦接對應的比較單元的負輸入端。
在本發明一實施例中，連續近似式邏輯控制電路於取樣及保持期間內導通所述多個回授單元的第一及第二回授開關，並且於電荷再分配期間截止所述多個回授單元的第一及第二回授開關。
在本發明一實施例中，取樣及保持電路包括第一取樣開 關、第二取樣開關以及保持電容。第一取樣開關的第一端接收類比輸入訊號，且第一取樣開關的第二端耦接第一級比較單元的正輸入端與負輸入端其中之一。第二取樣開關的第一端接收類比輸入訊號，且第二取樣開關的第二端耦接第一級比較單元的正輸入端與負輸入端其中之另一。保持電容的第一端耦接第二取樣開關的第二端，且保持電容的第二端耦接接地端。
在本發明一實施例中，連續近似式邏輯控制電路於取樣及保持期間內導通第一及第二取樣開關，藉以令類比輸入訊號被保持於保持電容中，並且於電荷再分配期間截止第一及第二取樣開關。
在本發明一實施例中，數位類比轉換電路包括N個電容以及N個開關模組。所述多個電容的第一端共同耦接第一取樣開關的第二端。所述N個開關模組分別耦接所述多個電容的第二端，用以受控於連續近似式邏輯控制電路而選擇性地提供高邏輯電壓、低邏輯電壓以及類比輸入訊號其中之一至對應的電容。
在本發明一實施例中，所述多個開關模組於取樣及保持期間內受控於連續近似式邏輯控制電路而提供類比輸入訊號至對應的電容，並且於電荷再分配期間內依序受控於數位邏輯訊號每一位元的邏輯狀態而提供高邏輯電壓或低邏輯電壓至對應的電容，藉以產生比較訊號。
在本發明一實施例中，第一個電容至第N個電容的電容值比例依序為2N-1至20，且N位元數位邏輯訊號的最高位元(most significant bit，MSB)至最低位元(least significant bit，LSB)於電荷再分配期間內依序對應控制第一個開關模組至第N個開關模組。
基於上述，本發明實施例提出一種連續近似式類比數位轉換器，其可僅利用類比輸入訊號來做為類比數位轉換及偏移消除操作所需的共模參考電壓，因此本發明實施例的連續近似式類比數位轉換器無須使用額外的參考電壓來實現偏移消除及類比數位轉換的操作，從而簡化了整體電路設計。此外，藉由所提出之串接比較單元的比較電路架構，還可有效地減少連續近似式類比數位轉換器操作於高頻時的雜訊干擾，從而令本發明實施例的連續近似式類比數位轉換器可具有更佳的訊雜比特性。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100、200、300‧‧‧連續近似式類比數位轉換器
110、210、310‧‧‧數位類比轉換電路
120、220、320‧‧‧取樣及保持電路
130、230、330‧‧‧比較電路
140、240、340‧‧‧連續近似式邏輯控制電路
212_1~212_N、312_1~312_12‧‧‧開關模組
222、224、322、324‧‧‧取樣開關
232_1~232_M、332_1~332_3‧‧‧比較單元
234、334‧‧‧閂鎖單元
236_1~236_M、336_1~336_3‧‧‧回授單元
238_1~238_M、338_1~338_3‧‧‧電容單元
C1~CN、C12‧‧‧電容
C11、C12、C21、C22、C31、C32‧‧‧輸入電容
Ch‧‧‧保持電容
CHG、CHGB、EOC、LAT‧‧‧控制訊號
DOUT‧‧‧數位輸出訊號
fclk‧‧‧時脈訊號
GND‧‧‧接地端
INV‧‧‧反相器
SW1~SW4‧‧‧開關
SWF11、SWF12、SWF21、SWF22、SWF31、SWF32‧‧‧回授開關
VC‧‧‧比較訊號
VCMP‧‧‧比較結果訊號
VH‧‧‧邏輯高電壓
VL‧‧‧邏輯低電壓
VIN‧‧‧類比輸入訊號
Q[N]、Q[12]‧‧‧數位邏輯訊號
q[1]~q[N]、q[12]‧‧‧位元
圖1為本發明一實施例的連續近似式類比數位轉換器的示意圖。
圖2為本發明另一實施例的連續近似式類比數位轉換器的示意圖。
圖3為本發明又一實施例的連續近似式類比數位轉換器的示意圖。
圖4為依照圖3實施例的連續近似式類比數位轉換器的訊號時序示意圖。
本發明實施例提出一種連續近似式類比數位轉換器，其可在不需使用額外的參考電壓做為共模參考電壓(common-mode voltage)的前提下，實現偏移消除(offset cancellation)及類比數位轉換的操作，藉以簡化整體電路設計。此外，藉由所提出之電路架構還可有效地減少電路操作於高頻時的雜訊干擾，從而令本發明實施例的類比數位轉換器可具有更佳的訊雜比(signal-to-noise ratio，SNR)特性。為了使本揭露之內容可以被更容易明瞭，以下特舉實施例做為本揭露確實能夠據以實施的範例。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟，係代表相同或類似部件。
圖1為本發明一實施例的連續近似式類比數位轉換器的示意圖。請參照圖1，本實施例的連續近似式類比數位轉換器(底下簡稱SAR-ADC)100適於將一類比輸入訊號VIN轉換為一N位元解析度的數位輸出訊號DOUT，其中N為正整數(例如為4位元、12位元或16位元等)。SAR-ADC 100包括數位類比轉換電路(底下簡稱DAC電路)110、取樣及保持電路120、比較電路130以及連續近似式邏輯控制電路(底下簡稱SAR邏輯控制電路)140。
在本實施例中，DAC電路110用以將從SAR邏輯控制電 路140所接收的N位元數位邏輯訊號Q[N]轉換為類比形式的比較訊號VC。取樣及保持電路120係用以取樣並保持類比輸入訊號VIN。比較電路130耦接DAC電路110與取樣及保持電路120，用以將取樣及保持電路120所保持的類比輸入訊號VIN做為與比較訊號VC進行比較的基準，從而產生比較結果訊號VCMP。SAR邏輯控制電路140會依據比較電路130所輸出的比較結果訊號VCMP逐一決定數位邏輯訊號Q[N]的每一位元的邏輯狀態，藉以產生關聯於類比輸入訊號VIN的數位輸出訊號DOUT。
詳細而言，SAR-ADC 100的類比數位轉換操作可分為兩個期間/階段，分別為取樣及保持(sample-and-hold)期間與電荷再分配(charge-redistribution)期間。在取樣及保持期間內，DAC電路110與取樣及保持電路120會受控於SAR邏輯控制電路140而進行取樣並保持類比輸入訊號VIN的動作，並且類比輸入訊號VIN會以共模的方式被提供至比較電路130的兩輸入端，從而令比較電路130可進行偏移消除的操作，同時令比較電路130的共模增益可被初始化至0。
在取樣及保持期間結束後，SAR-ADC 100會接續地進入電荷再分配期間。於電荷再分配期間內，SAR邏輯控制電路130會採用二元搜尋演算法來逐一決定數位邏輯訊號Q[N]的每一位元的邏輯狀態(此部分會於後續實施例進一步說明)，使得DAC電路110產生電壓準位逐步趨近於類比輸入訊號VIN的比較訊號VC。於數位邏輯訊號Q[N]的每一位元皆經過SAR邏輯控制電路 140依據比較結果訊號VCMP而調整後，SAR邏輯控制電路140即會判斷電荷再分配期間結束，並且基於最終的數位邏輯訊號Q[N]的邏輯狀態產生數位輸出訊號DOUT。
底下以圖2實施例來更進一步的說明本發明實施例的SAR-ADC的具體架構與操作。其中，圖2為本發明另一實施例的SAR-ADC的示意圖。
請參照圖2，本實施例的SAR-ADC 200包括DAC電路210、取樣及保持電路220、比較電路230以及SAR邏輯控制電路240。其中，DAC電路210包括N個電容C1~CN以及N個開關模組212_1~212_N。取樣及保持單元220包括取樣開關222、224以及保持電容Ch。比較電路230包括M級相互串接的比較單元232_1~232_M、閂鎖單元234、M組回授單元236_1~236_M以及M組電容單元238_1~238_M，其中M為正整數。
在DAC電路210中，電容C1~CN的第一端共同耦接取樣及保持電路220的取樣開關222。其中，電容C1至電容CN的電容值比例可依序設計為2N-1至20。舉例而言，若電容C1的電容值設計為C，則電容C2、C3、…CN的電容值可依序設計為C/2、C/4、…、C/2N-1，以此類推。開關模組212_1~212_N分別耦接電容C1~CN的第二端，並且用以受控於SAR邏輯控制電路240而選擇性地提供高邏輯電壓VH、低邏輯電壓VL以及類比輸入訊號VIN其中之一至對應的電容C1~CN。其中，高邏輯電壓VH與低邏輯電壓VL即為SAR-ADC 200的類比輸入區間(即，類比輸入 訊號VIN的準位會位於VH與VL之間)。
在本實施例中，用以控制DAC電路210的數位邏輯訊號Q[N]可由位元q[1]~q[N]所組成，於此，位元q[1]至q[N]依序分別為數位邏輯訊號Q[N]的最高位元(most significant bit，MSB)至最低位元(least significant bit，LSB)。其中，各個位元q[1]~q[N]可分別視為在電荷再分配期間內用以控制對應的開關模組212_1~212_N的控制訊號。換言之，N位元數位邏輯訊號Q[N]的最高位元q[1]至最低位元q[N]會於電荷再分配期間內依序對應控制開關模組212_1~212_N的切換。舉例而言，於電荷再分配期間內，開關模組212_1~212_N可依序反應於高邏輯準位(例如，邏輯準位“1”)的位元q[1]~q[N]而選擇提供高邏輯電壓VH給對應的電容C1~CN，並且反應於低邏輯準位(例如，邏輯準位“0”)的位元q[1]~q[N]而選擇提供低邏輯電壓VL給對應的電容C1~CN。
更進一步以4位元的SAR-ADC 200為例(即，N=4)，於電荷再分配期間內，若SAR邏輯控制電路240所提供的數位邏輯訊號Q[N]為“1000”，則表示第一位元/最高位元q[1]對應邏輯準位“1”、第二位元q[2]對應邏輯準位“0”、第三位元q[3]對應邏輯準位“0”且第四位元/最低位元q[4]對應邏輯準位“0”。基於上述邏輯狀態下，開關模組212_1會反應於邏輯準位“1”的位元q[1]而提供高邏輯電壓VH給對應的電容C1，而開關模組212_2、212_3及212_4則會反應於邏輯準位“0”的位元q[2]、q[3] 及q[4]而提供低邏輯電壓VL給對應的電容C2、C3及C4。因此，於此組態下，DAC電路210可等效為電容C2、C3及C4並聯，而DAC電路210所產生之比較訊號VC的電壓準位即可根據電容C1與所述並聯電容對高邏輯電壓VH與低邏輯電壓VL之壓差進行分壓後的結果所決定。
在此以具體數值做為範例，若高邏輯電壓VH為3V、低邏輯電壓VL為0V以及電容C1~C4的電容值比例依序為1：1/2：1/4：1/8，當DAC電路210接收到邏輯狀態為“1000”的數位邏輯訊號Q[N]時，電容C2、C3及C4三者可等效為一並聯電容，而所述並聯電容與電容C1的電容值比例約略為1：1(實際上為1：7/8(1/2+1/4+1/8))。於此組態下，電容C1與所述並聯電容約略具有相同的阻抗值，使得3V的高邏輯電壓VH經過電容C1及所述並聯電容的分壓後，產生出電壓準位約為1.5V(即1/2VH)的比較訊號VC。8位元、12位元或其餘位元數之DAC電路210之操作/運作方式皆可以上述範例類推，故於此不再贅述。
於此值得一提的是，設計者可基於其設計考量而在DAC電路210中增加一組電容值與電容CN相同的冗餘(dummy)電容及對應的開關模組(未繪示)，藉以令DAC電路210所轉換出的比較訊號VC可與高邏輯電壓VH之間具有整數倍的電壓相對關係，但本發明不以此為限。
在取樣及保持電路220中，取樣開關222的第一端接收類比輸入訊號VIN，並且取樣開關222的第二端耦接DAC電路210 的電容C1~CN的第一端以及第一級比較單元232_1的正輸入端與負輸入端其中之一。取樣開關224的第一端同樣接收類比輸入訊號VIN，並且取樣開關224的第二端耦接第一級比較單元232_1的正輸入端與負輸入端其中之另一。保持電容Ch的第一端耦接取樣開關224的第二端，並且保持電容Ch的第二端耦接接地端GND(0V)。其中，取樣開關222與224會同步地受控於SAR邏輯控制電路240所提供的控制訊號CHG而導通或截止。
在比較電路230中，比較單元232_1~232_M可例如為具差動輸出的比較單元，其中每一級比較單元232_1~232_M的正輸出端與負輸出端會分別耦接於下一級比較單元232_1~232_M的正輸入端與負輸入端，例如：比較單元232_1的正輸出端與負輸出端會分別耦接於比較單元232_2的正輸入端與負輸入端。閂鎖單元234耦接最後一級(第M級)比較單元232_M的輸出端，其可用以閂鎖比較單元232_1~232_M的比較結果，並據以產生指示比較訊號VC與類比輸入訊號VIN之電壓相對關係的比較結果訊號VCMP。回授單元236_1~236_M分別耦接於每一級比較單元232_1~232_M的輸入端與輸出端之間。電容單元238_1~238_M則是分別耦接在每一級比較單元232_1~232_M的輸入端。
就SAR-ADC 200整體的類比數位轉換操作而言，首先，於取樣及保持期間內，SAR邏輯控制電路240會提供致能的控制訊號CHG來導通取樣及保持電路220中的取樣開關222與224及各級比較單元232_1~232_M所對應的回授單元236_1~236_M，並 且同時令各開關模組212_1~212_N反應於致能的控制訊號CHG而選擇提供類比輸入訊號VIN給對應的電容C1~CN。
於此組態下，類比輸入訊號VIN會以共模的方式被提供給第一級比較單元232_1的兩輸入端，並且導通的取樣開關224會同時令類比輸入訊號VIN對保持電容Ch進行充電，藉以使類比輸入訊號VIN被保持於保持電容Ch中。此外，導通的回授單元236_1~236_M會在各級比較單元232_1~232_M的輸入端與輸出端之間建立短路的回授路徑，使得類比輸入訊號VIN可經由電容單元238_1~238_M及回授單元236_1~236_M而被提供至每一級比較單元232_1~232_M的輸入端/輸出端，從而消除各級比較單元232_1~232_M的偏移電壓，並且同時將各級比較單元232_1~232_M的共模增益初始化至0。
於電荷再分配期間內，SAR邏輯控制電路240會將控制訊號CHG切換為禁能，使得取樣開關222與224以及回授單元236_1~236_M截止，並且令各開關模組212_1~212_N改為受控於數位邏輯訊號Q[N]中對應的位元q[1]~q[N]而決定提供邏輯高電壓VH或邏輯低電壓VL給對應的電容C1~CN。
於此組態下，SAR邏輯控制電路240會先提供一組具有預設邏輯狀態的數位邏輯訊號Q[N]來控制DAC電路210。以N=4為例，在二元搜尋演算法下，SAR邏輯控制電路240所提供之預設的數位邏輯訊號Q[N]一般例如為“1000”或“0111”(即，對應於二分之一邏輯高電壓VH的邏輯狀態，但本發明不僅限於 此)。接著，比較單元232_1~232_M會基於比較訊號VC與取樣及保持電路220所保持的類比輸入訊號VIN逐級地進行比較，從而令閂鎖單元234依據最後一級比較單元232_M的比較結果而產生對應的比較結果訊號VCMP。
此時，SAR邏輯控制電路240會根據此比較結果訊號VCMP(對應於預設的比較訊號VC與類比輸入訊號VIN的比較結果)而決定最高位元/第一位元q[1]的邏輯狀態為邏輯準位“1”或“0”，並且調整下一位元q[2]的邏輯狀態。接著，DAC電路210會接續地依據調整後的數位邏輯訊號Q[N]產生對應的比較訊號VC來與類比輸入訊號VIN進行比較，使得SAR邏輯控制電路240再依據對應此一比較訊號VC與類比輸入訊號VIN之比較結果的比較結果訊號VCMP而決定下一位元q[2]的邏輯狀態，並且再調整下一位元q[3]的邏輯狀態。藉由前述之操作，SAR邏輯控制電路240即可於電荷再分配期間內依序決定出每一位元q[1]~q[N]的邏輯狀態。
更具體地說，於逐一決定每一位元q[1]~q[N]的邏輯狀態的操作中，DAC電路210會隨著數位邏輯訊號Q[N]由最高位元q[1]至最低位元q[N]的邏輯狀態調整而產生逐步趨近於類比輸入訊號VIN之電壓準位的比較訊號VC。換言之，於電荷再分配期間結束時(決定完最低位元q[N]的邏輯狀態)，SAR邏輯控制電路240所解碼出的數位邏輯訊號Q[N]即為對應於類比輸入訊號VIN的數位輸出訊號DOUT。
由上述SAR-ADC 200的具體操作流程可知，藉由本發明實施例的取樣及保持電路220的配置，SAR-ADC 200可在取樣及保持期間內利用同時提供至各級比較單元232_1~232_M的正/負輸入端的類比輸入訊號VIN來做為用以消除各級比較單元232_1~232_M之偏移電壓的共模參考電壓。此外，由於類比輸入訊號VIN於電荷再分配期間內會持續地被保持在保持電容Ch中，因此比較電路230可直接將保持於保持電容Ch中的類比輸入訊號VIN做為與比較訊號VC進行比較之基準，而同樣無需基於額外的參考電壓來進行比較。
換言之，相較於傳統的SAR-ADC而言，本發明實施例的SAR-ADC 200可在無須使用額外的參考電壓之前提下，實現對比較電路230進行偏移消除及類比數位轉換的操作。
另一方面，在本實施例中，比較單元232_1~232_M的設置數量係基於SAR-ADC 200的位元數N而決定。更具體地說，M會至少等於N的四分之一。舉例而言，若SAR-ADC 200設計為4位元解析度(即，N=4)，則比較電路230中需設置至少一級的比較單元236_1(即，M≧1)；若SAR-ADC 200設計為8位元解析度(即，N=8)，則比較電路230中需設置至少兩級相互串接的比較單元236_1~236_2(即，M≧1)，其餘皆可以此類推。
藉由所述多級串接的比較單元232_1~232_M配置，由於整體比較電路230的增益可由各級比較單元232_1~232_M分散，故各級比較單元232_1~232_M僅需以較小的電流驅動即可良好地 工作在其操作點上。基此，相較於單顆比較器所構成的比較電路而言，本實施例的比較單元232_1~232_M即使操作在高頻時也不會因工作電流過高而造成嚴重的雜訊干擾。
底下以如圖3所示之12位元SAR-ADC 300的具體電路架構來做進一步說明。其中，圖3為本發明又一實施例的SAR-ADC的示意圖。
請參照圖3，在本實施例中，12位元的SAR-ADC 300(即，N=12)包括DAC電路310、取樣及保持電路320、比較電路330以及SAR邏輯控制電路340。其中，DAC電路310包括十二個電容C1~C12所組成的電容陣列以及分別對應所述電容C1~C12的開關模組312_1~312_12。比較電路330包括三級相互串接的比較單元332_1~332_3(即，M=3)、閂鎖單元334以及分別對應各級比較單元332_1~332_3的回授單元336_1~336_3與電容單元338_1~338_3。另外，取樣及保持電路320的具體架構類似於前述實施例，包括取樣開關322與324以及保持電容Ch。
具體而言，在本實施例的DAC電路310中，各個開關模組312_1~312_12可利用由多個開關及反相器所組成的電路架構來實現。於此以開關模組312_1為例，開關模組312_1包括開關SW1~SW4以及反相器INV。開關SW1與SW2的第一端共同耦接電容C1的第二端，開關SW2的第二端接收類比輸入訊號VIN，且開關SW1與SW2的控制端分別接收控制訊號CHGB與CHG，其中控制訊號CHGB與CHG互為反相。開關SW3與SW4的第一 端共同耦接開關SW1的第二端，開關SW3與SW4的第二端分別接收低邏輯電壓VL與高邏輯電壓VH，其中開關SW4的控制端受控於數位邏輯訊號Q[12]的位元q[1]的邏輯狀態而導通或截止，而開關SW3的控制端經由反相器INV受控於位元q[1]的邏輯狀態而導通或截止。換言之，開關SW1與SW2之間以及開關SW3與SW4之間會分別以互補的方式交替導通，藉以實現選擇性地提供類比輸入訊號VIN、高邏輯電壓VH以及低邏輯電壓VL其中之一的功能。其餘開關模組312_2~312_12的具體架構類似於開關模組312_1，故於此不再贅述。
在本實施例的比較電路330中，回授單元336_1包括回授開關SWF11與SWF12，回授單元336_2包括回授開關SWF21與SWF22，且回授單元336_3包括回授開關SWF31與SWF32。其中，回授開關SWF11、SWF21及SWF31分別耦接於對應的比較單元332_1、332_2及332_3的正輸入端與正輸出端之間，且回授開關SWF12、SWF22及SWF32分別耦接於對應的比較單元332_1、332_2及332_3的負輸入端與負輸出端之間。
此外，電容單元338_1包括輸入電容C11與C12，電容單元338_2包括輸入電容C21與C22，且電容單元338_3包括輸入電容C31與C32。第一級比較單元332_1的正輸入端經由電容C11耦接電容C1~C12的第一端以及取樣開關322的第二端，且第一級比較單元332_1的負輸入端經由電容C12耦接取樣開關324的第二端及保持電容Ch的第一端。第二級比較單元332_2的正輸 入端與負輸入端分別經由輸入電容C21與C22耦接第一級比較單元332_1的正輸出端與負輸出端。第三級比較單元332_3的正輸入端與負輸入端分別經由輸入電容C31與C32耦接第二級比較單元332_2的正輸出端與負輸出端，且第三級比較單元332_3的正輸出端與負輸出端皆耦接至閂鎖單元334。
底下搭配圖4之訊號時序來說明SAR-ADC 300整體的類比數位轉換操作。
請同時參照圖3與圖4，首先就SAR邏輯控制電路340所接收/輸出的各訊號進行說明。在本實施例中，時脈訊號fclk是SAR邏輯控制電路340的參考時脈，其中SAR邏輯控制電路340會在時脈訊號fclk的每16個時脈週期(底下稱之為一個轉換週期)解碼出一個對應的數位輸出訊號DOUT，其中前3個時脈週期為SAR-ADC 300的取樣及保持期間，而後13個時脈週期則為SAR-ADC 300的電荷再分配期間。於此之數位輸出訊號DOUT係以十六進制表示，但本發明不僅限於此。控制訊號LAT為用以控制閂鎖單元334運作的訊號。而控制訊號EOC則是用以指示類比數位轉換開始/結束的轉換結束(end of conversion)訊號，其中SAR邏輯控制電路340會於控制訊號EOC致能時，將當下的數位輸出訊號DOUT送出。除此之外，其餘的控制訊號CHG及數位邏輯訊號Q[12]皆如前所述。
詳細而言，當SAR-ADC 300基於致能的控制訊號EOC而進入取樣及保持期間時，SAR邏輯控制電路340會提供致能的 控制訊號CHG來導通取樣開關322與324以及回授開關SWF11~SWF32，並且令各開關模組312_1~312_12反應於致能的控制訊號CHG而選擇提供類比輸入訊號VIN至對應的電容C1~C12。
於此組態下，類比輸入訊號VIN會經由輸入電容C11~C32以及回授開關SWF11~SWF32而被同時提供至各級比較單元332_1~332_3的正輸入端與負輸入端，藉以對各級比較單元332_1~332_3進行偏移消除的操作，並且令各級比較單元332_1~332_3的共模增益可被初始化至0。此外，於此期間內類比輸入訊號VIN會同時對保持電容Ch充電，藉以將類比輸入訊號VIN保持於保持電容Ch中。其中，保持電容Ch所保持之類比輸入訊號於此以VINh表示。
接著，在進入電荷再分配期間後，SAR邏輯控制電路340會將控制訊號CHG切換為禁能，使得取樣開關322與324以及回授開關SWF11~SWF32截止，並且令各開關模組312_1~312_12改為受控於數位邏輯訊號Q[N]中對應的位元q[1]~q[12]而決定提供邏輯高電壓VH或邏輯低電壓VL給對應的電容C1~C12。在本實施例中，SAR邏輯控制電路340預設提供的數位邏輯訊號Q[N]的邏輯狀態係以“011111111111”為例，且邏輯高電壓VH、邏輯低電壓VL以及類比輸入訊號VIN的電壓準位分別以3V、0V及0.1V為例。
於電荷再分配期間內，SAR邏輯控制電路340會在控制 訊號LAT的12個脈衝期間基於比較結果訊號VCMP依序調整數位邏輯訊號Q[12]的第一位元q[1]至第十二位元q[12]。更具體地說，在控制訊號LAT的第一個脈衝期間內，DAC電路310會基於邏輯狀態為“011111111111”的數位邏輯訊號Q[12]而產生電壓準位約為1.5V的比較訊號VC，此時比較電路330會判斷出比較訊號VC(1.5V)的電壓準位大於類比輸入訊號VIN(0.1V)，從而發出致能的比較結果訊號VCMP。因此，SAR邏輯控制電路340即會根據致能的比較結果訊號VCMP而將第一位元q[1]維持在邏輯準位“0”，並且接續地將第二位元q[2]的邏輯狀態調整為“0”。
接著，在控制訊號LAT的第二個脈衝期間內，DAC電路310會基於邏輯狀態為“001111111111”的數位邏輯訊號Q[12]而產生電壓準位約為0.75V的比較訊號VC，而比較電路330仍會判斷出比較訊號VC(0.75V)的電壓準位大於類比輸入訊號VIN(0.1V)，從而再次發出致能的比較結果訊號VCMP，使得SAR邏輯控制電路340根據致能的比較結果訊號VCMP而將第二位元q[2]同樣維持在邏輯準位“0”，並且接續地將第三位元q[3]的邏輯狀態調整為“0”。其後，各位元q[3]~q[12]的邏輯準位皆係依據上述方式依序決定，故於此不再贅述。
由圖4可知，在控制訊號LAT的十二個脈衝期間內，比較電路340會依序產生邏輯狀態為“111110000011”的比較結果訊號VCMP，使得SAR邏輯控制電路340最終會將數位邏輯訊號 Q[12]的邏輯狀態調整為“000001111100”。基此，SAR邏輯控制電路340即會在控制訊號EOC再次致能時，基於數位邏輯訊號Q[12]的邏輯狀態“000001111100”而發出數位值為“07C”的數位輸出訊號DOUT(十六進制)。亦即，SAR邏輯控制電路340會在一個轉換週期後，將0.1V的類比輸入訊號VIN轉換為數位值為“07C”的數位輸出訊號DOUT，從而完成一次的類比數位轉換操作。
另外值得一提的是，本實施例的控制訊號CHG可被設計為在進入轉換週期之前預先地切換為致能(即，控制訊號CHG與EOC的轉態時間點相隔一段延遲期間)，藉以在SAR-ADC 300進入取樣及保持期間時對應的開關可被立即地導通，從而提早進行偏移消除的操作，但本發明不以此為限。
綜上所述，本發明實施例提出一種SAR-ADC，其可僅利用類比輸入訊號來做為類比數位轉換及偏移消除操作所需的共模參考電壓，因此本發明實施例的SAR-ADC無須使用額外的參考電壓來實現消除偏移電壓及類比數位轉換的操作，從而簡化了整體電路設計。此外，藉由所提出之串接比較單元的比較電路架構，還可有效地減少SAR-ADC操作於高頻時的雜訊干擾，從而令本發明實施例的SAR-ADC可具有更佳的訊雜比特性。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍 當視後附的申請專利範圍所界定者為準。
100‧‧‧連續近似式類比數位轉換器
110‧‧‧數位類比轉換電路
120‧‧‧取樣及保持電路
130‧‧‧比較電路
140‧‧‧連續近似式邏輯控制電路
DOUT‧‧‧數位輸出訊號
VC‧‧‧比較訊號
VCMP‧‧‧比較結果訊號
VIN‧‧‧類比輸入訊號
Q[N]‧‧‧數位邏輯訊號

Claims (9)

  1. 一種連續近似式類比數位轉換器(successive approximation register analog-to-digital converter，SAR-ADC)，包括：一數位類比轉換電路，用以將一N位元數位邏輯訊號轉換為一類比形式的比較訊號，其中N為正整數；一取樣及保持電路，用以取樣並保持一類比輸入訊號；一比較電路，耦接該數位類比轉換電路與該取樣及保持電路，用以將該取樣及保持電路所保持的類比輸入訊號做為與該比較訊號進行比較的基準，從而產生一比較結果訊號，其中該比較電路包括：M級相互串接的比較單元，其中第一級比較單元分別從該取樣及保持電路與該數位類比轉換電路接收該類比輸入訊號與該比較訊號；一閂鎖單元，耦接第M級比較單元的輸出端，用以閂鎖該些比較單元的比較結果，並據以產生該比較結果訊號，其中，M為正整數，且M至少為N的四分之一；M組回授單元，分別耦接於每一級比較單元的輸入端與輸出端之間；以及M組電容單元，分別耦接每一級比較單元的輸入端；以及一連續近似式邏輯控制電路，用以提供該N位元數位邏輯訊 號，並且依據該比較結果訊號逐一決定該數位邏輯訊號的每一位元的邏輯狀態，藉以產生關聯於該類比輸入訊號的一數位輸出訊號。
  2. 如申請專利範圍第1項所述的連續近似式類比數位轉換器，其中各該比較單元具有差動輸出，且每一級比較單元的正輸出端與負輸出端分別耦接下一級比較單元的正輸入端與負輸入端，各該回授單元包括：一第一回授開關，耦接於對應的比較單元的正輸入端與正輸出端之間；以及一第二回授開關，耦接於對應的比較單元的負輸入端與負輸出端之間，其中，該第一及第二回授開關受控於該連續近似式邏輯控制電路而導通或截止。
  3. 如申請專利範圍2第項所述的連續近似式類比數位轉換器，其中各該電容單元包括：一第一輸入電容，耦接對應的比較單元的正輸入端；以及一第二輸入電容，耦接對應的比較單元的負輸入端。
  4. 如申請專利範圍第2項所述的連續近似式類比數位轉換器，其中該連續近似式邏輯控制電路於一取樣及保持期間內導通該些回授單元的第一及第二回授開關，並且於一電荷再分配期間截止該些回授單元的第一及第二回授開關。
  5. 如申請專利範圍第1項所述的連續近似式類比數位轉換 器，其中該取樣及保持電路包括：一第一取樣開關，其第一端接收該類比輸入訊號，且其第二端耦接第一級比較單元的正輸入端與負輸入端其中之一；一第二取樣開關，其第一端接收該類比輸入訊號，且其第二端耦接第一級比較單元的正輸入端與負輸入端其中之另一；以及一保持電容，其第一端耦接該第二取樣開關的第二端，且其第二端耦接一接地端。
  6. 如申請專利範圍第5項所述的連續近似式類比數位轉換器，其中該連續近似式邏輯控制電路於一取樣及保持期間內導通該第一及第二取樣開關，藉以令該類比輸入訊號被保持於該保持電容中，並且於一電荷再分配期間截止該第一及第二取樣開關。
  7. 如申請專利範圍第5項所述的連續近似式類比數位轉換器，其中該數位類比轉換電路包括：N個電容，其中該些電容的第一端共同耦接該第一取樣開關的第二端；以及N個開關模組，分別耦接該些電容的第二端，用以受控於該連續近似式邏輯控制電路而選擇性地提供一高邏輯電壓、一低邏輯電壓以及該類比輸入訊號其中之一至對應的電容。
  8. 如申請專利範圍第7項所述的連續近似式類比數位轉換器，其中該些開關模組於一取樣及保持期間內受控於該連續近似式邏輯控制電路而提供該類比輸入訊號至對應的電容，並且於一電荷再分配期間內依序受控於該數位邏輯訊號每一位元的邏輯狀 態而提供該高邏輯電壓或該低邏輯電壓至對應的電容，藉以產生該比較訊號。
  9. 如申請專利範圍第8項所述的連續近似式類比數位轉換器，其中第一個電容至第N個電容的電容值比例依序為2N-1至20，且該N位元數位邏輯訊號的最高位元(most significant bit，MSB)至最低位元(least significant bit，LSB)於該電荷再分配期間內依序對應控制第一個開關模組至第N個開關模組。
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