CN110912545A - 低输入信号串扰多路时分复用sar adc电路系统 - Google Patents
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Abstract
本发明提供了低输入信号串扰多路时分复用SAR ADC电路系统，该电路系统包括：专有多输入串扰模型电路，单端转双端电路，逐次逼近型模数转换器SAR ADC，锁存器Latch_A、Latch_B、Latch_C和时序控制电路。通过在SAR ADC输入端加上专有多输入串扰模型电路，抑制输入端之间的串扰信号对采样信号的干扰，提高了SAR ADC输出信号的准确度。本发明提高了三维加速度的集成度，减小芯片的面积；由于采用专有的多输入串扰模型电路，解决了多路采样信号在输入端发生串扰的问题；采用全差分结构设计多路时分复用SAR ADC，降低了输入共模噪声对SAR ADC电路的干扰。
Description
技术领域
本发明涉及低输入信号串扰领域，尤其涉及一种低输入信号串扰多路时分复用SAR AD C电路系统。
背景技术
加速度计是一种测量加速度的惯性传感器，广泛运用在航天器导航、导弹制导、汽车自动驾驶等领域。模数转换器(ADC)是一种将模拟信号转换成数字信号的器件，在加速度计中发挥着非常关键的作用。三维加速度计通常使用三个模数转换器(ADC)分别对各维度的加速度信号进行采样，然后转换成数字信号。由于采用三个ADC会增加芯片设计面积，不利于三维加速度计的集成，因此使用一个ADC在不同时间段分别对三个维度的加速度信号进行采样能节省芯片面积。然而三个维度的加速度信号在ADC输入端存在串扰，如果在设计中没有考虑就会使得输出信号不正确。
发明内容
本发明针对多路时分复用ADC在信号输入端发生串扰的问题，发明了一种应用于三维加速度计的低输入信号串扰多路时分复用SAR ADC电路系统。该电路系统包含专有多输入串扰模型电路，单端转双端电路，逐次逼近型模数转换器SAR ADC，锁存器Latch_A、Latch_B、Latch_C和时序控制电路；
其中，所述专有多输入串扰模型电路包含电容C1、C2、C3、Ct1、Ct2、Ck1、Ck2、Ck3、Ck4、Ck5和Ck6，电阻R1、R2、R3、RL1、RL2与RL3，采样开关S1、S2与S3；
其中电容C1是信号输入端VinA与地之间的寄生电容，电容C2是信号输入端VinB与地之间的寄生电容，电容C3是信号输入端VinC与地之间的寄生电容；
电阻R1是信号输入端与地之间的寄生漏电阻，电阻R2是信号输入端与地之间的寄生漏电阻，电阻R3是信号输入端与地之间的寄生漏电阻；
电容Ct1是信号输入端VinA与信号输入端VinB之间的寄生串扰电容，电容Ct2是信号输入端VinB与信号输入端VinC之间的寄生串扰电容；
电阻RL1是信号输入端VinA的寄生导线电阻，电阻RL2是信号输入端VinB的寄生导线电阻，电阻RL3是信号输入端VinC的寄生导线电阻；
电容Ck1是采样开关S1的一端与地之间的寄生电容，电容Ck2是采样开关S1的另一端与地之间的寄生电容，电容Ck3是采样开关S2的一端与地之间的寄生电容，电容Ck4是采样开关S2的另一端与地之间的寄生电容，电容Ck5是采样开关S3的一端与地之间的寄生电容，电容Ck6是采样开关S3的另一端与地之间的寄生电容；
采样开关S1、采样开关S2和采样开关S3不能同时闭合；信号CLK1控制采样开关S1的导通状态，信号CLK2控制采样开关S2的导通状态，信号CLK3控制采样开关S3的导通状态；
专有多输入串扰模型电路的信号输入端VinA连接电容C1的一端、电阻R1的一端、电容Ct1的一端和电阻RL1的一端，电容C1的另一端连接地，电阻R1的另一端连接地。信号输入端VinB连接电容C2的一端、电阻R2的一端、电容Ct1的另一端、电容Ct2的一端和电阻RL2的一端，电容C2的另一端连接地，电阻R2的另一端连接地；信号输入端VinC连接电容C3的一端、电阻R3的一端、电容Ct2的另一端和电阻RL3的一端，电容C3的另一端连接地，电阻R3的另一端连接地；
电阻RL1的另一端连接电容Ck1的一端和采样开关S1的一端，电容Ck1的另一端连接地；电阻RL2的另一端连接电容Ck3的一端和采样开关S2的一端，电容Ck3的另一端连接地；电阻RL3的另一端连接电容Ck5的一端和采样开关S3的一端，电容Ck5的另一端连接地；采样开关S1的另一端连接电容Ck2的一端、电容Ck4的一端、采样开关S2的另一端、电容Ck6的一端、采样开关S3的另一端和单端转双端电路的输入端，也即专有多输入串扰模型电路的输出端，电容Ck2的另一端连接地，电容Ck4的另一端连接地，电容Ck6的另一端连接地；
所述时序控制电路输出信号CLK1，信号CLK2，信号CLK3，信号Clock_Adc，信号C_Latc h_A，信号C_Latch_B和信号C_Latch_C；其中信号CLK1控制采样开关S1的导通状态，信号CLK2控制采样开关S2的导通状态，信号CLK3控制采样开关S3的导通状态；信号Clock_Adc是SAR ADC的系统时钟；信号C_Latch_A控制锁存器Latch_A，信号C_Latch_B控制锁存器Latch_B，信号C_Latch_C控制锁存器Latch_C。
本发明为一种低输入信号串扰多路时分复用逐次逼近型模数转换器(successiveappro ximation register ADC，SAR ADC)电路系统。在SAR ADC输入端加上专有多输入串扰模型电路，抑制输入端之间的串扰信号对采样信号的干扰，提高了SAR ADC输出信号的准确度。与使用三个ADC来实现三维数字加速度相比，本发明的优点：
(1)使用一个ADC设计提高了三维加速度的集成度，减小芯片的面积。
(2)多路时分复用SAR ADC采用专有的多输入串扰模型电路，解决了多路采样信号在输入端发生串扰的问题。
(3)采用全差分结构设计多路时分复用SAR ADC，降低了输入共模噪声对SAR ADC电路的干扰。
附图说明
图1为本发明低输入信号串扰多路时分复用SAR ADC电路系统结构图
图2为本发明的控制信号时序图
图3为本发明的三路信号转换成数字信号的仿真结果图
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
如图1所示，本发明为一种低输入信号串扰多路时分复用逐次逼近型模数转换器(succ essive approximation register ADC，SAR ADC)电路系统。在SAR ADC输入端加上专有多输入串扰模型电路，抑制输入端之间的串扰信号对采样信号的干扰，提高了SAR ADC输出信号的准确度。
该低输入信号串扰多路时分复用SAR ADC电路系统的结构包含【专有多输入串扰模型电路】，【单端转双端电路】，逐次逼近型模数转换器【SAR ADC】，锁存器【Latch_A】、【Latch_B】、【Latch_C】和【时序控制电路】。
其中，【专有多输入串扰模型电路】包含电容【C1】、【C2】、【C3】、【Ct1】、【Ct2】、【Ck1】、【Ck2】、【Ck3】、【Ck4】、【Ck5】和【Ck6】，电阻【R1】、【R2】、【R3】、【RL1】、【RL2】与【RL3】，采样开关【S1】、【S2】与【S3】(可以用MOSFET等来实现)。其中电容【C1】是信号输入端【VinA】与地之间的寄生电容，电容【C2】是信号输入端【VinB】与地之间的寄生电容，电容【C3】是信号输入端【VinC】与地之间的寄生电容。电阻【R1】是信号输入端与地之间的寄生漏电阻，电阻【R2】是信号输入端与地之间的寄生漏电阻，电阻【R3】是信号输入端与地之间的寄生漏电阻。电容【Ct1】是信号输入端【VinA】与信号输入端【VinB】之间的寄生串扰电容，电容【Ct2】是信号输入端【VinB】与信号输入端【VinC】之间的寄生串扰电容。电阻【RL1】是信号输入端【VinA】的寄生导线电阻，电阻【RL2】是信号输入端【VinB】的寄生导线电阻，电阻【RL3】是信号输入端【VinC】的寄生导线电阻。电容【Ck1】是采样开关【S1】的一端与地之间的寄生电容，电容【Ck2】是采样开关【S1】的另一端与地之间的寄生电容，电容【Ck3】是采样开关【S2】的一端与地之间的寄生电容，电容【Ck4】是采样开关【S2】的另一端与地之间的寄生电容，电容【Ck5】是采样开关【S3】的一端与地之间的寄生电容，电容【Ck6】是采样开关【S3】的另一端与地之间的寄生电容。采样开关【S1】、采样开关【S2】和采样开关【S3】不能同时闭合。信号【CLK1】控制采样开关【S1】的导通状态，信号【CLK2】控制采样开关【S2】的导通状态，信号【CLK3】控制采样开关【S3】的导通状态。
在【专有多输入串扰模型电路】中，信号输入端【VinA】连接电容【C1】的一端、电阻【R1】的一端、电容【Ct1】的一端和电阻【RL1】的一端，电容【C1】的另一端连接地，电阻【R1】的另一端连接地。信号输入端【VinB】连接电容【C2】的一端、电阻【R2】的一端、电容【Ct1】的另一端、电容【Ct2】的一端和电阻【RL2】的一端，电容【C2】的另一端连接地，电阻【R2】的另一端连接地。信号输入端【VinC】连接电容【C3】的一端、电阻【R3】的一端、电容【Ct2】的另一端和电阻【RL3】的一端，电容【C3】的另一端连接地，电阻【R3】的另一端连接地。电阻【RL1】的另一端连接电容【Ck1】的一端和采样开关【S1】的一端，电容【Ck1】的另一端连接地。电阻【RL2】的另一端连接电容【Ck3】的一端和采样开关【S2】的一端，电容【Ck3】的另一端连接地。电阻【RL3】的另一端连接电容【Ck5】的一端和采样开关【S3】的一端，电容【Ck5】的另一端连接地。采样开关【S1】的另一端连接电容【C k2】的一端、电容【Ck4】的一端、采样开关【S2】的另一端、电容【Ck6】的一端、采样开关【S3】的另一端和【单端转双端电路】的输入端(即【专有多输入串扰模型电路】的输出端)，电容【Ck2】的另一端连接地，电容【Ck4】的另一端连接地，电容【Ck6】的另一端连接地。
【时序控制电路】输出信号【CLK1】，信号【CLK2】，信号【CLK3】，信号【Clock_Adc】，信号【C_Latch_A】，信号【C_Latch_B】和信号【C_Latch_C】。其中信号【CLK1】控制采样开关【S1】的导通状态，信号【CLK2】控制采样开关【S2】的导通状态，信号【CLK3】控制采样开关【S3】的导通状态。信号【Clock_Adc】是【SAR ADC】的系统时钟。信号【C_Latch_A】控制锁存器【Latch_A】，信号【C_Latch_B】控制锁存器【Latch_B】，信号【C_Latch_C】控制锁存器【Latch_C】。
【专有多输入串扰模型电路】的功能是解决多输入信号互相串扰的问题。如图1所示，在【专有多输入串扰模型电路】中同时输入信号【VinA】、信号【VinB】和信号【VinC】。从【专有多输入串扰模型电路】可以得出多输入端之间距离与串扰幅值的函数关系，利用此函数关系计算出能满足串扰幅值要求的多输入端之间的距离供于电路版图设计，从而解决多输入信号互相串扰的问题。
图2显示【时序控制电路】输出的控制信号时序图。ΔT1表示一路信号模数转换时间；T表示全部三路信号模数转换时间。在T时间的第一个ΔT1内，当信号【CLK1】为高电平，信号【CLK2】和信号【CLK3】为低电平时，采样开关【S1】处于闭合状态，采样开关【S2】和采样开关【S3】处于断开状态，信号【VinA】和从电容【Ct1】串扰过来的信号【VinB】经过电阻【RL1】和采样开关【S1】从【专有多输入串扰模型电路】的输出端输出为信号【Vout】。通过【专有多输入串扰模型电路】对输入信号线的距离设计，避免了串扰过来的信号【VinB】影响主信号【VinA】，此时信号【Vout】可以当成只含信号【VinA】的信息。信号【Vout】经过【单端转双端电路】转换成【Vip】和【Vin】的差分信号。通过逐次逼近型模数转换器【S AR ADC】把输入的模拟差分信号【Vip】和【Vin】转换成对应的【N-bits digital signal】数字信号。信号【VinA】完成数字信号转换后，在信号【C_Latch_A】为高电平的时段内就把信号【VinA】转换的16位数字信号由锁存器【Latch_A】锁存为输出信号【DoutA】。
在T时间的第二个ΔT1内，当信号【CLK2】为高电平，信号【CLK1】和信号【CLK3】为低电平时，采样开关【S2】处于闭合状态，采样开关【S1】和采样开关【S3】处于断开状态，信号【VinB】和从电容【Ct1】串扰过来的信号【VinA】以及从电容【Ct2】串扰过来的信号【VinC】经过电阻【RL2】和采样开关【S2】从【专有多输入串扰模型电路】的输出端输出为信号【Vout】。通过【专有多输入串扰模型电路】对输入信号线的距离设计，避免了串扰过来的信号【VinA】和信号【VinC】影响主信号【VinB】，此时信号【Vout】可以当成只含信号【V inB】的信息。信号【Vout】经过【单端转双端电路】转换成【Vip】和【Vin】的差分信号。通过逐次逼近型模数转换器【SAR ADC】把输入的模拟差分信号【Vip】和【Vin】转换成对应的【N-bits digitalsignal】数字信号。信号【VinB】完成数字信号转换后，在信号【C_L atch_B】为高电平的时段内就把信号【VinB】转换的16位数字信号由锁存器【Latch_B】锁存为输出信号【DoutB】。
在T时间的第三个ΔT1内，当信号【CLK3】为高电平，信号【CLK1】和信号【CLK2】为低电平时，采样开关【S3】处于闭合状态，采样开关【S1】和采样开关【S2】处于断开状态，信号【VinC】和从电容【Ct2】串扰过来的信号【VinB】经过电阻【RL3】和采样开关【S3】输出为信号【Vout】。通过【专有多输入串扰模型电路】对输入信号线的距离设计，避免了串扰过来的信号【VinB】影响主信号【VinC】，此时信号【Vout】可以当成只含信号【VinC】的信息。信号【Vout】经过【单端转双端电路】转换成【Vip】和【Vin】的差分信号。通过逐次逼近型模数转换器【SAR ADC】把输入的模拟差分信号【Vip】和【Vin】转换成对应的【N-bits digitalsignal】数字信号。信号【VinC】完成数字信号转换后，在信号【C_Latch_C】为高电平的时段内就把信号【VinC】转换的16位数字信号由锁存器【Latch_C】锁存为输出信号【DoutC】。图2显示几个连续T时间之后的时序图，以上整个T时间的流程会持续重复进行。
在本发明的实施例中，逐次逼近型模数转换器【SAR ADC】设计为16-Bits，其最大输入幅值为2.5V，即最低有效位(LSB)幅值为0.000038V、输入信号【VinA】为直流电压1.95V、输入信号【VinB】为直流电压2.35V、输入信号【VinC】为直流电压2.9V；图2中的T为138us、ΔT1为46us和Clock_Adc频率为500kHz。根据【SAR ADC】的最低有效位(LSB)要求的0.000038V，通过【专有多输入串扰模型电路】计算出输入信号线之间需要的最小距离为12um,所得的寄生电容【Ct1】和寄生电容【Ct2】的容值为0.2fF。表1显示【专用多输入串扰模型电路】输出信号的仿真结果。在T时间的第一个ΔT1内，当信号【CLK1】为高电平，信号【CLK2】和信号【CLK3】为低电平时，采样开关【S1】处于闭合状态，采样开关【S2】和采样开关【S3】处于断开状态，信号【VinA】和从电容【Ct1】串扰过来的信号【VinB】经过电阻【RL1】和采样开关【S1】输出信号【Vout】，其大小为1.950025V，可知从信号【V inB】串扰到输出信号【Vout】的幅值为0.000025V小于【SAR ADC】最低有效位(LSB)的0.000038V，满足设计要求，从而不影响主信号【VinA】的模数转换幅值。在T时间的第二个ΔT1内，当信号【CLK2】为高电平，信号【CLK1】和信号【CLK3】为低电平时，采样开关【S2】处于闭合状态，采样开关【S1】和采样开关【S3】处于断开状态，信号【VinB】和从电容【C t1】串扰过来的信号【VinA】以及从电容【Ct2】串扰过来的信号【VinC】经过电阻【RL2】和采样开关【S2】输出信号【Vout】，其大小为2.350032V，可知从信号【VinA】和信号【Vi nC】串扰到输出信号【Vout】的幅值为0.000032V小于【SAR ADC】最低有效位(LSB)的0.000038V，满足设计要求，从而不影响主信号【VinB】的模数转换幅值。在T时间的第三个ΔT1内，当信号【CLK3】为高电平，信号【CLK1】和信号【CLK2】为低电平时，采样开关【S3】处于闭合状态，采样开关【S1】和采样开关【S2】处于断开状态，信号【VinC】和从电容【C t2】串扰过来的信号【VinB】经过电阻【RL3】和采样开关【S3】输出信号【Vout】，其大小为2.900025V，可知从信号【VinB】串扰到输出信号【Vout】的幅值为0.000025V小于【SA R ADC】最低有效位(LSB)的0.000038V，满足设计要求，从而不影响主信号【VinC】的模数转换幅值。
表1专用多输入串扰模型电路的输出信号仿真结果
图3显示在T时间的第一个ΔT1内，逐次逼近型模数转换器【SAR ADC】把信号【VinA】的高8位信号和低8位信号转换成数字信号。在第二个ΔT1内，逐次逼近型模数转换器【SAR ADC】把信号【VinB】的高8位信号和低8位信号转换成数字信号。在第三个ΔT1内，逐次逼近型模数转换器【SAR ADC】把信号【VinC】的高8位信号和低8位信号转换成数字信号。根据图2的时序，信号【VinA】完成数字信号转换后，在信号【C_Latch_A】为高电平的时段内就把信号【VinA】转换的16位数字信号由锁存器【Latch_A】锁存为输出信号【DoutA】。信号【VinB】完成数字信号转换后，在信号【C_Latch_B】为高电平的时段内就把信号【Vin B】转换的16位数字信号由锁存器【Latch_B】锁存为输出信号【DoutB】。信号【VinC】完成数字信号转换后，在信号【C_Latch_C】为高电平的时段内就把信号【VinC】转换的16位数字信号由锁存器【Latch_C】锁存为输出信号【DoutC】。连续T时间之后的时序，以上整个T时间的流程会持续重复进行，形成多个重复的三路输入信号的转换输出结果。
尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围。凡采用等同替换或等效替换，这些变化是显而易见，一切利用本发明构思的发明创造均在保护之列。
Claims (6)
1.一种低输入信号串扰多路时分复用SAR ADC电路系统，其特征在于，该电路系统包含专有多输入串扰模型电路，单端转双端电路，逐次逼近型模数转换器SAR ADC，锁存器Latch_A、Latch_B、Latch_C和时序控制电路；
其中，所述专有多输入串扰模型电路包含电容C1、C2、C3、Ct1、Ct2、Ck1、Ck2、Ck3、Ck4、Ck5和Ck6，电阻R1、R2、R3、RL1、RL2与RL3，采样开关S1、S2与S3；
其中电容C1是信号输入端VinA与地之间的寄生电容，电容C2是信号输入端VinB与地之间的寄生电容，电容C3是信号输入端VinC与地之间的寄生电容；
电阻R1是信号输入端与地之间的寄生漏电阻，电阻R2是信号输入端与地之间的寄生漏电阻，电阻R3是信号输入端与地之间的寄生漏电阻；
电容Ct1是信号输入端VinA与信号输入端VinB之间的寄生串扰电容，电容Ct2是信号输入端VinB与信号输入端VinC之间的寄生串扰电容；
电阻RL1是信号输入端VinA的寄生导线电阻，电阻RL2是信号输入端VinB的寄生导线电阻，电阻RL3是信号输入端VinC的寄生导线电阻；
电容Ck1是采样开关S1的一端与地之间的寄生电容，电容Ck2是采样开关S1的另一端与地之间的寄生电容，电容Ck3是采样开关S2的一端与地之间的寄生电容，电容Ck4是采样开关S2的另一端与地之间的寄生电容，电容Ck5是采样开关S3的一端与地之间的寄生电容，电容Ck6是采样开关S3的另一端与地之间的寄生电容；
采样开关S1、采样开关S2和采样开关S3不能同时闭合；信号CLK1控制采样开关S1的导通状态，信号CLK2控制采样开关S2的导通状态，信号CLK3控制采样开关S3的导通状态；
所述专有多输入串扰模型电路的信号输入端VinA连接电容C1的一端、电阻R1的一端、电容Ct1的一端和电阻RL1的一端，电容C1的另一端连接地，电阻R1的另一端连接地。信号输入端VinB连接电容C2的一端、电阻R2的一端、电容Ct1的另一端、电容Ct2的一端和电阻RL2的一端，电容C2的另一端连接地，电阻R2的另一端连接地；信号输入端VinC连接电容C3的一端、电阻R3的一端、电容Ct2的另一端和电阻RL3的一端，电容C3的另一端连接地，电阻R3的另一端连接地；
电阻RL1的另一端连接电容Ck1的一端和采样开关S1的一端，电容Ck1的另一端连接地；电阻RL2的另一端连接电容Ck3的一端和采样开关S2的一端，电容Ck3的另一端连接地；电阻RL3的另一端连接电容Ck5的一端和采样开关S3的一端，电容Ck5的另一端连接地；采样开关S1的另一端连接电容Ck2的一端、电容Ck4的一端、采样开关S2的另一端、电容Ck6的一端、采样开关S3的另一端和单端转双端电路的输入端，也即专有多输入串扰模型电路的输出端，电容Ck2的另一端连接地，电容Ck4的另一端连接地，电容Ck6的另一端连接地；
所述时序控制电路输出信号CLK1，信号CLK2，信号CLK3，信号Clock_Adc，信号C_Latch_A，信号C_Latch_B和信号C_Latch_C；其中信号CLK1控制采样开关S1的导通状态，信号CLK2控制采样开关S2的导通状态，信号CLK3控制采样开关S3的导通状态；信号Clock_Adc是SARADC的系统时钟；信号C_Latch_A控制锁存器Latch_A，信号C_Latch_B控制锁存器Latch_B，信号C_Latch_C控制锁存器Latch_C。
2.根据权利要求1所述的低输入信号串扰多路时分复用SAR ADC电路系统，其特征在于，所述采样开关S1、S2与S3均采用MOSFET实现。
3.根据权利要求2所述的低输入信号串扰多路时分复用SAR ADC电路系统，其特征在于，所述专有多输入串扰模型电路的功能是解决多输入信号互相串扰的问题，在所述专有多输入串扰模型电路中同时输入信号VinA、信号VinB和信号VinC，从所述专有多输入串扰模型电路得出多输入端之间距离与串扰幅值的函数关系，利用此函数关系计算出能满足串扰幅值要求的多输入端之间的距离供于电路版图设计，从而解决多输入信号互相串扰的问题。
4.根据权利要求3所述的低输入信号串扰多路时分复用SAR ADC电路系统，其特征在于，在所述时序控制电路输出的控制信号时序图中，采用ΔT1表示一路信号模数转换时间；T表示全部三路信号模数转换时间；
在T时间的第一个ΔT1内，当信号CLK1为高电平，信号CLK2和信号CLK3为低电平时，采样开关S1处于闭合状态，采样开关S2和采样开关S3处于断开状态，信号VinA和从电容Ct1串扰过来的信号VinB经过电阻RL1和采样开关S1从专有多输入串扰模型电路的输出端输出为信号Vout，通过所述专有多输入串扰模型电路对多输入端之间的距离设计，避免了串扰过来的信号VinB影响主信号VinA，此时信号Vout可以当成只含信号VinA的信息，信号Vout经过所述单端转双端电路转换成Vip和Vin的差分信号，通过所述逐次逼近型模数转换器SARADC把输入的模拟差分信号Vip和Vin转换成对应的N-bits digital signal数字信号，信号VinA完成数字信号转换后，在信号C_Latch_A为高电平的时段内就把信号VinA转换的N位数字信号由锁存器Latch_A锁存为输出信号DoutA；
在T时间的第二个ΔT1内，当信号CLK2为高电平，信号CLK1和信号CLK3为低电平时，采样开关S2处于闭合状态，采样开关S1和采样开关S3处于断开状态，信号VinB和从电容Ct1串扰过来的信号VinA以及从电容Ct2串扰过来的信号VinC经过电阻RL2和采样开关S2从所述专有多输入串扰模型电路的输出端输出为信号Vout，通过所述专有多输入串扰模型电路对多输入端之间的距离设计，避免了串扰过来的信号VinA和信号VinC影响主信号VinB，此时信号Vout可以当成只含信号VinB的信息，信号Vout经过所述单端转双端电路转换成Vip和Vin的差分信号，通过所述逐次逼近型模数转换器SAR ADC把输入的模拟差分信号Vip和Vin转换成对应的N-bits digital signal数字信号，信号VinB完成数字信号转换后，在信号C_Latch_B为高电平的时段内就把信号VinB转换的N位数字信号由锁存器Latch_B锁存为输出信号DoutB；
在T时间的第三个ΔT1内，当信号CLK3为高电平，信号CLK1和信号CLK2为低电平时，采样开关S3处于闭合状态，采样开关S1和采样开关S2处于断开状态，信号VinC和从电容Ct2串扰过来的信号VinB经过电阻RL3和采样开关S3输出为信号Vout,通过所述专有多输入串扰模型电路对输入信号线的距离设计，避免了串扰过来的信号VinB影响主信号VinC，此时信号Vout可以当成只含信号VinC的信息,信号Vout经过所述单端转双端电路转换成Vip和Vin的差分信号,通过所述逐次逼近型模数转换器SAR ADC把输入的模拟差分信号Vip和Vin转换成对应的N-bits digital signal数字信号,信号VinC完成数字信号转换后，在信号C_Latch_C为高电平的时段内就把信号VinC转换的N位数字信号由锁存器Latch_C锁存为输出信号DoutC；以上整个T时间的流程会持续重复进行。
5.根据权利要求4所述的低输入信号串扰多路时分复用SAR ADC电路系统，其特征在于，所述逐次逼近型模数转换器SAR ADC设计为16-Bits，其最大输入幅值为2.5V，即最低有效位(LSB)幅值为0.000038V。
6.根据权利要求5所述的低输入信号串扰多路时分复用SAR ADC电路系统，其特征在于，所述输入信号VinA为直流电压1.95V、输入信号VinB为直流电压2.35V、输入信号VinC为直流电压2.9V；T为138us、ΔT1为46us，Clock_Adc频率为500kHz；根据所述逐次逼近型模数转换器SAR ADC的最低有效位(LSB)幅值要求的0.000038V，通过所述专有多输入串扰模型电路计算出多输入端之间需要的最小距离为12um,所得的寄生电容Ct1和寄生电容Ct2的容值为0.2fF。
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