CN108075778B - 一种Pipeline SAR-ADC电路结构 - Google Patents

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Abstract

本发明公开了一种Pipeline SAR‑ADC电路结构，包括前级采样比较电路、后级采样比较电路、数字逻辑控制模块及两个寄存器模块，其中，前级采样比较电路包括第一比较器、第一开关、第二开关、m条前级正端比较支路及m条前级负端比较支路。后级采样比较电路包括第二比较器、第三开关、第四开关、n条后级正端比较支路及n条后级负端比较支路。第一比较器的输出端连接数字逻辑控制模块的前m位输入接口，第二比较器的输出端连接数字逻辑控制模块的后n位输入接口。一个寄存器模块的输入接口与数字逻辑控制模块的前m位数字接口连接，另一个寄存器模块的输入接口与数字逻辑控制模块的后n位数字接口连接。本发明使用元器件少，便于实现，能提升输出速率和分辨率。

Description

一种Pipeline SAR-ADC电路结构
技术领域
本发明涉及集成电路技术领域，具体是一种Pipeline SAR-ADC电路结构。
背景技术
模数转换器(ADC)作为将模拟信号转换成数字信号的关键器件，在航空航天与防务、汽车应用、软件无线电、消费电子、视频监控与图像采集、雷达通信等领域发挥着至关重要的作用。随着现代技术的不断发展，这些领域对速度和分辨率的要求不断提升，对模数转换器的要求也越来越高。
传统的模数转换器常常采用Pipeline-ADC和SAR-ADC两种结构，其中，Pipeline-ADC结构应用时存在以下缺点：第一、Pipeline-ADC受电容失配的影响较大，这导致Pipeline-ADC分辨率受到很大的限制；第二，Pipeline-ADC需要配备误差修正模块，这会增加ADC的功耗和面积，限制其在工业控制等领域的应用。SAR-ADC结构应用时存在以下缺点：因SAR-ADC采用逐渐逼近式的电压比较方法，导致其无法运用在高速的环境中，即SAR-ADC的采样速率低。
发明内容
本发明的目的在于解决传统模数转换器存在分辨率低和采样速率低的问题，提供了一种Pipeline SAR-ADC电路结构，其具有Pipeline和SAR-ADC结构结合的优点，能提升输出速率和分辨率。
本发明解决上述问题主要通过以下技术方案实现：一种Pipeline SAR-ADC电路结构，包括前级采样比较电路、后级采样比较电路、数字逻辑控制模块及寄存器模块，所述前级采样比较电路包括第一比较器、第一开关、第二开关、m条前级正端比较支路及m条前级负端比较支路，所述第一开关一端用于输入差分电压，其另一端与第一比较器同相输入端连接；所述第二开关一端用于输入差分电压，其另一端与第一比较器反相输入端连接；
所述后级采样比较电路包括第二比较器、第三开关、第四开关、n条后级正端比较支路及n条后级负端比较支路，所述第三开关一端连接于第一比较器同相输入端与第一开关之间的线路上，用于输入差分式残差电压，其另一端与第二比较器同相输入端连接；所述第四开关一端连接于第一比较器反相输入端与第二开关之间的线路上，用于输入差分式残差电压，其另一端与第二比较器反相输入端连接；
所述第一比较器的输出端连接数字逻辑控制模块的前m位输入接口，所述第二比较器的输出端连接数字逻辑控制模块的后n位输入接口；所述寄存器模块的数量为两个，一个寄存器模块的输入接口与数字逻辑控制模块的前m位数字接口连接，另一个寄存器模块的输入接口与数字逻辑控制模块的后n位数字接口连接；其中，m和n均为大于或等于1的正整数；
所述前级正端比较支路、前级负端比较支路、后级正端比较支路及后级负端比较支路均包括一个电容及与该电容同一端连接的三个开关，三个所述的开关相对连接电容端的另一端分别用于输入高参考电压、低参考电压、高低参考电压的共模电压；m条所述的前级正端比较支路中电容相对连接开关端的另一端连接于第一比较器同相输入端，m条所述的前级负端比较支路中电容相对连接开关端的另一端连接于第一比较器反相输入端，n条所述的后级正端比较支路中电容相对连接开关端的另一端连接于第二比较器同相输入端，n条所述的后级负端比较支路中电容相对连接开关端的另一端连接于第二比较器反相输入端。
进一步的，所述后级采样比较电路还包括电压放大电路，所述电压放大电路设有两个输入端和两个输出端，其一个输入端连接于第一比较器同相输入端与第一开关之间的线路上，另一个输入端连接于第一比较器反相输入端与第二开关之间的线路上；所述第三开关和第四开关两者相对连接第二比较器端的另一端与电压放大电路的两个输出端一一对应连接。如此，本发明的第三开关具体通过连接在电压放大电路输出端上与第一比较器同相输入端和第一开关之间的线路连接，第四开关具体通过连接在电压放大电路输出端上与第一比较器反相输入端和第二开关之间的线路连接。本发明应用时，后级采样比较电路接收的差分式残差电压经电压放大电路放大后输出差分式电压。
综上所述，本发明具有以下有益效果：(1)本发明整体结构简单，使用元器件少，便于实现，成本低，本发明采用SAR-ADC电路结构和Pipeline运作方式相结合，可有效的提高ADC的输出速率。
(2)本发明采用全差分式的结构，能降低噪声和电容失配对电路的干扰。
(3)本发明应用时进行逐步量程划分，能把全量程从最大的m位到最小的n位进行划分，每级都进行SAR-ADC的转换，然后组成Pipeline(流水线)形式重组输出，使得最终输出的分辨率大大的提升。
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：
图1为本发明一个具体实施例的电路原理图；
图2为本发明一个具体实施例的整体电压仿真结果示意图；
图3为本发明一个具体实施例的局部电压仿真结果示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
实施例：
如图1所示，一种Pipeline SAR-ADC电路结构，包括前级采样比较电路、后级采样比较电路、数字逻辑控制模块及寄存器模块，前级采样比较电路包括第一比较器CMP1、第一开关S1、第二开关S2、m条前级正端比较支路及m条前级负端比较支路，其中，m为大于或等于1的正整数。第一开关S1一端用于输入差分电压Vip，其另一端与第一比较器CMP1同相输入端连接。第二开关S2一端用于输入差分电压Vin，其另一端与第一比较器CMP1反相输入端连接。
本实施例的后级采样比较电路包括第二比较器CMP2、电压放大电路、第三开关S3、第四开关S4、n条后级正端比较支路及n条后级负端比较支路，其中，n为大于或等于1的正整数。电压放大电路设有两个输入端和两个输出端，其一个输入端连接于第一比较器CMP1同相输入端与第一开关S1之间的线路上，用于输入差分式残差电压Vp1，另一个输入端连接于第一比较器CMP1反相输入端与第二开关S2之间的线路上，用于输入差分式残差电压Vn1。电压放大电路将差分式残差电压放大后，由其两个输出端分别输出差分式电压Vp2、Vn2。本实施例的第三开关S3一端与电压放大电路的一个输出端连接，用于输入差分式电压Vp2，其另一端与第二比较器CMP2同相输入端连接。本实施例的第四开关S4一端与电压放大电路的一个输出端连接，用于输入差分式电压Vn2，其另一端与第二比较器CMP2反相输入端连接。
本实施例的第一比较器CMP1的输出端连接数字逻辑控制模块的前m位输入接口，第二比较器CMP2的输出端连接数字逻辑控制模块的后n位输入接口。本实施例中寄存器模块的数量为两个，一个寄存器模块的输入接口与数字逻辑控制模块的前m位数字接口连接，另一个寄存器模块的输入接口与数字逻辑控制模块的后n位数字接口连接。
本实施例的前级正端比较支路、前级负端比较支路、后级正端比较支路及后级负端比较支路均包括一个电容及与该电容同一端连接的三个开关，每条支路中三个开关相对连接电容端的另一端分别用于输入高参考电压Vrp、低参考电压Vrn、高低参考电压的共模电压Vcm。
本实施例中m条前级正端比较支路中电容相对连接开关端的另一端连接于第一比较器CMP1同相输入端，其中，第一条前级正端比较支路中的电容为Ca，用于控制高参考电压Vrp是否接入的开关为SMpH(1)，用于控制低参考电压Vrn是否接入的开关为SMnL(1)，用于控制高低参考电压的共模电压Vcm是否接入的开关为SMca(1)；第m-1条前级正端比较支路中的电容为2m-1Ca，用于控制高参考电压Vrp是否接入的开关为SMpH(m-1)，用于控制低参考电压Vrn是否接入的开关为SMnL(m-1)，用于控制高低参考电压的共模电压Vcm是否接入的开关为SMca(m-1)；第m条前级正端比较支路中的电容为2mCa，用于控制高参考电压Vrp是否接入的开关为SMpH(m)，用于控制低参考电压Vrn是否接入的开关为SMnL(m)，用于控制高低参考电压的共模电压Vcm是否接入的开关为SMca(m)。
本实施例中m条前级负端比较支路中电容相对连接开关端的另一端连接于第一比较器CMP1反相输入端，其中，第一条前级负端比较支路中的电容为Cb，用于控制高参考电压Vrp是否接入的开关为SMpL(1)，用于控制低参考电压Vrn是否接入的开关为SMnH(1)，用于控制高低参考电压的共模电压Vcm是否接入的开关为SMcb(1)；第m-1条前级负端比较支路中的电容为2m-1Cb，用于控制高参考电压Vrp是否接入的开关为SMpL(m-1)，用于控制低参考电压Vrn是否接入的开关为SMnH(m-1)，用于控制高低参考电压的共模电压Vcm是否接入的开关为SMcb(m-1)；第m条前级负端比较支路中的电容为2mCb，用于控制高参考电压Vrp是否接入的开关为SMpL(m)，用于控制低参考电压Vrn是否接入的开关为SMnH(m)，用于控制高低参考电压的共模电压Vcm是否接入的开关为SMcb(m)。
本实施例中n条后级正端比较支路中电容相对连接开关端的另一端连接于第二比较器CMP2同相输入端，其中，第一条后级正端比较支路中的电容为Cc，用于控制高参考电压Vrp是否接入的开关为SLpH(1)，用于控制低参考电压Vrn是否接入的开关为SLnL(1)，用于控制高低参考电压的共模电压Vcm是否接入的开关为SLcc(1)；第n-1条后级正端比较支路中的电容为2n-1Cc，用于控制高参考电压Vrp是否接入的开关为SLpH(n-1)，用于控制低参考电压Vrn是否接入的开关为SLnL(n-1)，用于控制高低参考电压的共模电压Vcm是否接入的开关为SLcc(n-1)；第n条后级正端比较支路中的电容为2nCc，用于控制高参考电压Vrp是否接入的开关为SLpH(n)，用于控制低参考电压Vrn是否接入的开关为SLnL(n)，用于控制高低参考电压的共模电压Vcm是否接入的开关为SLcc(n)。
本实施例中n条后级负端比较支路中电容相对连接开关端的另一端连接于第二比较器CMP2反相输入端，其中，第一条后级正端比较支路中的电容为Cd，用于控制高参考电压Vrp是否接入的开关为SLpL(1)，用于控制低参考电压Vrn是否接入的开关为SLnH(1)，用于控制高低参考电压的共模电压Vcm是否接入的开关为SLcd(1)；第n-1条后级正端比较支路中的电容为2n-1Cd，用于控制高参考电压Vrp是否接入的开关为SLpL(n-1)，用于控制低参考电压Vrn是否接入的开关为SLnH(n-1)，用于控制高低参考电压的共模电压Vcm是否接入的开关为SLcd(n-1)；第n条后级正端比较支路中的电容为2nCd，用于控制高参考电压Vrp是否接入的开关为SLpL(n)，用于控制低参考电压Vrn是否接入的开关为SLnH(n)，用于控制高低参考电压的共模电压Vcm是否接入的开关为SLcd(n)。
本实施例应用时，在前m位的采样阶段，第一开关S1、第二开关S2闭合，输入的模拟信号Vip、Vin通过开关S1和S2进入m位的电容阵列。所有连接Vcm的开关SMca(1)…SMca(m)，SMcb(1)…SMcb(m)，SLcc(1)…SLcc(n)，SLcd(1)…SLcd(n)全部闭合，其余开关SMpH(1)…SMpH(m),SMpL(1)…SMpL(n)，SMnH(1)…SMnH(m)，SMnL(1)…SMnL(m),SLpH(1)…SLpH(n),SLpL(1)…SLpL(n),SLnH(1)…SLnH(n),SLnL(1)…SLnL(n)全部断开。在前m位比较阶段，开关S1，S2断开。在第m位比较时，若第一比较器CMP1的正端电压大于负端电压，第一比较器CMP1输出高电平，则开关SMpH(m)，SMnH(m)闭合，开关SMpL(m)，SMnL(m)断开,同时将开关SMca(m),SMcb(m)断开，使得2mCa被Vrp重新充电，2mCb被Vrn重新充电,消除采样阶段输入信号在2mCa和2mCb所充的m位电荷，然后数字逻辑控制模块就锁定最高位Dm为逻辑‘1’到输出寄存器模块。若比较器CMP1的正端电压小于负端电压，比较器CMP1输出低电平，则开关SMpL(m)，SMnL(m)闭合，开关SMpH(m)，SMnH(m)断开,同时将开关SMca(m),SMcb(m)断开，使得2mCa被Vrn重新充电，2mCb被Vrp重新充电,消除采样阶段输入信号在2mCa和2mCb所充的m位电荷，然后数字逻辑控制模块就锁定最高位Dm为逻辑‘0’到输出寄存器模块。m位的电荷被消除后，比较器CMP1正负端的电压就根据输入信号的(m-1)位的电压进行下一步的第(m-1)位比较阶段。在第(m-1)位比较时，若比较器CMP1的正端电压大于负端电压,比较器CMP1输出高电平，则开关SMpH(m-1)，SMnH(m-1)闭合，开关SMpL(m-1),SMnL(m-1)断开,同时将开关SMca(m-1),SMcb(m-1)断开，使得2m-1Ca被Vrp重新充电，2m-1Cb被Vrn重新充电,消除采样阶段输入信号在2m-1Ca和2m-1Cb所充的(m-1)位电荷，然后数字逻辑控制模块就锁定最高位Dm-1为逻辑‘1’到输出寄存器模块。若比较器CMP1的正端电压小于负端电压，比较器CMP1输出低电平，则开关SMpL(m-1)，SMnL(m-1)闭合，开关SMpH(m-1),SMnH(m-1)断开,同时将开关SMca(m-1),SMcb(m-1)断开，使得2m-1Ca被Vrn重新充电，2m-1Cb被Vrp重新充电,消除采样阶段输入信号在2m-1Ca和2m-1Cb所充的(m-1)位电荷，然后逻辑控制就锁定最高位Dm-1为逻辑‘0’到输出寄存器模块。(m-1)位的电荷被消除后，跟着就进行下一步的第(m-2)位比较阶段，以此类推，直到最后的(1)位。在比较完前m位后，系统得到寄存器模块中的数字结果Dm…D1和最后位的残差电压Vp1,Vn1。
在后n位采样阶段时，开关S3,S4闭合，输入的模拟信号Vp2，Vn2通过开关S3，S4进入n位的电容阵列。在前n位比较阶段，开关S3，S4断开。在第n位比较时，若比较器CMP2的正端电压大于负端电压，比较器CMP2输出高电平，则开关SLpH(n)，SLnH(n)闭合，开关SLpL(n)，SLnL(n)断开,同时将开关SLcc(n),SLcd(n)断开，使得2nCc被Vrp重新充电，2nCd被Vrn重新充电,消除采样阶段输入信号在2nCc和2nCd所充的n位电荷，然后数字逻辑控制模块就锁定最高位Dn为逻辑‘1’到输出寄存器模块。若比较器CMP2的正端电压小于负端电压，比较器CMP2输出低电平，则开关SLpL(n)，SLnL(n)闭合，开关SLpH(n)，SLnH(n)断开,同时将开关SLcc(n),SLcd(n)断开，使得2nCc被Vrn重新充电，2nCd被Vrp重新充电,消除采样阶段输入信号在2nCc和2nCd所充的n位电荷，然后逻辑控制就锁定最高位Dn为逻辑‘0’到输出寄存器模块。n位的电荷被消除后，比较器CMP2正负端的电压就根据输入信号的(n-1)位的电压进行下一步的第(n-1)位比较阶段。在第(n-1)位比较时，若比较器CMP2的正端电压大于负端电压,比较器CMP2输出高电平，则开关SLpH(n-1)，SLnH(n-1)闭合，开关SLpL(n-1),SLnL(n-1)断开,同时将开关SLcc(n-1),SLcd(n-1)断开，使得2n- 1Cc被Vrp重新充电，2n-1Cd被Vrn重新充电,消除采样阶段输入信号在2n-1Cc和2n-1Cd所充的(n-1)位电荷，然后数字逻辑控制模块就锁定最高位Dn-1为逻辑‘1’到输出寄存器模块。若比较器CMP2的正端电压小于负端电压，比较器CMP2输出低电平，则开关SLpL(n-1)，SLnL(n-1)闭合，开关SLpH(n-1),SLnH(n-1)断开,同时将开关SLcc(n-1),SLcd(n-1)断开，使得2n-1Cc被Vrn重新充电，2n-1Cd被Vrp重新充电,消除采样阶段输入信号在2n-1Cc和2n-1Cd所充的(n-1)位电荷，然后逻辑控制就锁定最高位Dn-1为逻辑‘0’到输出寄存器模块。(n-1)位的电荷被消除后，跟着就进行下一步的第(n-2)位比较阶段，以此类推，直到最后的(1)位。在比较完后n位后，系统得到寄存器模块中的数字结果Dn…D1。
最终由两个寄存器模块以Pipeline(流水线)形式将前m位和后n位组合最终的数字信号结果。
本实施例应用并实现了一个16位Pipeline SAR-ADC电路结构，其采样速率为33kHz，参考电压为2.5V，输入信号从0V变化至2.5V。输出结果为有效位数(ENOB)达到16位，积分非线性(INL)小于0.5LSB，微分非线性(DNL)小于0.5LSB。图2及图3为该电路的一个实例应用仿真图。仿真方法是将16位Pipeline SAR-ADC电路结构的输出数字信号通过一个理想的DAC，由DAC输出的模拟信号与输入的模拟信号进行比较。其中图2所示坐标系中上方的线条是从0V变化至2.5V的电压输入信号，下方的线条是该电路由输出数字信号转换成的模拟信号。从图2可知，该电路的电压输出信号呈线性变化而且和电压输入信号基本相符。图3为局部电压仿真结果图，较为平整的线条是输入的模拟信号，较为曲折的线条是由输出的数字信号转换成的模拟信号。由图可得，由输出的数字信号转换成的模拟信号基本呈现阶梯状，符合预期。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (2)

1.一种Pipeline SAR-ADC电路结构，其特征在于，包括前级采样比较电路、后级采样比较电路、数字逻辑控制模块及寄存器模块，所述前级采样比较电路包括第一比较器(CMP1)、第一开关(S1)、第二开关(S2)、m条前级正端比较支路及m条前级负端比较支路，所述第一开关(S1)一端用于输入差分电压，其另一端与第一比较器(CMP1)同相输入端连接；所述第二开关(S2)一端用于输入差分电压，其另一端与第一比较器(CMP1)反相输入端连接；
所述后级采样比较电路包括第二比较器(CMP2)、第三开关(S3)、第四开关(S4)、n条后级正端比较支路及n条后级负端比较支路，所述第三开关(S3)一端连接于第一比较器(CMP1)同相输入端与第一开关(S1)之间的线路上，用于输入差分式残差电压，其另一端与第二比较器(CMP2)同相输入端连接；所述第四开关(S4)一端连接于第一比较器(CMP1)反相输入端与第二开关(S2)之间的线路上，用于输入差分式残差电压，其另一端与第二比较器(CMP2)反相输入端连接；
所述第一比较器(CMP1)的输出端连接数字逻辑控制模块的前m位输入接口，所述第二比较器(CMP2)的输出端连接数字逻辑控制模块的后n位输入接口；所述寄存器模块的数量为两个，一个寄存器模块的输入接口与数字逻辑控制模块的前m位数字接口连接，另一个寄存器模块的输入接口与数字逻辑控制模块的后n位数字接口连接；其中，m和n均为大于或等于1的正整数；
所述前级正端比较支路、前级负端比较支路、后级正端比较支路及后级负端比较支路均包括一个电容及与该电容同一端连接的三个开关，三个所述的开关相对连接电容端的另一端分别用于输入高参考电压、低参考电压、高低参考电压的共模电压；m条所述的前级正端比较支路中电容相对连接开关端的另一端连接于第一比较器(CMP1)同相输入端，m条所述的前级负端比较支路中电容相对连接开关端的另一端连接于第一比较器(CMP1)反相输入端，n条所述的后级正端比较支路中电容相对连接开关端的另一端连接于第二比较器(CMP2)同相输入端，n条所述的后级负端比较支路中电容相对连接开关端的另一端连接于第二比较器(CMP2)反相输入端。
2.根据权利要求1所述的一种Pipeline SAR-ADC电路结构，其特征在于，所述后级采样比较电路还包括电压放大电路，所述电压放大电路设有两个输入端和两个输出端，其一个输入端连接于第一比较器(CMP1)同相输入端与第一开关(S1)之间的线路上，另一个输入端连接于第一比较器(CMP1)反相输入端与第二开关(S2)之间的线路上；所述第三开关(S3)和第四开关(S4)两者相对连接第二比较器(CMP2)端的另一端与电压放大电路的两个输出端一一对应连接。
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