CN103905049A

CN103905049A - 一种高速快闪加交替比较式逐次逼近模数转换器

Info

Publication number: CN103905049A
Application number: CN201410087766.8A
Authority: CN
Inventors: 边程浩; 陈铭义; 周立国; 石寅
Original assignee: Institute of Semiconductors of CAS
Current assignee: Institute of Semiconductors of CAS
Priority date: 2014-03-11
Filing date: 2014-03-11
Publication date: 2014-07-02
Anticipated expiration: 2034-03-11
Also published as: CN103905049B

Abstract

本发明公开了一种高速快闪加交替比较式逐次逼近模数转换器，包括第一及第二采样电路，第一及第二电容阵列，4bit快闪式sub-ADC，交替比较器，逻辑控制电路和数字加权电路，第一及第二电容阵列均包括温度计码的高有效位电容阵列和亚二进制的低有效位电容阵列。利用本发明，通过在循环解析过程前加入了快闪式sub-ADC，可以有效减少循环的次数，缩短解析时间；通过引入交替比较器，消除了传统结构中比较器的复位时间，突破了速度瓶颈，加快了解析速度；由于加入的快闪式sub-ADC位数较低，并采用插值技术和动态电路结构，增加的功耗很小，实现成本比较低；此外，引入的交替比较器并不会增加总比较次数，因此功耗也不会增加。

Description

一种高速快闪加交替比较式逐次逼近模数转换器

技术领域

本发明涉及逐次逼近式模拟数字转换器领域，尤其涉及一种高速快闪加交替比较式逐次逼近模数转换器。

背景技术

无线通信产业和大规模数字集成电路技术在过去十几年有了飞速的发展，模数转换器(ADC)——作为模拟世界和数字世界的桥梁，也有了极大的飞跃，特别是逐次逼近式模数转换器(SARADC)在深亚微米工艺的不断推进下，速度有了成数十倍的增长。与其他结构的ADC相比，SARADC是一种中高精度、中高速度、低功耗和占用面积小的结构。但是传统的SAR ADC仍然无法替代流水线式模数转换器(PIPELINE ADC)在高速应用领域的地位，因为其系统结构注定了在每个转换周期都要进行至少N-1(N为模数转换器的分辨率)次查找，这是一个显著的缺点，该系统结构阻碍了SARADC向更高速的领域迈进。

传统SAR ADC由时钟产生电路、比较器、逻辑控制电路和电容阵列数模转换器(capacitor array DAC)组成。每个时钟周期内该ADC需要完成以下工作：1、对输入信号进行采样，所需时间为T_sample；2、对DAC上所存储的电荷信息进行解析，该过程又分为N(N为模数转换器的分辨率)个循环，每个循环又分解为比较器锁定(T_CMP)、控制电路传递延迟(T_logic)、DAC建立到要求精度(T_DAC)三个步骤，其中最后一个循环不需要控制电路和DAC动作。

由此可以计算出传统SARADC的每个时钟周期的最短时间为：

T_ADC＝T_sample+(N-1)×(T_logic+T_DAC)+N×T_CMP

以常见的10bit SARADC为例，在典型的130nm CMOS工艺节点上，由上述延时所确定的T_ADC很难小于12.5ns，即采样频率限制在80MSPs以下。

在更高速的应用中，通常采用更高速度的PIPELINE ADC来满足系统需求，然而，PIPELINE ADC因其内部必需的高性能运放而功耗大大增加，在许多便携式和电池供电的应用中会显著缩短电池使用时间，如何在保持SAR ADC低功耗优势的前提下有效的提升采样频率成为本领域技术人员亟待解决的问题。

发明内容

(一)要解决的技术问题

鉴于上述技术问题，本发明提供了一种高速快闪加交替比较式逐次逼近模数转换器，以在保持低功耗优势的同时，有效提高采样频率。

(二)技术方案

为达到上述目的，本发明提供了一种高速快闪加交替比较式逐次逼近模数转换器，该模数转换器包括第一及第二采样电路(S/H)，第一及第二电容阵列(DAC)，4bit快闪式sub-ADC(Flash)，交替比较器(CMP)，逻辑控制电路(SAR)和数字加权电路(DEC)，且第一及第二电容阵列(DAC)均包括温度计码的高有效位电容阵列(MSB)和亚二进制(sub-2radix)的低有效位电容阵列(LSB)；其中，第一采样电路(S/H)分别与快闪式sub-ADC(Flash)输入端及第一电容阵列(DAC)输出端相连接，第二采样电路(S/H)分别与快闪式sub-ADC(Flash)输入端及第二电容阵列(DAC)输出端相连接；第一及第二电容阵列(DAC)的控制端通过选通开关连接到参考电压(V_ref)或地(GND)，第一及第二电容阵列(DAC)的高有效位电容阵列(MSB)被分为15个等值电容C_f1，C_f2，……C_f15，与其连接的选通开关由快闪式sub-ADC(Flash)的输出信号控制；交替比较器(CMP)连接到逻辑控制电路(SAR)的输入端，逻辑控制电路(SAR)的输出信号连接到低有效位电容阵列(LSB)的开关控制端；数字加权电路(DEC)输入端连接至快闪式sub-ADC(Flash)的数字输出端和逻辑控制电路(SAR)的输出端。

上述方案中，所述第一及第二采样电路(S/H)用于将外部输入模拟信号采样到第一及第二电容阵列(DAC)上等待后续量化处理。

上述方案中，所述高有效位电容阵列(MSB)用于根据快闪式sub-ADC(Flash)的判断结果一次性完成高4位的建立过程；所述低有效位电容阵列(LSB)用于消除快闪式sub-ADC(Flash)的比较误差和第一及第二电容阵列(DAC)的建立误差。

上述方案中，所述4bit快闪式sub-ADC(Flash)用于将第一及第二采样电路(S/H)上的信号进行首次4位量化，并控制高有效位电容阵列(MSB)进行选择性下拉。

上述方案中，所述交替比较器(CMP)用于判断电容阵列(DAC)差分输出电压的符号，并传递给所述逻辑控制电路(SAR)。

上述方案中，所述交替比较器(CMP)包括：第一及第二动态比较器(CMP1，CMP2)，一个失调校正电路(Offset calibration logic)和一个电荷泵电路(CP)，其中：第一动态比较器(CMP1)的输入端连接到第一及第二电容阵列(DAC)的共同输出端，第一动态比较器(CMP1)的输出端连接到失调校正电路的输入端；第二动态比较器(CMP2)的输入端连接到第一及第二电容阵列(DAC)的共同输出端，第二动态比较器(CMP2)的输出端连接到失调校正电路的输入端；第一动态比较器(CMP1)的输入对管的衬底电压连接电源电压VDD，第二动态比较器(CMP2)的输入对管的衬底电压通过开关连接到电荷泵电路(CP)的输出端；失调校正电路的输出连接到电荷泵电路(CP)的上拉管和下拉管的控制端；失调校正电路同时控制电荷泵电路(CP)输出端的开关，以便校正电路选择需要校正的晶体管，从而实现对第二动态比较器(CMP2)失调电压的校准。

上述方案中，所述第一动态比较器(CMP1)用于对第一及第二电容阵列(DAC)共同输出端差分电压的符号判断；所述第二动态比较器(CMP2)用于对第一及第二电容阵列(DAC)共同输出端差分电压的符号判断；所述第一及第二动态比较器(CMP1，CMP2)一直在不同状态下交替工作，并将判断结果输入到失调矫正电路中做失调判断，根据判断结果，所述电荷泵电路(CP)用于对第二动态比较器(CMP2)的某一输入管的背栅做充放电处理，直到第二动态比较器(CMP2)与第一动态比较器(CMP1)的失调电压相等。

上述方案中，所述第一及第二动态比较器一直在不同状态下交替工作，是一直在复位态和锁定态下交替工作。

上述方案中，所述逻辑控制电路(SAR)用于对低有效位电容阵列(LSB)进行选择性下拉。

上述方案中，所述数字加权电路(DEC)用于收集4bit快闪式sub-ADC(Flash)和交替比较器(CMP)的判断结果，并综合成为二进制编码输出。

(三)有益效果

从上述技术方案可以看出，本发明提供的高速快闪加交替比较式逐次逼近模数转换器具有以下有益效果：

1)通过在循环解析过程前加入了快闪式sub-ADC，可以有效减少循环的次数，缩短解析时间；

2)通过引入交替比较器，消除了传统结构中比较器的复位时间，突破了速度瓶颈，加快了解析速度。

3)由于加入的快闪式sub-ADC位数较低，并采用插值技术和动态电路结构，增加的功耗很小，实现成本比较低；此外，引入的交替比较器并不会增加总比较次数，因此功耗也不会增加，保留了传统SAR结构的低功耗特色。

附图说明

图1为本发明提供的高速快闪加交替比较式逐次逼近模数转换器的结构示意图；

图2为图1中交替比较器的结构示意图；

图3为传统SARADC、快闪加逐次比较式ADC、快闪加交替比较式SARADC的时序对比示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

需要说明的是，在附图或说明书描述中，相似或相同的部分都使用相同的图号。附图中未绘示或描述的实现方式，为所属技术领域中普通技术人员所知的形式。另外，虽然本文可提供包含特定值的参数的示范，但应了解，参数无需确切等于相应的值，而是可在可接受的误差容限或设计约束内近似于相应的值。

本发明不需要在传统SAR ADC中引入大功耗模块，只需要加入一个低分辨率的快闪式sub-ADC(Flash)和一个交替比较器电路(CMP)。其中快闪式sub-ADC(Flash)增加了较小的功耗，而交替比较器(CMP)引入的功耗则可以忽略不计。快闪式sub-ADC(Flash)用于替换传统SARADC中前面4位高有效位电容阵列MSB的转换过程，而交替比较器(CMP)则用于加速余下的N-4+1位低有效位电容阵列LSB(其中1位用作冗余位用于消除快闪式sub-ADC(Flash)的比较误差和电容DAC的建立误差)的转换过程。两种方式同时使用从而大大加快了SAR ADC的解析速度，同时保留了SARADC的低功耗特点。

在本发明的一个示例性实施例中，提供了一种快闪加交替比较式SARADC，如图1和图2所示，图1为本发明提供的高速快闪加交替比较式逐次逼近模数转换器的结构示意图，图2为图1中交替比较器的结构示意图。

请参照图1，该模数转换器包括：第一及第二采样电路(S/H)，第一及第二电容阵列(DAC)，4bit快闪式sub-ADC(Flash)，交替比较器(CMP)，逻辑控制电路(SAR)和数字加权电路(DEC)，且第一及第二电容阵列(DAC)均包括温度计码的高有效位电容阵列(MSB)和亚二进制(sub-2radix)的低有效位电容阵列(LSB)。其中，第一采样电路分别与快闪式sub-ADC(Flash)输入端及第一电容阵列(DAC)输出端相连接，第二采样电路分别与快闪式sub-ADC(Flash)输入端及第二电容阵列(DAC)输出端相连接；第一及第二电容阵列(DAC)的控制端通过选通开关连接到参考电压(V_ref)或地(GND)，第一及第二电容阵列(DAC)的高有效位电容阵列(MSB)部分为温度计码方式，分为15个等值电容C_f1，C_f2，……C_f15，用于……。与该高有效位电容阵列(MSB)连接的选通开关由快闪式sub-ADC(Flash)的输出信号控制。交替比较器(CMP)连接到逻辑控制电路(SAR)的输入端，逻辑控制电路(SAR)的输出信号连接到低有效位电容阵列(LSB)的开关控制端，低有效位电容阵列(LSB)为亚二进制(sub-2radix)编码，用于消除快闪式sub-ADC(Flash)的比较误差和第一及第二电容阵列(DAC)的建立误差。数字加权电路(DEC)输入端连接至快闪式sub-ADC(Flash)的数字输出端和逻辑控制电路(SAR)的输出端，将交替比较器(CMP)结果按照相应的电容权重相加，得出最终转换数字量。

第一采样电路(S/H)用于将外部输入模拟信号采样到第一电容阵列(DAC)上等待后续量化处理，第二采样电路(S/H)用于将外部输入模拟信号采样到第二电容阵列(DAC)上等待后续量化处理。4bit快闪式sub-ADC(Flash)用于将第一及第二采样电路(S/H)上的信号进行首次4位量化，并控制高有效位电容阵列(MSB)进行选择性下拉，动作完成后，交替比较器(CMP)用于判断电容阵列(DAC)差分输出电压的符号，并传递给逻辑控制电路(SAR)对低有效位电容阵列(LSB)进行选择性下拉，数字加权电路(DEC)用于收集4bit快闪式sub-ADC(Flash)和交替比较器(CMP)的判断结果，并综合成为二进制编码输出。

图1中，该第一采样电路(S/H)将信号同时采样至第一电容阵列DAC与4bit快闪式sub-ADC(Flash)上，该第二采样电路(S/H)将信号同时采样至第二电容阵列DAC与4bit快闪式sub-ADC(Flash)上，采样相完毕后触发快闪式sub-ADC(Flash)解析前4bit高有效位电容阵列数字码，并根据该结果将温度计码的高有效位电容阵列MSB拉高或拉低，同时发送信号触发低有效位电容阵列(LSB)解析循环过程。该结构将前4bit的解析时间由传统结构的4×(T_CMP+T_logic+T_DAC)改善为约T_CMP，大大缩短了解析时间。图3显示了相对传统结构的时序改进比较结果，图3比较了加入交替比较的SARADC的时序图，可见有效加快了LSB的解析循环过程。

此外，传统结构在低有效位的解析过程中，由于DAC中低位电容值很小，可以获得很快的建立速度，然而由于比较器需要一个固定的时间用来复位，形成了速度瓶颈。为解决上述问题，本发明提供一种交替比较的解析方式用于获得更大的速度提升。

图2为图1中交替比较器的结构示意图，该交替比较器包括：第一及第二动态比较器(CMP1，CMP2)，一个失调校正电路(Offset calibrationlogic)和一个电荷泵电路(CP)。其中，所述第一动态比较器(CMP1)用于对第一及第二电容阵列(DAC)共同输出端差分电压的符号判断；所述第二动态比较器(CMP2)用于对第一及第二电容阵列(DAC)共同输出端差分电压的符号判断；第一及第二动态比较器(CMP1，CMP2)一直在不同状态(复位态和锁定态)下交替工作，并将判断结果输入到失调矫正电路中做失调判断，根据判断结果，电荷泵电路(CP)用于对第二动态比较器(CMP2)的某一输入管的背栅做充放电处理，直到第二动态比较器(CMP2)与第一动态比较器(CMP1)的失调电压相等。

其中第一动态比较器(CMP1)的输入端连接到第一及第二电容阵列(DAC)的共同输出端，第一动态比较器(CMP1)的输出端连接到失调校正电路的输入端；第二动态比较器(CMP2)的输入端连接到第一及第二电容阵列(DAC)的共同输出端，第二动态比较器(CMP2)的输出端连接到失调校正电路的输入端；第一动态比较器(CMP1)的输入对管(P型MOS管)的衬底电压连接电源电压VDD，第二动态比较器(CMP2)的输入对管的衬底电压通过开关连接到电荷泵电路(CP)的输出端，失调校正电路的输出连接到电荷泵电路(CP)的上拉管和下拉管的控制端，失调校正电路同时控制电荷泵电路(CP)输出端的开关，以便校正电路选择需要校正的晶体管，从而实现对第二动态比较器(CMP2)失调电压的校准。

图2中，由于两个动态比较器(CMP1，CMP2)都参加了解析循环，要求两个比较器具有相同的失调电压，该电荷泵连接至其中一个比较器输入对管的衬底端，根据比较结果实时调节该比较器的失调电压，从而消除了两个比较器失调电压之间的差异。

以下分别对本实施例一种高速快闪加交替比较式逐次逼近模数转换器的工作过程进行详细说明：

第一步，采样阶段，采样开关(S_n1，S_n2，S_D1，S_p2)闭合，输入信号同时送入到第一及第二电容阵列DAC和快闪式sub-ADC(Flash)中，请参照图1。

第二步，采样结束，采样开关断开，同时发送信号给快闪式sub-ADC(Flash)。

第三步，快闪式sub-ADC(Flash)收到信号后即刻对内部采样电容上的电压值进行解析，解析完毕后将比较结果通过温度计码格式输出给第一及第二电容阵列DAC和数字加权电路(DEC)，同时发送结束信号，该信号通过一个延时电路送至交替比较器(CMP)。

第四步，第一及第二电容阵列DAC根据从快闪式sub-ADC得到的比较结果将15个MSB电容(C_f15～C_f1)分别拉至V_ref或GND电位，此时第一及第二电容阵列DAC的输出端电压建立到合理电位，等待交替比较器(CMP)动作。

第五步，快闪式sub-ADC将比较结果锁存不变，内部预放大器开始预充电过程。此外，由快闪式sub-ADC发出的信号到达交替比较器(CMP)，将随后过程详述如下：

1、CMP1开始解析DAC输出电压，得出第5位数字码送至逻辑控制电路和数字加权电路。

2、逻辑控制电路将比较结果锁存并发送信号到电容阵列DAC，将C₁拉至V_ref或GND电位。

3、DAC进入建立过程。

4、DAC建立完毕后，CMP2开始解析DAC输出电压，同时将CMP1设置于复位状态。解析得出第6位数字码送至逻辑控制电路和数字加权电路。

5、逻辑控制电路将比较结果锁存并发送信号到电容阵列DAC，将C₂拉至V_ref或GND电位。

6、DAC进入建立过程。

7、DAC建立完毕后，CMP1开始解析DAC输出电压，同时将CMP2设置于复位状态。

8、以上2-7步骤将循环直到最后1位数字码经由交替比较器解析完成。

第六步，假设最后一位的比较结果由CMP1产生，此时CMP2为复位状态。随即把CMP2切换为工作状态，而将CMP1切换为复位状态，再次解析DAC的输出电压。最后两次比较的结果送至失调校正电路，该电路将计算两次结果的差异，进而判断两路比较器失调电压是否一致，如果一致则不动作，否则控制电荷泵对CMP2的输入晶体管背栅电压做微调，从而缩小两路比较器的失调电压之差，经过多次以上步骤最终将完全消除该差异。

第七步，数字加权电路已得到来自快闪式sub-ADC和交替比较器的全部信息，并按照与电容阵列DAC的容值分配比例相等的权重，将各结果相加，得出最终数字码。至此，本发明提供的ADC在一个周期内的工作全部完成。

综上所述，本发明提供高速快闪加交替比较式逐次逼近模数转换器，不仅能大幅提高SAR ADC的采样频率，而且同时保留了SAR ADC的低功耗优势。在现代高速无线通信系统和图像视频处理应用中，使用本发明提供的电路相比PIPELINE ADC可以有效的减小电路能耗和面积，从而有效的提高性能并节约成本。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种高速快闪加交替比较式逐次逼近模数转换器，其特征在于，该模数转换器包括第一及第二采样电路(S/H)，第一及第二电容阵列(DAC)，4bit快闪式sub-ADC(Flash)，交替比较器(CMP)，逻辑控制电路(SAR)和数字加权电路(DEC)，且第一及第二电容阵列(DAC)均包括温度计码的高有效位电容阵列(MSB)和亚二进制(sub-2radix)的低有效位电容阵列(LSB)；

其中，第一采样电路(S/H)分别与快闪式sub-ADC(Flash)输入端及第一电容阵列(DAC)输出端相连接，第二采样电路(S/H)分别与快闪式sub-ADC(Flash)输入端及第二电容阵列(DAC)输出端相连接；第一及第二电容阵列(DAC)的控制端通过选通开关连接到参考电压(V_ref)或地(GND)，第一及第二电容阵列(DAC)的高有效位电容阵列(MSB)被分为15个等值电容C_f1，C_f2，……C_f15，与其连接的选通开关由快闪式sub-ADC(Flash)的输出信号控制；交替比较器(CMP)连接到逻辑控制电路(SAR)的输入端，逻辑控制电路(SAR)的输出信号连接到低有效位电容阵列(LSB)的开关控制端；数字加权电路(DEC)输入端连接至快闪式sub-ADC(Flash)的数字输出端和逻辑控制电路(SAR)的输出端。

2.根据权利要求1所述的高速快闪加交替比较式逐次逼近模数转换器，其特征在于，所述第一及第二采样电路(S/H)用于将外部输入模拟信号采样到第一及第二电容阵列(DAC)上等待后续量化处理。

3.根据权利要求1所述的高速快闪加交替比较式逐次逼近模数转换器，其特征在于，所述高有效位电容阵列(MSB)用于根据快闪式sub-ADC(Flash)的判断结果一次性完成高4位的建立过程；所述低有效位电容阵列(LSB)用于消除快闪式sub-ADC(Flash)的比较误差和第一及第二电容阵列(DAC)的建立误差。

4.根据权利要求1所述的高速快闪加交替比较式逐次逼近模数转换器，其特征在于，所述4bit快闪式sub-ADC(Flash)用于将第一及第二采样电路(S/H)上的信号进行首次4位量化，并控制高有效位电容阵列(MSB)进行选择性下拉。

5.根据权利要求1所述的高速快闪加交替比较式逐次逼近模数转换器，其特征在于，所述交替比较器(CMP)用于判断电容阵列(DAC)差分输出电压的符号，并传递给所述逻辑控制电路(SAR)。

6.根据权利要求5所述的高速快闪加交替比较式逐次逼近模数转换器，其特征在于，所述交替比较器(CMP)包括：第一及第二动态比较器(CMP1，CMP2)，一个失调校正电路(Offset calibration logic)和一个电荷泵电路(CP)，其中：第一动态比较器(CMP1)的输入端连接到第一及第二电容阵列(DAC)的共同输出端，第一动态比较器(CMP1)的输出端连接到失调校正电路的输入端；第二动态比较器(CMP2)的输入端连接到第一及第二电容阵列(DAC)的共同输出端，第二动态比较器(CMP2)的输出端连接到失调校正电路的输入端；第一动态比较器(CMP1)的输入对管的衬底电压连接电源电压VDD，第二动态比较器(CMP2)的输入对管的衬底电压通过开关连接到电荷泵电路(CP)的输出端；失调校正电路的输出连接到电荷泵电路(CP)的上拉管和下拉管的控制端；失调校正电路同时控制电荷泵电路(CP)输出端的开关，以便校正电路选择需要校正的晶体管，从而实现对第二动态比较器(CMP2)失调电压的校准。

7.根据权利要求6所述的高速快闪加交替比较式逐次逼近模数转换器，其特征在于，所述第一动态比较器(CMP1)用于对第一及第二电容阵列(DAC)共同输出端差分电压的符号判断；所述第二动态比较器(CMP2)用于对第一及第二电容阵列(DAC)共同输出端差分电压的符号判断；所述第一及第二动态比较器(CMP1，CMP2)一直在不同状态下交替工作，并将判断结果输入到失调矫正电路中做失调判断，根据判断结果，所述电荷泵电路(CP)用于对第二动态比较器(CMP2)的某一输入管的背栅做充放电处理，直到第二动态比较器(CMP2)与第一动态比较器(CMP1)的失调电压相等。

8.根据权利要求7所述的高速快闪加交替比较式逐次逼近模数转换器，其特征在于，所述第一及第二动态比较器一直在不同状态下交替工作，是一直在复位态和锁定态下交替工作。

9.根据权利要求1所述的高速快闪加交替比较式逐次逼近模数转换器，其特征在于，所述逻辑控制电路(SAR)用于对低有效位电容阵列(LSB)进行选择性下拉。

10.根据权利要求1所述的高速快闪加交替比较式逐次逼近模数转换器，其特征在于，所述数字加权电路(DEC)用于收集4bit快闪式sub-ADC(Flash)和交替比较器(CMP)的判断结果，并综合成为二进制编码输出。